KR0139655B1 - 모스 트랜지스터 제조방법 - Google Patents

모스 트랜지스터 제조방법

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Abstract

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터는 채널의 유효길이가 짧아 펀치스로우가 발생하는 문제점이 있었다. 본 발명은 이러한 문제점을 해결하기 위하여 실리콘기판을 비등방성식각(Anisotropic Etch)하여 게이트모양을 단면(Verticaly)상 샤프(Shape)한 모양이 되도록 함으로써 채널길이를 확대시켜 쇼트 채널 효과를 방지토록 하는 모스 트랜지스터 제조방법을 제공하는 것이다.

Description

모스 트랜지스터 제조방법
제1도의 (a) 내지 (d)는 종래 모스 트랜지스터의 제조공정도.
제2도는 모스 트랜지스터에 있어, 글로브구조(a,b)와 플라나구조(c)의 게이트비교도.
제3도는 제2도에 따른 채널길이 대 문턱전압 특성도.
제4도는 본 발명 모스 트랜지스터의 단면구조도.
제5도의 (a) 내지 (f)는 본 발명에 모스 트랜지스터의 제조공정도.
*도면의 주요부분에 대한 부호의 설명*
11:실리콘기판12,15:SiO2층
13,17:감광막14:n-영역
16:게이트전극18:채널스토퍼
19:소오스/드레인
본 발명은 모스 트랜지스터에 관한 것으로, 특히 소자의 초집적화를 구현하기 위해 채널의 길이를 확대시켜 쇼트 채널 효과(Short Channel Effect)를 방지토록 하는 모스 트랜지스터 제조방법에 관한 것이다.
제1도의 (a) 내지 (d)는 종래 모스 트랜지스터의 제조공정도로서, 제1도의 (a)에 도시된 바와같이 절연특성 개선을 위한 이온주입층(2)과 필드산화막(3)이 형성된 실리콘기판(1)위에 소오스/드레인형성을 위한 도핑된 폴리실리콘층(4)을 형성한 다음 그 위에 SiO2층(5)을 증착한다.
이후, 제1도의 (b)에 도시된 바와같이 상기 도핑된 폴리실리콘층(4)과 SiO2층(5)을 패터닝한 다음 게이트영역을 정의하고, 정의된 게이트영역을 포토공정을 통해 에칭한 다음 저농도의 불순물(n-)이온을 주입한다.
그런다음 제1도의 (c)에 도시된 바와같이 상기 SiO2층(5)위에 다시 화학기상증착(CVD)방법으로 SiO2막을 증착한 후 드라이 에칭(Dry Etching)하여 사이드웰(6)을 형성한 후 셀프 어라인드 글로브(seif aligned groove)를 형성하고 펀치스로우(punch through)를 방지하기 위해 보론(Boron)을 이온주입 한 후 열처리공정을 수행하여 확산층(7)을 형성한다.
이후, 제1도의 (d)에 도시된 바와같이 상기의 소자위에 글로브 게이트(8)를 형성한 다음 게이트산화막(9)을 증착한 후 전극형성부위를 에칭하고, 상기 전극부위에 금속을 증착하여 게이트전극(10)을 형성한 다음 패터닝한 후 금속경화(Metaliztion)를 실시하여 종래 모스 트랜지스터를 제조한다.
이와같이 제조되는 종래 글로브 구조의 모스 트랜지스터 동작을 제2도를 참조하여 설명하면 다음과 같다.
즉, 제2도의 (a)(b)와 같은 글로브(Groove)구조는 제2도 (다)의 플라나(Planar)구조와는 달리 동일한 평면의 디멘션(Dimension)임에도 불구하고 깊이 방향의 면적을 전부 채널(Channel)로 사용할 수 있어서 소자 집적화에 따른 쇼트 채널 효과(Short Channel Effect)를 방지할 수 있게 된다.
또한 제2도에서 보는 바와같이 채널길이(Leff)는 글로브구조의 모스 트랜지스터가 플라나구조의 모스 트랜지스터 보다 크다.
한편 제3도는 종래 모스 트랜지스터에 있어 채널길이(Lg)에 대한 문턱전압(VTH)의 특성도를 나타낸 것이다.
그러나 상기에서 설명한 제조방법으로 제조되는 종래 모스 트랜지스터는 채널의 유효길이가 짧아 펀치스로우가 발생하는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 실리콘기판을 비등방성 식각(Anisotropic Etch)하여 게이트모양을 단면(Verticaly)상 샤프(Shape)한 모양이 되도록 함으로써 채널길이를 확대시켜 쇼트 채널 효과를 방지토록 하는 모스 트랜지스터 제조방법을 제공하는 것이다.
본 발명은 실리콘기판상에 게이트영역을 정의하는 공정과, 정의된 게이트영역에 제1감광제를 사용하여 제1산화막패턴을 형성하는 공정과, 저농도불순물(n-)을 이온주입하여 상기 실리콘기판내에 n- 영역을 형성하는 공정과, 제1감광제를 제거하고 기판을 식각하는 공정과, 제1산화막을 제거하는 공정과, 제1산화막 폴리실리콘을 연속으로 형성하는 공정과, 제2감광제를 게이트영역 이외의 부분에 형성하는 공정과, 불순물을 주입하여 펀치스로우 방지를 위한 채널스토퍼를 형성하는 공정고 제2감광제를 제거하고 게이트전극을 형성하는 공정과, 고농도불순물(n+)을 주입하여 소오스/드레인을 형성하는 공정으로 이루어지도록 구성하는 것으로, 이를 첨부한 도면을 실시예로 하여 상세히 설명하면 다음과 같다.
제4도는 본 발명 모스 트랜지스터의 단면구조도로서, 이에 도시한 바와같이 실리콘기판(1)내 중앙상단에 채널스토퍼(18)가 형성되고, 상기 채널스토퍼 양측에 엘디디(Lightly Doped Drain:LDD)가 형성되며, 상기 실리콘기판(11)위에 상기 채널스토퍼(18)과 소정의 채널간격을 갖는 SiO2층(15)이 형성되고, 상기 SiO2층(15) 위에 비등방성 구조의 게이트전극(16)이 형성되어 구성되는 것으로, 미설명 부호 14는 n- 영역이고, 19는 n+의 소오스/드레인이다.
이와같이 구성되는 본 발명 모스 트랜지스터의 제조방법을 첨부한 제5도를 참조하여 설명하면 다음과 같다.
제5도는 본 발명 모스 트랜지스터의 제조공정도로서, 제5도의 (a)에 도시한 바와같이 실리콘기판(11)상에 SiO2층(12)을 증착한 후 게이트영역을 정의한 다음 감광막(13)을 사용하여 포토공정 및 에칭공정을 통해 게이트영역 이외의 상기 SiO2층(12)을 식각한다.
그런다음 제5도의 (b)에 도시한 바와같이, 저농도의 불순물(n-)을 이온주입하여 상기 실리콘기판(11)내의 상단에 n- 영역(14)을 형성한 다음 상기의 감광막(13)을 제거한다.
이후, 제5도의 (c)에 도시한 바와같이 비등방성 에칭(Anisotropic Etchong)방법을 이용하여 실리콘기판(11)을 식각한다.
이때, 실리콘기판(11)의 식각량은 상기 n- 영역(14)이 최소 정션깊이(Juction Depth)만큼만 남도록 식각한다.
그 다음 제5도의 (d)에 도시한 바와같이, 상기 SiO2층(12)을 제거하고 게이트 절연용 SiO2층(15)을 증착한 다음 그 SiO2층(15) 위에 폴리실리콘을 증착하여 게이트 전극(16)을 형성한다.
그후, 제5도의 (e)에 도시한 바와같이 상기의 소자전면에 감광막(17)을 증착한 다음 게이트 부위의 상기 감광막(17)을 제거하고 그 게이트 부위에 보론(Boron)를 이온주입하여 채널스토퍼(18)를 형성한다.
이때 사용되는 감광막(17)은 네가티브 감광막(Negative Photo Resist)이 사용된다.
그 다음으로 제5도의 (f)에 도시한 바와같이, 상기의 감광막(17)을 제거한 다음 마스킹작업을 통해 상기 폴리실리콘을 식각하여 게이트전극(16)패턴을 형성하고, 그 게이트전극(16)을 마스크로 사용하여 고농도의 불순물(n+)을 상기 n-영역(14)의 일부분에 이온주입을 실시해 소오스/드레인(19)을 형성하여 엘디디(LDD)구조를 형성한 후 어닝링공정을 수행함으로써 본 발명 모스 트랜지스터를 제조한다.
이와같이 제조한 본 발명은 제4도에서 보는 바와같이 플라나 게이트구조와는 달리 샤프한 글로브 게이트구조는 평면의 디멘션(Dimension)은 플라나구조와는 동일한 펀치스로우(Punchthroogh)에 의해 채널에 흐르는 전류의 흐름을 샤프한 게이트방향으로 유도함으로써 일반적인 플라나구조 보다 더 넓은 영역을 채널로 사용할 수 있게 된다.
따라서, 채널길이가 상대적으로 늘어날 수 있어서 소자집적화에 따른 쇼트 채널 효과를 방지할 수 있게 된다.
이상에서 설명한 바와같이 본 발명은 게이트를 샤프한 글로브 게이트 구조로 형성함으로써 동일 평면의 디멘션임에도 불구하고 펀치스로우위의 높이 방향을 채널로 사용할 수 있게 됨으로써 채널길이가 상대적으로 늘어날 수 있어서 소자집적화에 따른 쇼트 채널 효과를 방지할 수 있는 효과가 있다.
또한 실리콘 기판을 습식식각함으로써 특별한 장치없이도 실시할 수 있으며, 정션깊이를 에칭에 따라 얕게 조절할 수 있는 효과가 있다.

Claims (5)

  1. 실리콘기판상에 게이트영역을 정의하는 공정과, 정의된 게이트영역에 제1감광제를 사용하여 제1산화막패턴을 형성하는 공정과, 저농도불순물(n-)을 이온주입하여 상기 실리콘기판내에 n- 영역을 형성하는 공정과, 제1감광제를 제거하고 기판을 식각하는 공정과, 제1산화막을 제거하는 공정과, 제1산화막과 폴리실리콘을 연속으로 형성하는 공정과, 제2감광제를 게이트 영역 이외의 부분에 형성하는 공정과, 불순물을 주입하여 펀치스로우 방지를 위한 채널스토퍼를 형성하는 공정과, 제2감광제를 제거하고 게이트 전극을 형성하는 공정과, 고농도불순물(n+)을 주입하여 소오스/드레인을 형성하는 공정으로 이루어지는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  2. 제1항에 있어서, 기판을 식각하는 공정은 비등방성 식각(Anisotropic Etch)이 사용됨을 특징으로 하는 모스 트랜지스터 제조방법.
  3. 제1항 또는 제2항에 있어서, 기판의 식각량은 상기 n- 영역이 최소한의 정션깊이가 되도록 식각하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  4. 제1항에 있어서, 제2감광제는 네가티브 감광제(Negative Photo Rssist)가 사용됨을 특징으로 하는 모스 트랜지스터 제조방법.
  5. 제1항에 있어서, 채널스토퍼 형성을 위한 불순물은 보론(Boron)인 것을 특징으로 하는 모스 트랜지스터 제조방법.
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