KR960014720B1 - 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 - Google Patents

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Abstract

내용없음.

Description

폴리 사이드 구조를 갖는 게이트 전극 형성 방법
제1도는 종래의 폴리 사이드 구조를 갖는 게이트 전극이 형성된 상태의 단면도.
제2a도 내지 제2e도는 본 발명에 다른 폴리 사이드 구조를 갖는 게이트 전극이 형성되는 단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2, 12 : 게이트 산화막
3, 13 : 폴리 실리콘 4, 14 : 실리 사이드
5 : 열산화막 6 : 불순물 이온 주입 영역
7 : 스페이서 산화막 8 : 감광막
9 : 제1열산화막 10 : 제2열산화막
11 : 제1불순물 주입영역 15 : 제3열산화막
16 : 제2불순물 주입영역
본 발명은 폴리 사이드 구조를 갖는 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 전극의 유효 채널 길이를 연장시켜 반도체 소자의 전기적 특성을 개선시킨 폴리 사이드 구조를 갖는 전극 형성 방법에 관한 것이다.
종래의 폴리 사이드 구조를 갖는 게이트 전극의 구성이 제1도에 도시되는데, 이를 설명하면 다음과 같다.
실리콘 기판(1)상에 게이트 산화막(2), 폴리 실리콘(3) 및 실리 사이드(4)를 형성한 상태에서 감광 마스크(도시안됨)를 소정의 폭으로 배열시킨 다음, 사진 식각법에 의해 노출된 게이트 산화막(2), 폴리 실리콘(3) 및 실리 사이드(4)를 식각하여 소정의 게이트 전극을 형성하고, 게이트 전극의 표면에 소정의 열산화막(5)을 형성한 후 N-형 이온주입을 한 다음 스페이서 산화막(7)을 형성한 상태에서 N+형 이온주입을 통해 불순물 이온주입영역(6)을 형성하여 폴리 사이드 구조를 갖는 전극이 완성되는데, 이러한 방법에 의해 형성되는 폴리 사이드 구조를 갖는 게이트 전극은 반도체 소자의 채널 길이가 짧아져 문턱 전압(VT) 및 파괴 전압(BVDSS)이 낮아질 뿐 아니라 기판 전류가 증가되어 반도체 소자의 특성이 저하되는 단점이 있다.
따라서 본 발명은 실리콘 기판에 돌출 부위를 형성하여 유효 채널 길이를 증가시키는 한편 LDD(Lightly Doped Drain) 구조를 스페이서 산화막 없이 간편하게 형성되도록 하여 상기한 단점을 해소할 수 있는 폴리 사이드 구조를 갖는 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 폴리 사이드 구조를 갖는 게이트 전극 형성 방법은 실리콘 기판(1)상에 제1열산화막(9)을 형성한 후 감광막(8)으로 패턴을 형성한 다음 사진 식각법에 의해 노출된 제1열산화막(9) 및 실리콘 기판(1)을 소정 깊이로 식각하는 제1공정과, 상기 제1공정으로부터 감광막(8)을 제거한 다음 제2열산화막(10)을 형성하고 저농도의 불순물을 주입하여 제1불순물 주입영역을 형성하는 제2공정과, 상기 제2공정으로부터 상기 제1 및 제2열산화막(9 및 10)을 제거한 다음 소정 두께의 게이트 산화막(12)을 형성하고, 게이트 산화막(12)의 표면에 도핑된 폴리 실리콘(13)과 실리 사이드(14)를 형성한 후 사진 식각법에 의해 소정의 게이트 전극을 형성하는 제3공정과, 상기 제3공정으로부터 제3열산화막(15)을 형성한 다음 고농도의 불순물을 주입하여 제2불순물 주입영역(16)을 형성하는 제4공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a내지 제2e도는 본 발명에 따른 폴리 사이드 구조를 갖는 게이트 전극의 형성 단계를 나타내는 단면도로서, 제2a도는 실리콘 기판(1)상에 예를 들어 1,000 내지 5,000Å의 제1열산화막(9)을 형성한 다음 감광막(8)으로 소정의 패널을 형성한 상태의 단면도이다.
제2b도는 제2a도 상태에서 사진 식각법에 의해 노출된 제1열산화막(9)과 상기 실리콘 기판(1)을 소정 깊이로 식각한 상태에서 상기 감광막(8)을 제거한 상태의 단면도이다.
제2c도는 제2b도의 상태에서 실리콘 기판(1)과 제1열산화막(9)의 표면에 예를 들어 100 내지 500Å의 제2산화막(10)을 형성한 후에 저농도의 불순물을 이온주입하여 제1불순물 주입영역(11)을 형성한 상태의 단면도이다.
제2d도는 제2c도 상태에서 상기 제1 및 제2열산화막(9 및 10)을 식각 용액인 HF로 제거한 다음 노출된 실리콘 기판(1)상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12)의 표면에 도핑된 폴리 실리콘(13)과 실리 사이드(14)를 형성한 후 사진 식각법에 의해 소정의 게이트 전극을 형성한 상태의 단면도인데, 상기 폴리 실리콘(13)은 반드시 경사지도록 식각되어야 한다.
제2e도는 제2d도 상태에서 제3열산화막 또는 질화막(15)을 형성한 후 고농도의 불순물을 이온주입하여 제2불순물 주입영역(16)이 형성된 폴리 사이드 구조를 갖는 게이트 전극이 형성된 상태의 단면도이다.
상술한 방법에 의해 형성된 폴리 사이드 구조를 갖는 게이트 전극은 유효 채널 길이가 연장되어 문턱 전압 및 파괴 전압이 높아질 뿐 아니라 기판 전류가 감소되어 반도체 소자의 전기적 특성이 개선되며 또한 스페이서 산화막 없이 간편하게 LDD 구조를 형성할 수 있는 탁월할 효과가 있다.

Claims (4)

  1. 반도체 소자의 폴리 사이드 구조를 갖는 게이트 전극 형성 방법에 있어서, 실리콘 기판(1)상에 제1열산화막(9)을 형성한 후 감광막(8)으로 패턴을 형성한 다음 사진 식각법에 의해 노출된 제1열산화막(9) 및 실리콘 기판(1)을 소정 깊이로 식각하는 제1공정과, 상기 제1공정으로부터 감광막(8)을 제거한 다음 제2열산화막(10)을 형성하고 저농도의 불순물을 주입하여 제1불순물 주입영역을 형성하는 제2공정과, 상기 제2공정으로부터 상기 제1 및 제2열산화막(9 및 10)을 제거한 다음 소정 두께의 게이트 산화막(12)을 형성하고, 게이트 산화막(12)의 표면에 도핑된 폴리 실리콘(13)과 실리 사이드(14)를 형성한 후 사진 식각법에 의해 소정의 게이트 전극을 형성하는 제3공정과, 상기 제3공정으로부터 제3열산화막(15)을 형성한 다음 고농도의 불순물을 주입하여 제2불순물 주입영역을 형성하는 제4공정으로 이루어지는 것을 특징으로 하는 폴리 사이드 구조를 갖는 게이트 전극의 형성 방법.
  2. 제1항에 있어서, 상기 제1열산화막(9)은 1,000 내지 5,000Å 두께로 형성되고 제2 및 제3열산화막(10 및 15) 각각은 100 내지 500Å 두께로 형성되는 것을 특징으로 하는 폴리 사이드 구조를 갖는 게이트 전극의 형성 방법.
  3. 제1항에 있어서, 상기 폴리 실리콘(13)은 경사지도록 식각되는 것을 특징으로 하는 폴리 사이드 구조를 갖는 게이트 전극의 형성 방법.
  4. 제1항에 있어서, 상기 제3열산화막(15) 대신에 질화막이 형성되는 것을 특징으로 하는 폴리 사이드 구조를 갖는 게이트 전극의 형성 방법.
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