KR920000637B1 - Mosfet 제조방법 및 그 소자 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따라 제조된 LDD 구조의 N-MOSFET 단면도.
제2도는 종래 기술에 의해 제조된 LDD 구조의 N-MOSFET의 단면도.
제3도는 내지 제7도까지는 본 발명에 제조하기 위한 공정과정을 상세히 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기관 2 : LDD 영역
3 : 소오스 및 드레인 4 : 산화막 스페이서
5 : 게이트 전극 6 : 폴리실리콘 스페이서
7 : 산화막 스페이서 8 : 질화막
9 : 게이트 산화막
본 발명은 MOSFET 및 그 제조방법에 관한 것으로, 특히 소오스 전극 및 드레인 전극사이의 채널(Short-Channel)이 짧아져서 MOSFET 전기적 특성이 저하되는 것을 개선하기 위하여 게이트 전극에 폴리실리콘 스페이서를 형성하여 게이트 전극의 길이를 증대시킨 MOSFET 및 그 제조방법에 관한 것이다.
종래의 LDD MOSFET의 경우(제2도 참조)는 게이트 전극을 형성한 후 기판고 다른 저농도 불순물을 이온주입하여 LDD 영역을 형성하고 게이트 전극 측벽에 산화막 스페이서를 형성한 후 기판과 다른 고농도 불순물을 이온주입하여 소오스 및 드레인을 형성하였다.
위와같은 종래의 LDD 영역을 구비하는 MOSFET는 설계된 마스크상의 게이트 전극 폭보다 좁아진 유효 채널 길이(Effective Channel Length)를 갖게 된다. 상기의 유효 채널 길이는 소자에 가해지는 전압에 의해 결정되어지게 된다.
그리고, 최근 반도체 공정기술의 발달에 따라 최소 선폭 길이도 줄어들게 되고, 집적도가 증가하게 되며, 단위 소자의 크기도 가능한한 최소 선폭 길이까지 줄어들게 설계되어지는데, 이에 반하여 MOSFET를 동작시키는 전압은 최소 선폭 길이의 축소율에 비해 비례적으로 줄어들지 않는다.
이 경우 단위 소자의 면적은 공정기술 능력보다는 오히려 전기적 특성에 의해 결정되어지게 된다.
또한 종래의 LDD 영역을 구비하는 MOSFET는 그 제조과정중 다음과 같은 문제점을 가지고 있다. 즉 LDD영역을 형성하기 위하여 LDD 이온 주입후 실리콘 산화막을 침착시키고, 비등방성 식각방법으로 다시 실리콘 산화막을 식각하여 게이트 전극 측벽에 산화막 스페이서를 형성하는데, 이때 게이트 전극부분을 제의한 나머지 부분은 하부의 게이트 산화막 즉 동일 실리콘 산화막 위에서 식각을 멈춰야 하기 때문에 식각의 끝점(End Point)을 제어하기가 어려워서 필연적으로 게이트 산화막도 식각되어 하부의 실리콘 기판이 노출되게 되며, 이로 인하여 소오스 및 드레인 영역이 손상(Damage)을 입게되어 접합 누설 전류의 증가원인이 되는 문제점을 피할 수 없었다.
따라서, 본 발명은 위의 두가지 문제를 해결하기 위하여, 게이트 전극 측벽에 폴리실리콘 스페이서를 형성하여 유효 채널 길이를 게이트 전극 폭만큼 확보할 수 있도록 하는 동시에 선택적으로 폴리실리콘 스페이서 상부면에만 산화막 스페이서를 형성하여 식각에 의한 소오스 및 드레인이 손상되는 것을 방지할 수 있는 소자를 제공하는 데에 있다.
본 발명에 의하며, MOSFET의 전기적 특성을 만족하기 위한 유효채널 길이를 길게하였으며 종래의 스페이서 형성시 비등방성 식각에서 발생하는 소오스 및 드레인 영역 손상을 방지할 수 있고 그에 따른 접합 누설 전류의 증가원인을 제거할 수 있게 된다.
이하, 본 발명을 첨부한 도면을 참고하여 상세히 설명하면 다음과 같다.
제1도는 본 발명에 의한 제조된 LDD 영역을 구비하는 N-MOSFET 단면도를 나타냈으며, 제2도는 종래의 LDD 영역을 구비하는 N-MOSFET 단면도를 도시한다.
제1도는 P형 실리콘 기판(1)에 N+형 소오스 및 드레인(3)과 LDD 영역(2)이 형성되고, 그 상부에 게이트 산화막(9)과 게이트 전극(5)이 형성되고, 게이트 전극 좌,우측면에 폴리실리콘 스페이서(6)가 형성되고, 폴리실리콘 스페이서(6)와 실리콘 기판(1) 상부에 산화막 스페이서(4)가 형성된 것을 도시하고 잇다.
제2도는 P형 실리콘 기판(1)상에 N+형 소오스 및 드레인(3) 및 LDD 영역(2)이 형성되고, 그 상부에 연차적으로 게이트 산화막(9)과 게이트 전극(5)이 형성되고, 게이트 전극(5) 측면벽에 산화막 스페이서(7)가 형성된 상태의 단면도이다.
두 그림을 비교해보면 종래의 경우는 MOSFET의 유효 채널 길이가 항상 게이트 전극 선폭보다 적게 형성되어지는 반면, 본 발명의 경우는 폴리실리콘 스페이서(6)의 폭에 의해 유효 채널 길이가 제어될 수 있으며, 게이트 전극의 선폭보다 더 크게 제조할 수 있음을 알 수 있다.
제3도에서부터 제7도까지는 본 발명의 제조과정을 도시하는데 편의상 N-MOSFET의 경우를 나타냈으며 P-MOSFET의 경우는 N-MOSFET의 경우에 비해 불순물 종류가 서로 반대가 되도록 하면된다.
제3도는 P형 실리콘 기판(1)상에 게이트 산화막(9)을 성장시키고 게이트 전극용 폴리실리콘(5A) 및 질화막(8)을 순서대로 침착한 것이다. 여기서 질화막(8)은 산화막 스페이서 형성시 비등방성 식각에 대한 게이트 전극(5) 보호용이며, 또한 고농도의 소오스 및 드레인 불순물영역 형성시 LDD 영역(2)과 구분하기 위하여 폴리실리콘 스페이서(6)만을 선택적으로 산화시키는 역할을 한다.
제4도는 게이트 전극 마스크를 사용하여 비등방성 식각방법으로 게이트 전극(5)을 형성하고 그 위에 다시 스페이서 형성용 폴리실리콘(6A)을 침착시킨 것이다.
제5도는 마스크를 사용치 않고 비등방성 식각방법으로 상기 스페이서 형성용 폴리실리콘(6A)를 식각하여, 게이트 전극(5) 측벽에 폴리실리콘 스페이서(6)을 형성하고 저농도 N형 불순물을 사용하여 이온주입 방법으로 노출된 실리콘 기판(1)에 LDD 영역(2)을 형성한 것이다. 이때 폴리실리콘(6A) 식각끝점은 게이트 산화막(9)이 된다.
제6도는 열산화막 성장방법으로 폴리실리콘 스페이서(6)을 산화시켜 스페이스 산화막(4)을 형성하고, 소오스 및 드레인(3)을 형성하기 위하여 고농도 N형 불순물(AS)를 사용하여 이온주입을 실시한 것이다. 이때 게이트 전극(5)은 질화막(8)에 의해 보호되고, 또한 폴리실리콘에서 산화막 성장율은 단결정 실리콘(실리콘기관)에서 산화막 성장율보다 약 2배 이상이 크기 때문에, 이러한 성질을 이용하여 LDD 영역(2)의 폭을 조절하며, 또한 소오스 및 드레인(3)위의 산화막 두께를 이용하여 소오스 및 드레인 영역의 불순물 접합 깊이를 조절한다.
제7도는 게이트 전극(5) 상부의 질화막(8)을 제거하고, 이온주입시 발생한 실리콘 기판(1)의 손상 및 접합 깊이를 제어하기 위하여 열처리를 실시한 것이다. 이후의 공정은 일반적으로 MOSFET 공정과 동일하므로 명세서의 간략화를 위하여 그 구체적 설명은 피하기로 한다.
상기와 같은 MOSFET의 구조와 제조방법을 사용함으로서 종래의 LDD 영역을 구비하는 MOSFET가 가지는 문제점을 해결하였다. 즉, MOSFET의 전기적 특성을 만족시키기 위한 유효 채널 길이를 증가시킬 수 있고, 종래 공정은 스페이서를 형성할 때 식각끝점을 제어하기 어려웠으나, 본 발명은 폴리실리콘을 식각하여 폴리실리콘 스페이서를 형성함으로 식각끝점으로 사용되는 물질이 실리콘 산화막이므로 실리콘 기판이 손상되는 것을 방지할 수 있다.
Claims (2)
- P형 실리콘 기판에 LDD 구조를 포함하는 소오스 및 드레인 전극용 N+영역이 형성되고, 상기 실리콘 기관 상부에 게이트 산화막이 형성되고, 게이트 산화막 상부에 게이트 전극을 형성시킨 구조로 이루어지는 MOSFET 소자에 있어서, 게이트 전극의 유효 채널 길이를 충분하게 확보하기 위하여, 게이트 전극 좌,우측면에 폴리실리콘 스페이서를 형성하여 게이트 전극의 폭을 연장시키고, 게이트 전극 하부의 LDD 영역이 게이트 전극 좌,우측의 폴리실리콘 스페이서와 일부겹치도록 형성한 것을 특징으로 하는 MOSFET 소자.
- 실리콘 기판 상부에 게이트 산화막 및 게이트 전극을 형성하고, 드레인 및 소스를 형성하는 MOSFET 제조방법에 있어서, 상기 게이트 산화막 상부에 게이트 전극용 폴리실리콘을 침착하고 그 상부에 질화막을 형성한 다음, 게이트 전극 마스크를 사용하여 질화막과 폴리실리콘을 비등방성 식각방법으로 식각하여 게이트 전극을 형성하는 단계와, 구조전체 상부에 스페이서 형성용 폴리실리콘을 침착하고, 마스크를 사용치 않고 이 폴리실리콘을 비등방성 식각방법으로 식각하여 게이트 전극 측벽에 폴리실리콘 스페이서를 형성하고, 기판과 다른 저농도 불순물을 실리콘 기판에 이온주입하여 LDD 영역을 형성하는 단계와, 상기 폴리실리콘 스페이서 및 실리콘 기판 상부에 열산화막 성장법법으로 스페이서용 산화막을 형성하고 기판과 다른 고농도 불순물을 이온주입시켜서 소오스 및 드레인을 형성하는 단계와, 상기 게이트 전극상부의 질화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 MOSFET 제조방법.
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