KR20000041953A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 얕은 접합 깊이를 갖는 소오스/드레인 영역을 형성하기 위한 방법에 관한 것이다. 본 발명의 반도체 소자의 제조방법은, 소자분리막이 구비된 반도체 기판 상에 게이트 산화막, 게이트용 도전막 및 절연막을 순차적으로 형성하는 단계; 상기 절연막 및 게이트용 도전막을 패터닝하여 게이트 전극을 형성하는 단계; 게이트 재산화 공정을 수행하여 상기 반도체 기판 표면 및 게이트 전극의 측벽에 열산화막을 형성하는 단계; 상기 게이트 전극을 마스크로하는 이온주입 공정을 수행하여 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극이 형성된 반도체 기판의 전면 상에 폴리실리콘막을 증착하고, 상기 폴리실리콘막을 전면 식각하여 상기 게이트 전극 및 절연막의 적층 구조의 측벽에 폴리실리콘 스페이서를 형성하는 단계; 선택적 에피택셜 성장법으로 상기 반도체 기판 및 폴리실리콘 스페이서 상에 단결정 실리콘막 및 폴리실리콘막을 각각 성장시키는 단계; 및 상기 게이트 전극을 이온주입 마스크로하는 이온주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판 부분에 저도핑 드레인 구조를 갖는 얕은 접합 깊이의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 얕은 접합 깊이를 갖는 소오스/드레인 영역을 형성하기 위한 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 접합 영역의 깊이도 점점 얕아지고 있다. 얕은 접합 깊이를 갖는 접합 영역, 즉, 소오스/드레인 영역을 형성하기 위하여, 종래에는 이온주입 에너지를 낮추는 방법이 실시되고 있으나, 이 방법은 이온주입기에서의 충분한 빔 커런트(Beam Current)를 얻기 어렵다는 문제와 낮은 에너지에서의 채널링(Channeling) 가능성이 증가되는 등의 문제로 인하여, 그 이용이 매우 제한적이다.
이에 따라, 상기한 문제를 해결함과 동시에 얕은 접합 깊이를 갖는 접합 영역을 형성하기 위한 방법으로서, 소자분리막이 형성된 반도체 기판 상에 게이트 전극을 형성한 후, 얕은 깊이의 소오스/드레인 영역을 형성하고, 이어서, 상기 소오스/드레인 영역 상에만 단결정 실리콘을 증착하여 소오스/드레인 영역의 전체적인 높이가 높게 되도록 만드는 선택적 에피택셜 성장법(Selective Epitaxial Silicon : 이하, SEG)법이 제안되었다.
도 1은 종래 기술에 따른 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조방법을 설명하기 위한 도면이다.
우선, 반도체 기판(1)에 그의 활성영역을 한정하는 소자분리막(2)을 형성하고, 상기 소자분리막(2)에 의해 한정된 상기 반도체 기판(1)의 활성영역 상에 게이트 산화막(3)의 개재하에 게이트 전극(4)을 형성한다.
그런 다음, 상기 반도체 기판(1)의 예정된 소오스/드레인 영역 상에 SEG법으로 단결정 실리콘막(5)을 성장시킨다.
이어서, 게이트 전극(4)을 마스크로 하는 이온주입 공정을 통해 상기 게이트 전극(4) 양측의 반도체 기판(1) 부분에 얕은 접합 깊이를 갖는 소오스/드레인 영역(6)을 형성한다. 여기서, 이온주입 공정은 단결정 실리콘막(5)을 통하여 반도체 기판(1)까지 불순물이 도달될 수 있을 정도의 이온주입 에너지로 수행한다.
그러나, 상기와 같은 종래 기술에 따른 반도체 소자의 제조방법은, 하부막이 실리콘막인 부분에는 단결정 실리콘이 성장되지만, 하부막이 절연막인 부분에서는 단결정 실리콘막이 성장되지 않는 SEG 공정의 특성에 기인하여, 실리콘막과 절연막이 접하는 부분, 예컨데, 반도체 기판과 게이트 전극이 접하는 부분에서는 단결정 실리콘막이 정상적으로 성장되지 못하고, 다른 부분에 비해 얇게 성장되는 패시트(Facet) 현상이 발생하게 된다. 그런데, 패시트 현상이 발생된 부분에서의 단결정 실리콘막의 두께는 그 이외의 부분 보다 상대적으로 얇기 때문에, 이온주입 공정시에 이 부분으로 불순물이 더 깊게 이온주입됨으로써, 도 1에 도시된 바와 같이, 게이트 전극의 가장자리 부분의 접합 깊이가 다른 부분 보다 더 깊어지게 되어 얕은 접합 깊이를 갖는 소오스/드레인 영역의 신뢰성을 확보할 수 없는 문제점이 있다.
또한, 이러한 패시트 현상은 게이트 전극의 가장자리 부분에서 발생하기 때문에, 게이트 전극의 가장자리 부분에서는 얕은 접합 깊이를 갖고, 그 이외의 부분에서는 깊은 접합을 갖는 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 구조를 형성할 수 없게 되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해걸하기 위하여 안출된 본 발명은, 얕은 접합 깊이의 소오스/드레인 영역의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1은 종래 기술에 따른 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 소자분리막
13 : 게이트 산화막 14 : 게이트용 도전막
15 : 절연막 16 : 열산화막
17 : 저농도 불순물 영역 18 : 폴리실리콘 스페이서
19 : 단결정 실리콘막 20 : 폴리실리콘막
21 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막이 구비된 반도체 기판 상에 게이트 산화막, 게이트용 도전막 및 절연막을 순차적으로 형성하는 단계; 상기 절연막 및 게이트용 도전막을 패터닝하여 게이트 전극을 형성하는 단계; 게이트 재산화 공정을 수행하여 상기 반도체 기판 표면 및 게이트 전극의 측벽에 열산화막을 형성하는 단계; 상기 게이트 전극을 마스크로하는 이온주입 공정을 수행하여 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극이 형성된 반도체 기판의 전면 상에 폴리실리콘막을 증착하고, 상기 폴리실리콘막을 전면 식각하여 상기 게이트 전극 및 절연막의 적층 구조의 측벽에 폴리실리콘 스페이서를 형성하는 단계; 선택적 에피택셜 성장법으로 상기 반도체 기판 및 폴리실리콘 스페이서 상에 단결정 실리콘막 및 폴리실리콘막을 각각 성장시키는 단계; 및 상기 게이트 전극을 이온주입 마스크로하는 이온주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판 부분에 저도핑 드레인 구조를 갖는 얕은 접합 깊이의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 게이트 전극의 측벽에 폴리실리콘 스페이서를 형성한 상태에서, 소오스/드레인 영역을 형성하기 위한 이온주입 공정을 수행하기 때문에, 상기 게이트 전극의 가장자리 부분에서 접합 깊이가 깊어지는 현상을 방지할 수 있고, 이에 따라, 얕은 접합 깊이의 소오스/드레인 영역에 대한 신뢰성 향상은 물론 LDD 구조의 소오스/드레인 영역을 형성할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a를 참조하면, 소자분리막(12)이 구비된 반도체 기판(11) 상에 게이트 산화막(13), 게이트용 도전막 및 절연막을 순차적으로 형성하고, 상기 절연막을 패터닝하여 절연막 패턴(15)을 형성한다. 그런 다음, 상기 절연막 패턴(15)을 식각 마스크로하는 식각 공정을 통해 상기 게이트용 도전막을 패터닝하여 게이트 전극(14)을 형성한다. 여기서, 게이트용 도전막은 500∼1,500Å 두께로 형성하며, 그 재질은 도핑된 폴리실리콘막이나, 비정질 실리콘막과 저항을 낮추기 위한 금속막의 적층막, 또는, 비정질 실리콘막과 실리사이드막의 적층막으로 구성한다.
한편, 게이트 전극(14)을 형성하기 위한 식각 공정시에는, 반도체 기판(11) 상에 형성되어 있는 게이트 산화막(13)의 일부분이 함께 식각된다.
도 2b를 참조하면, 식각 공정에 의한 데미지의 제거, 잔류되어 있는 게이트용 도전막 찌꺼기의 제거, 및 게이트 산화막의 신뢰성 향상 등을 위하여, 게이트 재산화(Gate Re-Oxidation) 공정을 수행한다. 이 결과, 반도체 기판(11) 및 게이트 전극(14)의 측벽에 열산화막(16)이 형성되며, 게이트 재산화 공정은 상기한 열산화막(16)이 30∼100Å 두께가 형성되도록 수행한다.
이어서, 절연막 패턴(15) 및 게이트 전극(14)을 마스크로하는 이온주입 공정을 수행하여 게이트 전극(14) 양측의 반도체 기판(11) 표면에 저농도 불순물 영역(17)을 형성한다.
도 2c를 참조하면, 상기와 같은 구조를 갖는 반도체 기판(11) 상에 폴리실리콘막을 전면 증착하고, 상기 폴리실리콘막을 마스크의 사용없이 전면 식각하여 게이트 전극(14) 및 절연막 패턴(15)의 적층 구조의 측벽에 폴리실리콘 스페이서(18)를 형성한다. 이때, 폴리실리콘 스페이서(18)는 도핑된 폴리실리콘막 또는 비도핑된 폴리실리콘막을 사용하여 형성하며, 그 증착 두께는 요구되는 폴리실리콘 스페이서 두께의 1/3∼1/2 정도가 되도록 증착한다.
상기에서, 비도핑된 폴리실리콘막을 사용하는 경우에는 후속의 소오스/드레인 영역을 형성하기 위한 이온주입 공정시에 상기 비도핑된 폴리실리콘막에 불순물을 도핑시켜 도핑된 폴리실리콘 스페이서가 형성되도록 한다. 또한, 경우에 따라서는, 폴리실리콘막/산화막의 적층 구조로된 스페이서를 형성할 수도 있으며, 아울러, 폴리실리콘막/질화막의 적층 구조로된 스페이서로도 형성할 수 있다.
한편, 폴리실리콘 스페이서(18)를 형성하기 위한 폴리실리콘막의 전면 식각시에는 반도체 기판(11) 상에 형성되어 있던 열산화막막(16)도 함께 식각되어 제거된다.
도 2d를 참조하면, 세정 공정을 수행한 후에, SEG 공정을 수행한다. 이 결과, 단결정 실리콘으로된 반도체 기판(11) 상에는 단결정 실리콘막(19)이 성장되고, 폴리실리콘 스페이서(18) 상에는 폴리실리콘막(20)이 성장된다. 이때, 반도체 기판(11) 상에 성장되는 단결정 실리콘막(19)의 두께는 1,000∼1,500Å 정도가 되도록 한다.
이어서, 게이트 전극(14)을 마스크로하는 이온주입 공정을 수행하여 상기 게이트 전극(14) 양측의 반도체 기판(11) 부분에 LDD 구조를 갖는 소오스/드레인 영역(21)을 형성한다. 여기서, 폴리실리콘 스페이서(18) 상에 폴리실리콘막(20)이 형성되고, 아울러, 폴리실리콘막(20)이 형성된 부분의 두께가 단결정 실리콘막(19)이 형성된 부분 보다 전체적으로 더 두껍기 때문에, 불순물의 이온주입시에는 게이트 전극(14)의 가장자리 부분에서 패시트 현상에 기인하여 접합 영역이 깊이가 깊어지는 현상을 방지할 수 있게 된다.
따라서, SEG 공정의 특성인 패시트 현상을 방지할 수 있는 것에 기인하여, 얕은 접합 깊이를 갖는 소오스/드레인 영역을 형성할 수 있으며, 아울러, LDD 구조를 갖는 얕은 접합 깊이의 소오스/드레인 영역의 형성도 가능하다.
이후, 도시하지는 않았으나, 공지된 후속 공정을 수행하여 얕은 접합 깊이의 소오스/드레인 영역을 갖는 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 소오스/드레인 게이트 전극의 측벽에 폴리실리콘 스페이서를 형성하여 SEG 공정시에 상기 폴리실리콘 스페이서 상에 폴리실리콘막이 형성되도록 함으로써, SEG 공정시에 발생되는 패시트 현상을 방지할 수 있으며, 이에 따라, 얕은 접합 깊이를 갖는 소오스/드레인 영역을 용이하게 형성할 수 있다.
따라서, 얕은 접합 깊이를 갖는 소오스/드레인 영역의 신뢰성을 확보할 수 있는 것에 기인하여, 반도체 소자의 전기적 특성 향상은 물론, 반도체 소자의 고집적화에 매우 유리하게 적용시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 소자분리막이 구비된 반도체 기판 상에 게이트 산화막, 게이트용 도전막 및 절연막을 순차적으로 형성하는 단계;상기 절연막 및 게이트용 도전막을 패터닝하여 게이트 전극을 형성하는 단계;게이트 재산화 공정을 수행하여 상기 반도체 기판 표면 및 게이트 전극의 측벽에 열산화막을 형성하는 단계;상기 게이트 전극을 마스크로하는 이온주입 공정을 수행하여 상기 반도체 기판에 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극이 형성된 반도체 기판의 전면 상에 폴리실리콘막을 증착하고, 상기 폴리실리콘막을 전면 식각하여 상기 게이트 전극 및 절연막의 적층 구조의 측벽에 폴리실리콘 스페이서를 형성하는 단계;선택적 에피택셜 성장법으로 상기 반도체 기판 및 폴리실리콘 스페이서 상에 단결정 실리콘막 및 폴리실리콘막을 각각 성장시키는 단계; 및상기 게이트 전극을 이온주입 마스크로하는 이온주입 공정을 수행하여 상기 게이트 전극 양측의 반도체 기판 부분에 저도핑 드레인 구조를 갖는 얕은 접합 깊이의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트용 도전막은 500∼1,500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 게이트용 도전막은 도핑된 폴리실리콘막이나, 비정질 실리콘막과 저항을 낮추기 위한 금속막의 적층막, 또는, 비정질 실리콘막과 실리사이드막의 적층막 중에서 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 열산화막은 30∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘 스페이서를 형성하기 위한 폴리실리콘막은 요구되는 스페이서 두께의 1/3∼1/2 정도의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 단결정 실리콘막은 1,000∼1,500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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|---|---|---|---|
| KR1019980057982A KR20000041953A (ko) | 1998-12-24 | 1998-12-24 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000041953A true KR20000041953A (ko) | 2000-07-15 |
Family
ID=19565198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057982A KR20000041953A (ko) | 1998-12-24 | 1998-12-24 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041953A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010058666A (ko) * | 1999-12-30 | 2001-07-06 | 윤종용 | 선택적으로 형성되는 에피텍셜층을 이용한 반도체장치의트랜지스터 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900008692A (ko) * | 1988-11-28 | 1990-06-03 | 현대전자산업 주식회사 | Mosfet 제조방법 및 그 소자 |
| KR920007073A (ko) * | 1990-09-13 | 1992-04-28 | 금성일렉트론 주식회사 | 피모오스 ldd 제조방법 |
| JPH06310527A (ja) * | 1993-04-23 | 1994-11-04 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JPH10125920A (ja) * | 1996-09-05 | 1998-05-15 | Sharp Corp | Ｍｏｓトランジスタおよびその形成方法 |
-
1998
- 1998-12-24 KR KR1019980057982A patent/KR20000041953A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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