KR20010002838A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 상기한 열공정의 수를 감소시켜서, 소자 특성의 변화를 방지할 수 있는 반도체 소자의 제조방법을 개시한다.
개시된 본 발명은 셀 영역 및 주변 영역이 한정된 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측벽에 측벽 스페이서를 형성하는 단계와, 상기 주변 영역에 해당하는 게이트 전극 양측에 접합용 불순물을 이온 주입하는 단계와, 상기 주변 영역의 반도체 기판 결과물 상부에 성장 억제용층을 형성하는 단계와, 상기 노출된 셀 영역의 접합 예정 영역 상부에 불순물이 도핑된 에피택셜층을 성장시키는 단계, 및 상기 성장 억제용층을 제거하는 단계를 포함하며, 상기 도핑된 에피택셜층 성장시, 주변 영역에 이온 주입된 불순물들은 반도체 기판내로 확산되어 접합 영역을 이루고, 셀 영역에서는 도핑된 에피택셜층내의 불순물이 일부 반도체 기판내로 확산되는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 접합 영역 형성방법에 관한 것이다.
일반적으로, 반도체 소자가 형성되는 영역은 구동 회로가 조밀하게 집적되어 있는 셀 영역과 소자들이 드물게 배치되어 있는 주변 회로 영역으로 나뉜다. 셀 영역에는 다수의 반도체 소자들이 조밀하게 배치되어져, 집적 밀도가 높은 반면, 주변 회로 영역에서는 소자가 드물게 배치되어, 집적밀도가 낮다. 이에따라, 동일한 단차가 지더라도, 상대적으로 셀 영역의 어스펙트비가 훨씬 높다. 예로써, 콘택홀을 형성하는 공정시, 동일한 식각 조건하에서 콘택홀 식각을 진행하면, 주변 영역은 접합 영역이 완전히 오픈되는 반면, 셀 영역은 높은 집적 밀도 및 게이트 전극의 단차로 인하여 콘택홀 오픈이 이루어지지 않는다.
이에따라, 종래에는 셀 영역의 접합 영역을 기판 위로 상승시켜서, 콘택 불량을 방지하는 방법이 제안되었다. 이를 도면을 통하여 설명하도록 한다.
먼저, 도 1a를 참조하여, 셀 영역(C) 및 주변 영역(P)이 한정된 반도체 기판(1)의 소정 부분에 필드 산화막(2)를 공지의 방법으로 형성한다. 그 다음, 반도체 기판(1) 상부에 게이트 절연막(3), 도전층(4) 및 하드 마스크막(5)이 순차적으로 증착한 후, 소정 부분 패터닝하여, 게이트 전극을 형성한다.
그후, 도 1b에 도시된 바와 같이 게이트 전극 양측벽에 공지된 바와 같이 측벽 스페이서(6)을 형성한다. 그리고나서, 반도체 기판(1) 결과물 상부에 실리콘 질화막(7)을 증착한다. 그다음, 주변 영역(P) 상부만 덮도록 패터닝한다.
도 1c에서와 같이, 노출된 반도체 기판(1)의 셀 영역(C)에 화학기상증착법으로 도핑된 에피택셜층(8)을 성장한다. 이때, 에피택셜층(8)은 공지된 바와 같이 산화막 및 실리콘 질화막 상부에서는 성장이 되지않는 특성을 갖는다. 이에따라, 셀 영역(C)의 필드 산화막(2) 상부, 측벽 스페이서(6) 상부 및 하드 마스크막(5) 상부에는 에피택셜층(8)이 형성되지 않으며, 실리콘 질화막(7)이 덮혀진 주변 영역에서도 에피택셜층이 형성되지 않는다. 즉, 도핑된 에피택셜층(8)은 셀 영역(C)의 접합 예정 영역 상부에만 형성된다. 도핑된 에피택셜층(8)의 형성으로, 셀 영역(C)은 게이트 전극과 기판 간의 단차가 감소된다.
그 다음으로, 도 1d에 도시된 바와 같이, 결과물 상부에 소오스, 드레인용 불순물을 이온 주입한다음, 급속 열처리 공정(rapid thermal annealing)을 진행하여, 접합 영역(9a, 9b, 9c, 9d)이 형성된다. 이온주입시, 주변 영역(P)에는 실리콘 질화막(7)이 덮혀있기 때문에, 소오스, 드레인용 불순물이 기판 표면에 배치되고, 이에따라 접합 영역(9c, 9d)은 얕게 형성된다. 또한, 급속 열처리 공정에 의하여, 도핑된 에피택셜층(8)내의 불순물들은 기판(1)으로 일부 확산된다. 이때, 셀 영역(C)의 실제적인 접합 영역은 기판측으로 확산된 불순물 영역(9a,9b)과 기판 상측으로 성장된 에피텍셜층(8)이 된다.
그 다음으로, 도 1e에 도시된 바와 같이, 주변 영역(P)을 덮고 있는 실리콘 질화막(7)을 공지의 방식으로 제거한다음, 반도체 기판(1) 결과물 상부에 층간 절연막(10)을 형성한다.
이와같이, 셀 영역(C)의 접합 영역을 기판 상부로 돌출되도록 형성하므로써, 게이트 전극과 접합 영역간의 단차를 줄일 수 있다. 이에따라, 콘택홀 형성이 용이해진다.
그러나, 상기한 종래 기술은 다음과 같은 문제점을 가진다.
상기한 종래 방법은 다수번의 열공정이 요구됨으로 인하여, 셀 영역(C) 또는 주변 영역(P)에 형성되는 P모스 트랜지스터의 문턱 전압이 증가된다. 즉, 상기한 종래 방법은 에피택셜층(8)을 성장시킬때와, 접합 영역(9a,9b,9c,9d)를 형성하기 위한 열처리 공정시 고온의 열공정이 요구된다. 이러한 공정은, 열에 민감한 P모스 트랜지스터의 채널 지역 문턱 전압을 변화시키게 된다.
따라서, 본 발명은 상기한 열공정의 수를 감소시켜서, 소자 특성의 변화를 방지할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 필드 산화막
13 - 게이트 절연막 14 - 도전층
15 - 하드 마스크막 16 - 측벽 스페이서
17a,17b,17c,17d - 접합 영역 18 - 실리콘 질화막
19 - 불순물 도핑된 에피택셜층 20 - 층간 절연막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 셀 영역 및 주변 영역이 한정된 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측벽에 측벽 스페이서를 형성하는 단계와, 상기 주변 영역에 해당하는 게이트 전극 양측에 접합용 불순물을 이온 주입하는 단계와, 상기 주변 영역의 반도체 기판 결과물 상부에 성장 억제용층을 형성하는 단계와, 상기 노출된 셀 영역의 접합 예정 영역 상부에 불순물이 도핑된 에피택셜층을 성장시키는 단계, 및 상기 성장 억제용층을 제거하는 단계를 포함하며, 상기 도핑된 에피택셜층 성장시, 주변 영역에 이온 주입된 불순물들은 반도체 기판내로 확산되어 접합 영역을 이루고, 셀 영역에서는 도핑된 에피택셜층내의 불순물이 일부 반도체 기판내로 확산되는 것을 특징으로 한다.
여기서, 성장 억제용층은 실리콘 질화막이고, 상기 주변 영역의 반도체 기판 결과물에 실리콘 질화막을 형성하는 단계는, 상기 반도체 기판 결과물 상부에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막이 주변 영역상에만 존재하도록, 소정 부분 과도식각하는 단계를 포함한다. 상기 실리콘 질화막은 100 내지 200Å 두께로 형성되고, 저압 화학 기상 증착 방식으로 형성된다.
또한, 상기 성장 억제용층이 실리콘 질화막인 경우, 상기 측벽 스페이서는 산화막으로 형성함이 바람직하다.
상기 불순물이 도핑된 에피택셜층은 기판으로 부터 500 내지 1500Å 두께로 성장된다. 이때, 상기 불순물이 도핑된 에피택셜층에는 인이 50 내지 300sccm 정도 포함되어 있음이 바람직하다.
여기서. 상기 도핑된 에피택셜층은 저압 화학 기상 증착법으로 형성하는 경우, 800 내지 900℃의 온도 및 수소 분위기에서 약 1 내지 5분 동안 베이킹 공정을 실시하고, 인시튜로 DCS(dichlorosilane)는 30 내지 300sccm 정도, HCl은 30 내지 200 sccm 정도로 공급하고, 압력은 10 내지 50 torr, 온도는 750 내지 950℃ 정도로 유지하여, 약 3 내지 10 분동안 열공정을 진행하여, 도핑된 에피택셜층을 형성한다.
또한, 도핑된 에피택셜층을 고진공 화학 기상 증착법(UHVCVD)으로 형성하는 경우, 실란(silane) 또는 디실란(disilane) 가스를 사용하여, 1 torr 이하의 압력과, 600 내지 700℃의 온도에서 열공정을 진행하여 도핑된 에피택셜층을 형성한다.
상기 주변 영역의 반도체 기판 결과물 상부에 성장 억제용층을 형성하는 단계와, 상기 도핑된 에피택셜층을 형성하는 단계 사이에, 기판 표면에 발생된 자연 산화막 및 셀 영역상에 잔류하는 성장 억제용층을 제거하기 위하여, 클리닝하는 단계를 추가로 더 포함함이 바람직하다. 이때, 클리닝 공정으로는 RCA 클리닝, UV 오존 클리닝 또는 HF 디핑 공정을 이용함이 바람직하다. 또한, 게이트 전극을 형성하는 단계는, 반도체 기판상에 게이트 절연막, 도전층 및 하드 마스크막을 순차적으로 적층하는 단계; 상기 하드 마스크막, 도전층 및 게이트 절연막을 소정 부분 패터닝하게 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, 주변 영역의 접합 영역을 형성하기 위한 확산이 에피택셜층 성장과 동시에 진행되므로써, 접합 영역을 형성하기 위한 급속 열처리 공정이 배제된다.
이에따라, 한번의 열처리 공정을 감축할 수 있어, P모스 트랜지스터의 열적 부담을 줄이게 된다. 그러므로, P모스 트랜지스터 문턱전압 변화를 줄일 수 있다.
아울러, 도핑된 에피택셜층의 형성으로, 게이트 전극과 접합 영역간의 단차가 줄게 되어, 콘택홀 형성이 용이하다.
(실시예)
이하 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
첨부 도면 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 셀 영역(C) 및 주변 영역(P)이 한정된 반도체 기판(11)의 소정 부분에 필드 산화막(12)을 공지의 방법으로 형성한다. 그 다음, 반도체 기판(11) 상부에 게이트 절연막(13), 도전층(14) 및 하드 마스크막(15)을 순차적으로 증착한 후, 소정 부분 패터닝하여, 게이트 전극을 형성한다.
그후, 도 2b에 도시된 바와 같이, 반도체 기판(11) 결과물 상부에 소정 두께의 산화막을 약 300 내지 800Å 정도로 증착한다음, 비등방성 식각하여, 게이트 전극 양측벽에 측벽 스페이서(16)를 형성한다. 이때, 측벽 스페이서(16)는 후속으로 형성될 실리콘 질화막의 제거시, 동시에 제거되는 것을 방지하기 산화막으로 형성됨이 바람직하다. 그 다음, 주변 영역(P)의 노출된 반도체 기판(11)에 접합 영역용 불순물을 선택적으로 이온 주입한다. 이때, 불순물은 P모스 트랜지스터인 경우, B+이나 BF2 +이온을 주입하고, N모스 트랜지스터인 경우, As+이나 P+이온을 주입한다. 여기서, B+이온을 주입할 경우에는 2 내지 10KeV의 에너지 및 1015내지 1017ions/㎠의 농도로 주입하고, BF2 +이온을 주입하는 경우에는 10 내지 30KeV의 에너지 및 1015내지 1017ions/㎠의 농도로 주입한다. 또한, As+이온을 주입하는 경우, 10 내지 30KeV의 에너지 및 1015내지 1017ions/㎠의 농도로 주입하고, P+이온을 주입하는 경우, 10 내지 30KeV의 에너지 및 1015내지 1017ions/㎠의 농도로 주입한다.
그 다음으로 도 2c에서와 같이, 반도체 기판(11) 결과물 상부에 실리콘 질화막(18)을 저압 화학 기상 증착 방식(LPCVD)으로, 약 100 내지 300Å 두께로 증착한다. 그후, 실리콘 질화막(18)을 주변 영역(P)만 덮도록 건식 식각한다. 이때, 식각시 기판(11) 표면에 발생되는 데미지를 최소화하면서, 셀 영역(C)의 실리콘 질화막(18)을 완벽히 제거하기 위하여, 상기 실리콘 질화막(19)의 제거시 100% 미만으로 과도 식각을 실시하여 줌이 바람직하다.
그후, 셀 영역(C)의 반도체 기판(11)에 도핑된 에피택셜층(19)을 약 500 내지 1500Å 두께로 성장한다. 상기 도핑된 에피택셜층(19)은 저압 화학 기상 증착법(LPCVD) 또는 고진공 화학 증착법(UHVCVD)으로 증착되고, 상기 도핑된 에피택셜층(19)에는 50 내지 300 sccm의 인(phospine)이 포함되어 있다. 이때, 상기 도핑된 에피택셜층(19)을 저압 화학 기상 증착법으로 형성하는 경우에는, 증착 직전, 800 내지 900℃의 온도 및 수소(hydrogen) 분위기에서 약 1 내지 5분 동안 베이킹(baking) 공정을 실시한다. 이어, 인시튜(in-situ)로, DCS(dichlorosilane)는 30 내지 300sccm 정도, HCl은 30 내지 200 sccm 정도로 공급하고, 압력은 10 내지 50 torr, 온도는 750 내지 950℃ 정도로 유지하여, 약 3 내지 10 분동안 공정을 진행하여 도핑된 에피택셜층(19)을 형성한다.
한편, 고진공 화학 기상 증착법(UHVCVD)을 사용하는 경우에는, 증착가스를 실란(silane) 또는 디실란(disilane)을 사용하여, 1 torr 이하의 압력과, 600 내지 700℃의 온도에서 공정을 진행하여, 도핑된 에피택셜층(19)을 형성한다.
도핑된 에피택셜층(19)은 산화막(12,15,17) 및 실리콘 질화막(18) 상부에서는 성장되지 않으므로, 셀 영역(C)의 접합 예정 영역 상부에만 형성된다. 또한, 도핑된 에피택셜층(19)의 성장시, 소정의 열 공정이 수반되므로, 도핑된 에피택셜층(19)의 성장과 동시에, 주변 영역(P)에 이온 주입된 접합용 불순물들이 확산되어져, 접합 영역(17a,17b)이 형성된다. 아울러, 도핑된 에피택셜층(19)내에 있는 불순물들도 일부 반도체 기판(11)쪽으로 확산되어, 셀 영역(C)의 접합 영역(17c,17d)을 이룬다. 이때, 셀 영역(C)의 실질적인 접합 영역은 기판(11)내에 형성된 접합 영역(17a)과 기판 표면으로 돌출된 도핑된 에피택셜층(19) 모두가 된다.
또한, 상기 실리콘 질화막(18)을 형성하는 공정과 도핑된 에피택셜 실리콘층(19)을 형성하는 공정 이전에, 표면에 자연 산화막 및 실리콘 질화막의 잔재를 제거하기 위하여, RCA 클리닝, UV 오존 클리닝 또는 HF 디핑(dipping) 공정을 실시한다.
그 다음으로, 도 2d에 도시된 바와 같이, 주변 영역(P)을 덮고 있는 실리콘 질화막(18)을 고온의 H3PO4용액에 담가서 제거한다음, 반도체 기판(11) 결과물 상부에 층간 절연막(20)을 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 주변 영역의 접합 영역을 형성하기 위한 확산이 에피택셜층 성장과 동시에 진행되므로써, 접합 영역을 형성하기 위한 급속 열처리 공정이 배제된다.
이에따라, 한번의 열처리 공정을 감축할 수 있어, P모스 트랜지스터의 열적 부담을 줄이게 된다. 그러므로, P모스 트랜지스터 문턱전압 변화를 줄일 수 있다.
아울러, 도핑된 에피택셜층의 형성으로, 게이트 전극과 접합 영역간의 단차가 줄게 되어, 콘택홀 형성이 용이하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (12)

  1. 셀 영역 및 주변 영역이 한정된 반도체 기판 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측벽에 측벽 스페이서를 형성하는 단계;
    상기 주변 영역에 해당하는 게이트 전극 양측에 접합용 불순물을 이온 주입하는 단계;
    상기 주변 영역의 반도체 기판 결과물 상부에 성장 억제용층을 형성하는 단계;
    상기 노출된 셀 영역의 접합 예정 영역 상부에 불순물이 도핑된 에피택셜층을 성장시키는 단계; 및
    상기 성장 억제용층을 제거하는 단계를 포함하며,
    상기 도핑된 에피택셜층 성장시, 주변 영역에 이온 주입된 접합용 불순물들은 반도체 기판내로 확산되어 접합 영역을 이루고, 셀 영역에서는 도핑된 에피택셜층내의 불순물들이 일부 반도체 기판내로 확산되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 성장 억제용층은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 주변 영역의 반도체 기판 결과물 상부에 실리콘 질화막을 형성하는 단계는, 상기 반도체 기판 결과물 상부에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막이 주변 영역상에만 존재하도록, 소정 부분 과도식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 실리콘 질화막은 100 내지 200Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 실리콘 질화막은 저압 화학기상증착 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 측벽 스페이서는 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 불순물이 도핑된 에피택셜층은 기판으로 부터 500 내지 1500Å 두께로 형성되는 성장되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 불순물이 도핑된 에피택셜층에는 인이 50 내지 300sccm 정도 포함되어 있는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항, 제 7 항 및 제 8 항 중 어느 한 항에 있어서, 상기 도핑된 에피택셜층은 저압 화학 기상 증착법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 도핑된 에피택셜층은, 800 내지 900℃의 온도 및 수소(hydrogen) 분위기에서 약 1 내지 5분 동안 베이킹 공정을 실시하고, 인시튜로 DCS(dichlorosilane)는 30 내지 300sccm 정도, HCl은 30 내지 200 sccm 정도로 공급하고, 압력은 10 내지 50 torr, 온도는 750 내지 950℃ 정도로 유지하여, 약 3 내지 10 분동안 열공정을 진행하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항, 제 7 항 및 제 8 항 중 어느 한 항에 있어서, 상기 도핑된 에피택셜층은 고진공 화학 기상 증착법(UHVCVD)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 도핑된 에피택셜층은 실란(silane) 또는 디실란(disilane) 가스를 사용하여, 1 torr 이하의 압력과, 600 내지 700℃의 온도에서 열공정을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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