JPH1197519A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1197519A JPH1197519A JP25179297A JP25179297A JPH1197519A JP H1197519 A JPH1197519 A JP H1197519A JP 25179297 A JP25179297 A JP 25179297A JP 25179297 A JP25179297 A JP 25179297A JP H1197519 A JPH1197519 A JP H1197519A
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Abstract
(57)【要約】
【課題】 本発明は、エピタキシャル層を厚くした場合
であっても、深く且つ微細な素子分離用の溝及び取り出
しプラグを容易に形成することを可能にする半導体装置
の製造方法を提供することを目的とする。 【解決手段】 Ｐ型シリコン基板１１表面に形成した素
子分離のためのＰ+ 型チャネルストップ層１２ａ、１２
ｂ上及びＮ+ 型コレクタ埋め込み層１３上に熱酸化膜１
４ａ、１４ｂ、１５を形成した後、選択エピタキシャル
成長法により、表面が露出しているＮ+ 型コレクタ埋め
込み層１３を含むＰ型シリコン基板１１上に十分な厚さ
の単結晶シリコンからなるＮ型エピタキシャル層１６を
選択的に成長させる。このとき、熱酸化膜１４ａ、１４
ｂ、１５上には、Ｎ型エピタキシャル層１６を側壁とす
る深く且つ微細な素子分離のためのトレンチ溝１７ａ、
１７ｂ及びコレクタ取り出しのためのトレンチ溝１８が
自己整合的に形成される。
であっても、深く且つ微細な素子分離用の溝及び取り出
しプラグを容易に形成することを可能にする半導体装置
の製造方法を提供することを目的とする。 【解決手段】 Ｐ型シリコン基板１１表面に形成した素
子分離のためのＰ+ 型チャネルストップ層１２ａ、１２
ｂ上及びＮ+ 型コレクタ埋め込み層１３上に熱酸化膜１
４ａ、１４ｂ、１５を形成した後、選択エピタキシャル
成長法により、表面が露出しているＮ+ 型コレクタ埋め
込み層１３を含むＰ型シリコン基板１１上に十分な厚さ
の単結晶シリコンからなるＮ型エピタキシャル層１６を
選択的に成長させる。このとき、熱酸化膜１４ａ、１４
ｂ、１５上には、Ｎ型エピタキシャル層１６を側壁とす
る深く且つ微細な素子分離のためのトレンチ溝１７ａ、
１７ｂ及びコレクタ取り出しのためのトレンチ溝１８が
自己整合的に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に厚いエピタキシャル層を有する高耐圧
半導体装置の製造方法に関するものである。
方法に係り、特に厚いエピタキシャル層を有する高耐圧
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、高耐圧半導体装置を製造するため
に、ＳＯＩ（Silicon On Insulator)等の誘電体分離技
術も提唱されているが、ＳＯＩ基板の製造方法が難しい
ことやＳＯＩ基板の製造コストが高いことから、厚いエ
ピタキシャル層とトレンチ素子分離法を採用するのが一
般的である。
に、ＳＯＩ（Silicon On Insulator)等の誘電体分離技
術も提唱されているが、ＳＯＩ基板の製造方法が難しい
ことやＳＯＩ基板の製造コストが高いことから、厚いエ
ピタキシャル層とトレンチ素子分離法を採用するのが一
般的である。
【０００３】以下、厚いエピタキシャル層とトレンチ素
子分離法を用いた従来の高耐圧半導体装置、例えば高耐
圧のＮＰＮ型バイポーラトランジスタの製造方法につい
て、図１３〜図１７を用いて説明する。先ず、Ｐ型シリ
コン基板１１１表面に、素子分離のためのＰ+ 型チャネ
ルストップ層１１２ａ、１１２ｂ及びＮＰＮ型バイポー
ラトランジスタのＮ+ 型コレクタ埋め込み層１１３を形
成する。即ち、例えばフォトリソグラフィ工程により、
Ｐ型シリコン基板１１１上に所定のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、例えばボロン等のＰ型不純物をＰ型シリコン基
板１１１表面に選択的にイオン注入する。続いて、この
レジストパターンを剥離した後、例えば１０００℃程度
の熱処理により、注入した不純物イオンの活性化及び拡
散を行う。こうして、Ｐ型シリコン基板１１１表面の素
子分離領域に素子分離のためのＰ+ 型チャネルストップ
層１１２ａ、１１２ｂを形成する。
子分離法を用いた従来の高耐圧半導体装置、例えば高耐
圧のＮＰＮ型バイポーラトランジスタの製造方法につい
て、図１３〜図１７を用いて説明する。先ず、Ｐ型シリ
コン基板１１１表面に、素子分離のためのＰ+ 型チャネ
ルストップ層１１２ａ、１１２ｂ及びＮＰＮ型バイポー
ラトランジスタのＮ+ 型コレクタ埋め込み層１１３を形
成する。即ち、例えばフォトリソグラフィ工程により、
Ｐ型シリコン基板１１１上に所定のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、例えばボロン等のＰ型不純物をＰ型シリコン基
板１１１表面に選択的にイオン注入する。続いて、この
レジストパターンを剥離した後、例えば１０００℃程度
の熱処理により、注入した不純物イオンの活性化及び拡
散を行う。こうして、Ｐ型シリコン基板１１１表面の素
子分離領域に素子分離のためのＰ+ 型チャネルストップ
層１１２ａ、１１２ｂを形成する。
【０００４】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型シリコン基板１１１上に所定のレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クとして、例えばヒ素等のＮ型不純物をＰ型シリコン基
板１１１表面に選択的にイオン注入する。続いて、この
レジストパターンを剥離した後、例えば１０００℃程度
の熱処理により、注入した不純物イオンの活性化及び拡
散を行う。こうして、Ｐ型シリコン基板１１１表面に、
Ｎ+ 型コレクタ埋め込み層１１３を形成する（図１３参
照）。
り、Ｐ型シリコン基板１１１上に所定のレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クとして、例えばヒ素等のＮ型不純物をＰ型シリコン基
板１１１表面に選択的にイオン注入する。続いて、この
レジストパターンを剥離した後、例えば１０００℃程度
の熱処理により、注入した不純物イオンの活性化及び拡
散を行う。こうして、Ｐ型シリコン基板１１１表面に、
Ｎ+ 型コレクタ埋め込み層１１３を形成する（図１３参
照）。
【０００５】次に、エピタキシャル成長法により、基体
全面に、単結晶シリコンからなるＮ型エピタキシャル層
１１４を形成する。なお、このとき、Ｎ+ 型コレクタ埋
め込み層１１３と後に形成するＰ型ベース層との距離を
大きくして素子の高耐圧化を図るため、このＮ型エピタ
キシャル層１１４は十分に厚く形成する。即ち、例えば
１０００℃程度の温度条件下におけるＳｉＨ2 Ｃｌ
2 （ジクロルシラン）及びＰＨ3 （フォスフィン）を含
む雰囲気中においてエピタキシャル成長を行い、Ｐ+ 型
チャネルストップ層１１２ａ、１１２ｂ及びＮ+ 型コレ
クタ埋め込み層１１３を含むＰ型シリコン基板１１１上
に、Ｐ型シリコン基板１１１と同一の結晶方位をもつ単
結晶シリコンからなるＮ型エピタキシャル層１１４を十
分に厚く形成する（図１４参照）。
全面に、単結晶シリコンからなるＮ型エピタキシャル層
１１４を形成する。なお、このとき、Ｎ+ 型コレクタ埋
め込み層１１３と後に形成するＰ型ベース層との距離を
大きくして素子の高耐圧化を図るため、このＮ型エピタ
キシャル層１１４は十分に厚く形成する。即ち、例えば
１０００℃程度の温度条件下におけるＳｉＨ2 Ｃｌ
2 （ジクロルシラン）及びＰＨ3 （フォスフィン）を含
む雰囲気中においてエピタキシャル成長を行い、Ｐ+ 型
チャネルストップ層１１２ａ、１１２ｂ及びＮ+ 型コレ
クタ埋め込み層１１３を含むＰ型シリコン基板１１１上
に、Ｐ型シリコン基板１１１と同一の結晶方位をもつ単
結晶シリコンからなるＮ型エピタキシャル層１１４を十
分に厚く形成する（図１４参照）。
【０００６】次に、Ｎ型エピタキシャル層１１４表面
に、ＮＰＮ型バイポーラトランジスタのＮ+ 型コレクタ
取り出しプラグ層１１５、Ｐ型ベース層１１６、及びＮ
型エミッタ層１１７を形成した後、素子分離のためのト
レンチ溝１１８ａ、１１８ｂを形成する。即ち、例えば
フォトリソグラフィ工程により、Ｎ型エピタキシャル層
１１４上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、Ｎ+ 型コレ
クタ埋め込み層１１３上方のＮ型エピタキシャル層１１
４表面にリン等のＮ型不純物を選択的にイオン注入す
る。続いて、このレジストパターンを剥離した後、例え
ば１１７０℃程度の熱処理により、注入した不純物イオ
ンの活性化及び拡散を行う。こうして、Ｎ型エピタキシ
ャル層１１４表面に、Ｎ+ 型コレクタ埋め込み層１１３
に達するＮ+ 型コレクタ取り出しプラグ層１１５を形成
する。
に、ＮＰＮ型バイポーラトランジスタのＮ+ 型コレクタ
取り出しプラグ層１１５、Ｐ型ベース層１１６、及びＮ
型エミッタ層１１７を形成した後、素子分離のためのト
レンチ溝１１８ａ、１１８ｂを形成する。即ち、例えば
フォトリソグラフィ工程により、Ｎ型エピタキシャル層
１１４上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、Ｎ+ 型コレ
クタ埋め込み層１１３上方のＮ型エピタキシャル層１１
４表面にリン等のＮ型不純物を選択的にイオン注入す
る。続いて、このレジストパターンを剥離した後、例え
ば１１７０℃程度の熱処理により、注入した不純物イオ
ンの活性化及び拡散を行う。こうして、Ｎ型エピタキシ
ャル層１１４表面に、Ｎ+ 型コレクタ埋め込み層１１３
に達するＮ+ 型コレクタ取り出しプラグ層１１５を形成
する。
【０００７】次いで、再びフォトリソグラフィ工程によ
り、Ｎ型エピタキシャル層１１４上に所定のレジストパ
ターン（図示せず）を形成し、このレジストパターンを
マスクとして、Ｎ+ 型コレクタ埋め込み層１１３上方の
Ｎ型エピタキシャル層１１４表面に例えばボロン等のＰ
型不純物を選択的にイオン注入する。続いて、このレジ
ストパターンを剥離した後、例えば１０００℃程度の熱
処理により、注入した不純物イオンの活性化及び拡散を
行う。こうして、Ｎ+ 型コレクタ埋め込み層１１３上方
のＮ型エピタキシャル層１１４表面にＰ型ベース層１１
６を形成する。
り、Ｎ型エピタキシャル層１１４上に所定のレジストパ
ターン（図示せず）を形成し、このレジストパターンを
マスクとして、Ｎ+ 型コレクタ埋め込み層１１３上方の
Ｎ型エピタキシャル層１１４表面に例えばボロン等のＰ
型不純物を選択的にイオン注入する。続いて、このレジ
ストパターンを剥離した後、例えば１０００℃程度の熱
処理により、注入した不純物イオンの活性化及び拡散を
行う。こうして、Ｎ+ 型コレクタ埋め込み層１１３上方
のＮ型エピタキシャル層１１４表面にＰ型ベース層１１
６を形成する。
【０００８】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型ベース層１１６を含むＮ型エピタキシャル層１
１４上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、Ｐ型ベース
層１１６表面に例えばヒ素等のＮ型不純物を選択的にイ
オン注入する。続いて、このレジストパターンを剥離し
た後、例えば１０００℃程度の熱処理により、注入した
不純物イオンの活性化及び拡散を行う。こうして、Ｐ型
ベース層１１６表面に、Ｎ型エミッタ層１１７を形成す
る。
り、Ｐ型ベース層１１６を含むＮ型エピタキシャル層１
１４上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、Ｐ型ベース
層１１６表面に例えばヒ素等のＮ型不純物を選択的にイ
オン注入する。続いて、このレジストパターンを剥離し
た後、例えば１０００℃程度の熱処理により、注入した
不純物イオンの活性化及び拡散を行う。こうして、Ｐ型
ベース層１１６表面に、Ｎ型エミッタ層１１７を形成す
る。
【０００９】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型ベース層１１６を含むＮ型エピタキシャル層１
１４上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、例えばＳＦ
6 （六フッ化硫黄）を含む雰囲気中におけるＲＩＥ（Re
active Ion Etching；反応性イオンエッチング）によ
り、Ｐ+ 型チャネルストップ層１１２ａ、１１２ｂ上方
のＮ型エピタキシャル層１１４をＰ+ 型チャネルストッ
プ層１１２ａ、１１２ｂに達するまで選択的にエッチン
グする。その後、レジストパターンを剥離する。こうし
て、Ｐ+ 型チャネルストップ層１１２ａ、１１２ｂ上に
素子分離のためのトレンチ溝１１８ａ、１１８ｂを形成
する（図１５参照）。
り、Ｐ型ベース層１１６を含むＮ型エピタキシャル層１
１４上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、例えばＳＦ
6 （六フッ化硫黄）を含む雰囲気中におけるＲＩＥ（Re
active Ion Etching；反応性イオンエッチング）によ
り、Ｐ+ 型チャネルストップ層１１２ａ、１１２ｂ上方
のＮ型エピタキシャル層１１４をＰ+ 型チャネルストッ
プ層１１２ａ、１１２ｂに達するまで選択的にエッチン
グする。その後、レジストパターンを剥離する。こうし
て、Ｐ+ 型チャネルストップ層１１２ａ、１１２ｂ上に
素子分離のためのトレンチ溝１１８ａ、１１８ｂを形成
する（図１５参照）。
【００１０】次に、素子分離のためのトレンチ溝１１８
ａ、１１８ｂ内をＣＶＤ膜１１９によって埋め込む。即
ち、例えばＴＥＯＳ（テトラエトキシオウソシリケイ
ト）を含む雰囲気中におけるＣＶＤ（Chemical Vapor D
eposition ；化学的気相成長）により、基体全面に十分
な厚さのＣＶＤ膜１１９を堆積し、このＣＶＤ膜１１９
によって素子分離のためのトレンチ溝１１８ａ、１１８
ｂ内を埋め込んでしまう。
ａ、１１８ｂ内をＣＶＤ膜１１９によって埋め込む。即
ち、例えばＴＥＯＳ（テトラエトキシオウソシリケイ
ト）を含む雰囲気中におけるＣＶＤ（Chemical Vapor D
eposition ；化学的気相成長）により、基体全面に十分
な厚さのＣＶＤ膜１１９を堆積し、このＣＶＤ膜１１９
によって素子分離のためのトレンチ溝１１８ａ、１１８
ｂ内を埋め込んでしまう。
【００１１】続いて、基体全面を覆うＣＶＤ膜１１９上
にＳＯＧ（Spin On Glass ；スピンオングラス）膜（図
示せず）を塗布した後、ＣＨＦ3 （三フッ化メタン）を
含む雰囲気中におけるＲＩＥにより、ＳＯＧ膜及びＣＶ
Ｄ膜１１９のエッチバックを行う。こうして、素子分離
のためのＰ+ 型チャネルストップ層１１２ａ、１１２ｂ
を底面とするトレンチ溝１１８ａ、１１８ｂ内をＣＶＤ
膜１１９によって埋め込んでしまうと共に、基体全面に
形成したＣＶＤ膜１１９表面を平坦化する（図１６参
照）。
にＳＯＧ（Spin On Glass ；スピンオングラス）膜（図
示せず）を塗布した後、ＣＨＦ3 （三フッ化メタン）を
含む雰囲気中におけるＲＩＥにより、ＳＯＧ膜及びＣＶ
Ｄ膜１１９のエッチバックを行う。こうして、素子分離
のためのＰ+ 型チャネルストップ層１１２ａ、１１２ｂ
を底面とするトレンチ溝１１８ａ、１１８ｂ内をＣＶＤ
膜１１９によって埋め込んでしまうと共に、基体全面に
形成したＣＶＤ膜１１９表面を平坦化する（図１６参
照）。
【００１２】次に、ＮＰＮ型バイポーラトラの電極取り
出しのためのコンタクト孔１２０ａ、１２０ｂ、１２０
ｃを開口する。即ち、例えばフォトリソグラフィ工程に
より、ＣＶＤ膜１１９上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばＣＨＦ3 を含む雰囲気中におけるＲＩＥによ
り、Ｎ型エミッタ層１１７上、Ｐ型ベース層１１６上、
及びＮ+ 型コレクタ取り出しプラグ層１１５上のＣＶＤ
膜１１９を選択的にエッチング除去する。その後、レジ
ストパターンを剥離する。こうして、Ｎ型エミッタ層１
１７上、Ｐ型ベース層１１６上、及びＮ+ 型コレクタ取
り出しプラグ層１１５上に、それぞれ電極取り出しのた
めのコンタクト孔１２０ａ、１２０ｂ、１２０ｃを開口
する（図１７参照）。
出しのためのコンタクト孔１２０ａ、１２０ｂ、１２０
ｃを開口する。即ち、例えばフォトリソグラフィ工程に
より、ＣＶＤ膜１１９上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばＣＨＦ3 を含む雰囲気中におけるＲＩＥによ
り、Ｎ型エミッタ層１１７上、Ｐ型ベース層１１６上、
及びＮ+ 型コレクタ取り出しプラグ層１１５上のＣＶＤ
膜１１９を選択的にエッチング除去する。その後、レジ
ストパターンを剥離する。こうして、Ｎ型エミッタ層１
１７上、Ｐ型ベース層１１６上、及びＮ+ 型コレクタ取
り出しプラグ層１１５上に、それぞれ電極取り出しのた
めのコンタクト孔１２０ａ、１２０ｂ、１２０ｃを開口
する（図１７参照）。
【００１３】次に、ＮＰＮ型バイポーラトラの電極取り
出しのためのコンタクト孔１２０ａ、１２０ｂ、１２０
内を金属層によって埋め込み、ＮＰＮ型バイポーラトラ
のエミッタ電極１２１ａ、ベース電極１２１ｂ、及びコ
レクタ電極１２１ｃをそれぞれ形成する。即ち、例えば
ＷＦ6 （六フッ化タングステン）を含む雰囲気中におけ
るＣＶＤにより、基体全面に十分な厚さのタングステン
層を堆積し、このタングステン層によって電極取り出し
のためのコンタクト孔１２０ａ、１２０ｂ、１２０ｃ内
を埋め込んでしまう。続いて、塩素を含む雰囲気中にお
けるＲＩＥにより、ＣＶＤ膜１１９表面が露出するまで
タングステン層のエッチバックを行い、コンタクト孔１
２０ａ、１２０ｂ、１２０ｃ内のみにタングステン層を
残存させる。こうして、ＮＰＮ型バイポーラトラのＮ型
エミッタ層１１７、Ｐ型ベース層１１６、及びＮ+ 型コ
レクタ取り出しプラグ層１１５にそれぞれ接続するエミ
ッタ電極１２１ａ、ベース電極１２１ｂ、及びコレクタ
電極１２１ｃをそれぞれ形成する（図１８参照）。
出しのためのコンタクト孔１２０ａ、１２０ｂ、１２０
内を金属層によって埋め込み、ＮＰＮ型バイポーラトラ
のエミッタ電極１２１ａ、ベース電極１２１ｂ、及びコ
レクタ電極１２１ｃをそれぞれ形成する。即ち、例えば
ＷＦ6 （六フッ化タングステン）を含む雰囲気中におけ
るＣＶＤにより、基体全面に十分な厚さのタングステン
層を堆積し、このタングステン層によって電極取り出し
のためのコンタクト孔１２０ａ、１２０ｂ、１２０ｃ内
を埋め込んでしまう。続いて、塩素を含む雰囲気中にお
けるＲＩＥにより、ＣＶＤ膜１１９表面が露出するまで
タングステン層のエッチバックを行い、コンタクト孔１
２０ａ、１２０ｂ、１２０ｃ内のみにタングステン層を
残存させる。こうして、ＮＰＮ型バイポーラトラのＮ型
エミッタ層１１７、Ｐ型ベース層１１６、及びＮ+ 型コ
レクタ取り出しプラグ層１１５にそれぞれ接続するエミ
ッタ電極１２１ａ、ベース電極１２１ｂ、及びコレクタ
電極１２１ｃをそれぞれ形成する（図１８参照）。
【００１４】以上のように、図１３〜図１８に示す工程
によりＮＰＮ型バイポーラトランジスタを作製するが、
図１４に示す工程において、Ｎ型エピタキシャル層１１
４を十分に厚く形成しているため、ＮＰＮ型バイポーラ
トランジスタのＮ+ 型コレクタ埋め込み層１１２とＰ型
ベース層１１８の距離Ｗは、図１８に示されるように十
分に大きいものとなり、このＮＰＮ型バイポーラトラン
ジスタの高耐圧化が達成される。
によりＮＰＮ型バイポーラトランジスタを作製するが、
図１４に示す工程において、Ｎ型エピタキシャル層１１
４を十分に厚く形成しているため、ＮＰＮ型バイポーラ
トランジスタのＮ+ 型コレクタ埋め込み層１１２とＰ型
ベース層１１８の距離Ｗは、図１８に示されるように十
分に大きいものとなり、このＮＰＮ型バイポーラトラン
ジスタの高耐圧化が達成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記従
来のＮＰＮ型バイポーラトランジスタの製造方法におい
ては、高耐圧化を実現するために、Ｎ型エピタキシャル
層１１４を十分に厚く形成し、ＮＰＮ型バイポーラトラ
ンジスタのＮ+ 型コレクタ埋め込み層１１２とＰ型ベー
ス層１１８の距離Ｗを十分に大きくすることが要請され
ることから、このことに伴って、素子分離のためのトレ
ンチ溝１１８ａ、１１８ｂを深く形成すること、及びＮ
+ 型コレクタ埋め込み層１１３とコレクタ電極１２１ｃ
とを接続するＮ+ 型コレクタ取り出しプラグ層１１５を
深く形成することが必要となる。
来のＮＰＮ型バイポーラトランジスタの製造方法におい
ては、高耐圧化を実現するために、Ｎ型エピタキシャル
層１１４を十分に厚く形成し、ＮＰＮ型バイポーラトラ
ンジスタのＮ+ 型コレクタ埋め込み層１１２とＰ型ベー
ス層１１８の距離Ｗを十分に大きくすることが要請され
ることから、このことに伴って、素子分離のためのトレ
ンチ溝１１８ａ、１１８ｂを深く形成すること、及びＮ
+ 型コレクタ埋め込み層１１３とコレクタ電極１２１ｃ
とを接続するＮ+ 型コレクタ取り出しプラグ層１１５を
深く形成することが必要となる。
【００１６】深いトレンチ溝１１８ａ、１１８ｂを形成
するには、長時間のＲＩＥに耐えるための厚いレジスト
が必要になるが、レジストが厚くなる程フォトリソグラ
フィ工程におけるパターン解像度は悪化するため、素子
の微細化には不向きとなる。また、エッチング面積の広
いトレンチ溝に比較してエッチング面積の小さいトレン
チ溝の底部においてはＲＩＥ中に反応ガスが堆積するこ
とから、トレンチ溝の深さにパターン面積依存性が生じ
ることになる。このために、エッチング面積の小さいト
レンチ溝を形成する際のエッチング速度は低下する。従
って、トレンチ溝１１８ａ、１１８ｂの深さをあまり深
くすることができないという問題が生じる。
するには、長時間のＲＩＥに耐えるための厚いレジスト
が必要になるが、レジストが厚くなる程フォトリソグラ
フィ工程におけるパターン解像度は悪化するため、素子
の微細化には不向きとなる。また、エッチング面積の広
いトレンチ溝に比較してエッチング面積の小さいトレン
チ溝の底部においてはＲＩＥ中に反応ガスが堆積するこ
とから、トレンチ溝の深さにパターン面積依存性が生じ
ることになる。このために、エッチング面積の小さいト
レンチ溝を形成する際のエッチング速度は低下する。従
って、トレンチ溝１１８ａ、１１８ｂの深さをあまり深
くすることができないという問題が生じる。
【００１７】また、Ｎ型エピタキシャル層１１４を十分
に厚くしたままで、トレンチ溝１１８ａ、１１８ｂの深
さを浅くしようとすると、トレンチ溝１１８ａ、１１８
ｂはＰ+ 型チャネルストップ層１１２ａ、１１２ｂに接
続する必要があるために、高温長時間の熱処理によりＰ
+ 型チャネルストップ層１１２ａ、１１２ｂの上方拡散
を大きくしなければならない。
に厚くしたままで、トレンチ溝１１８ａ、１１８ｂの深
さを浅くしようとすると、トレンチ溝１１８ａ、１１８
ｂはＰ+ 型チャネルストップ層１１２ａ、１１２ｂに接
続する必要があるために、高温長時間の熱処理によりＰ
+ 型チャネルストップ層１１２ａ、１１２ｂの上方拡散
を大きくしなければならない。
【００１８】しかし、高温長時間の熱処理は、石英製の
ボートが変形する等の拡散炉の耐久性を毀損するという
問題が生ずる。また、高温長時間の拡散により、Ｐ+ 型
チャネルストップ層１１２ａ、１１２ｂの不純物濃度が
薄くなることから、高濃度に不純物を注入する必要があ
るため、欠陥が発生するという問題があった。更に、高
温長時間の熱処理により、Ｎ+ 型コレクタ埋め込み層１
１３の上方拡散が大きくなり、結果として図１８に示す
ＮＰＮ型バイポーラトランジスタのＮ+ 型コレクタ埋め
込み層１１２とＰ型ベース層１１８の距離Ｗが小さくな
り、耐圧の低下を招くという問題が生ずる。
ボートが変形する等の拡散炉の耐久性を毀損するという
問題が生ずる。また、高温長時間の拡散により、Ｐ+ 型
チャネルストップ層１１２ａ、１１２ｂの不純物濃度が
薄くなることから、高濃度に不純物を注入する必要があ
るため、欠陥が発生するという問題があった。更に、高
温長時間の熱処理により、Ｎ+ 型コレクタ埋め込み層１
１３の上方拡散が大きくなり、結果として図１８に示す
ＮＰＮ型バイポーラトランジスタのＮ+ 型コレクタ埋め
込み層１１２とＰ型ベース層１１８の距離Ｗが小さくな
り、耐圧の低下を招くという問題が生ずる。
【００１９】同様に、深いＮ+ 型コレクタ取り出しプラ
グ層１１５を形成するには、高濃度の不純物注入と高温
長時間の拡散が必要になるため、欠陥が発生するという
問題や、拡散炉の耐久性を毀損するという問題や、Ｎ+
型コレクタ埋め込み層１１３の上方拡散に伴うＮ+ 型コ
レクタ埋め込み層１１２とＰ型ベース層１１８の距離Ｗ
の短縮化による耐圧低下を招くという問題が生ずる。
グ層１１５を形成するには、高濃度の不純物注入と高温
長時間の拡散が必要になるため、欠陥が発生するという
問題や、拡散炉の耐久性を毀損するという問題や、Ｎ+
型コレクタ埋め込み層１１３の上方拡散に伴うＮ+ 型コ
レクタ埋め込み層１１２とＰ型ベース層１１８の距離Ｗ
の短縮化による耐圧低下を招くという問題が生ずる。
【００２０】このように、上記従来のＮＰＮ型バイポー
ラトランジスタの製造方法を用いる場合、Ｎ型エピタキ
シャル層１１４を十分に厚く形成すると、素子分離のた
めのトレンチ溝１１８ａ、１１８ｂやＮ+ 型コレクタ取
り出しプラグ層１１５を深く形成することが困難になる
ため、Ｎ型エピタキシャル層１１４の厚さを厚くするこ
とに制約が生じ、十分な高耐圧化を達成することが困難
であった。
ラトランジスタの製造方法を用いる場合、Ｎ型エピタキ
シャル層１１４を十分に厚く形成すると、素子分離のた
めのトレンチ溝１１８ａ、１１８ｂやＮ+ 型コレクタ取
り出しプラグ層１１５を深く形成することが困難になる
ため、Ｎ型エピタキシャル層１１４の厚さを厚くするこ
とに制約が生じ、十分な高耐圧化を達成することが困難
であった。
【００２１】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、エピタキシャル層を厚くした場合であ
っても、深く且つ微細な素子分離用の溝及び取り出しプ
ラグを容易に形成することを可能にする半導体装置の製
造方法を提供することを目的とする。
れたものであり、エピタキシャル層を厚くした場合であ
っても、深く且つ微細な素子分離用の溝及び取り出しプ
ラグを容易に形成することを可能にする半導体装置の製
造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、第１導電
型の半導体基板表面の素子分離領域に第１導電型の高濃
度不純物領域を形成する工程と、この第１導電型の高濃
度不純物領域上に第１の絶縁膜を形成する工程と、この
第１の絶縁膜以外の第１導電型の半導体基板表面上に第
２導電型のエピタキシャル層を選択的に成長させると共
に、第１の絶縁膜上に第２導電型のエピタキシャル層を
側壁とする溝を形成する工程と、第１の絶縁膜を底面と
する前記溝内を第２の絶縁膜によって埋め込む工程とを
有することを特徴とする。
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、第１導電
型の半導体基板表面の素子分離領域に第１導電型の高濃
度不純物領域を形成する工程と、この第１導電型の高濃
度不純物領域上に第１の絶縁膜を形成する工程と、この
第１の絶縁膜以外の第１導電型の半導体基板表面上に第
２導電型のエピタキシャル層を選択的に成長させると共
に、第１の絶縁膜上に第２導電型のエピタキシャル層を
側壁とする溝を形成する工程と、第１の絶縁膜を底面と
する前記溝内を第２の絶縁膜によって埋め込む工程とを
有することを特徴とする。
【００２３】このように請求項１に係る半導体装置の製
造方法においては、エピタキシャル層を形成する前に、
第１導電型の高濃度不純物領域上に第１の絶縁膜を形成
しておき、第１導電型の半導体基板上と第１の絶縁膜上
におけるエピタキシャル成長の選択性を利用して、第１
の絶縁膜以外の半導体基板表面上に第２導電型のエピタ
キシャル層を選択的に成長させることにより、第１の絶
縁膜上には第２導電型のエピタキシャル層が成長せず、
結果として第２導電型のエピタキシャル層を側壁とする
溝が自己整合的に形成される。
造方法においては、エピタキシャル層を形成する前に、
第１導電型の高濃度不純物領域上に第１の絶縁膜を形成
しておき、第１導電型の半導体基板上と第１の絶縁膜上
におけるエピタキシャル成長の選択性を利用して、第１
の絶縁膜以外の半導体基板表面上に第２導電型のエピタ
キシャル層を選択的に成長させることにより、第１の絶
縁膜上には第２導電型のエピタキシャル層が成長せず、
結果として第２導電型のエピタキシャル層を側壁とする
溝が自己整合的に形成される。
【００２４】このため、第２導電型のエピタキシャル層
を十分に厚く形成しても、第１の絶縁膜上には、第２導
電型のエピタキシャル層の厚さに対応する十分に深い溝
が容易に形成される。また、この溝の大きさは第１の絶
縁膜の面積によって決定され、溝の深さには依存しない
ため、第１の絶縁膜の面積を小さくすることにより、深
く且つ微細な溝が容易に形成される。
を十分に厚く形成しても、第１の絶縁膜上には、第２導
電型のエピタキシャル層の厚さに対応する十分に深い溝
が容易に形成される。また、この溝の大きさは第１の絶
縁膜の面積によって決定され、溝の深さには依存しない
ため、第１の絶縁膜の面積を小さくすることにより、深
く且つ微細な溝が容易に形成される。
【００２５】更に、第１導電型の高濃度不純物領域を上
方拡散するための高温長時間の熱処理を必要としないた
め、拡散炉の耐久性を毀損したり、第１導電型の高濃度
不純物領域の不純物濃度の低下を補う高濃度不純物の注
入に起因して欠陥が発生したり、耐圧低下を招いたりす
ることが防止される。従って、この溝を素子分離用の溝
とし、第１導電型の高濃度不純物領域をチャネルストッ
プ層とすると、深く且つ微細な素子分離用の溝が容易に
形成されることになる。
方拡散するための高温長時間の熱処理を必要としないた
め、拡散炉の耐久性を毀損したり、第１導電型の高濃度
不純物領域の不純物濃度の低下を補う高濃度不純物の注
入に起因して欠陥が発生したり、耐圧低下を招いたりす
ることが防止される。従って、この溝を素子分離用の溝
とし、第１導電型の高濃度不純物領域をチャネルストッ
プ層とすると、深く且つ微細な素子分離用の溝が容易に
形成されることになる。
【００２６】また、請求項２に係る半導体装置の製造方
法は、第１導電型の半導体基板表面に第２導電型の高濃
度不純物埋め込み層を形成する工程と、この第２導電型
の高濃度不純物埋め込み層上に絶縁膜を形成する工程
と、この絶縁膜以外の第１導電型の半導体基板表面上に
第２導電型のエピタキシャル層を選択的に成長させると
共に、絶縁膜上に第２導電型のエピタキシャル層を側壁
とする溝を形成する工程と、この溝の底面をなす絶縁膜
をエッチング除去して、溝の底面に第２導電型の高濃度
不純物埋め込み層を露出させる工程と、この第２導電型
の高濃度不純物埋め込み層を底面とする溝内を導電性金
属層によって埋め込む工程とを有することを特徴とす
る。
法は、第１導電型の半導体基板表面に第２導電型の高濃
度不純物埋め込み層を形成する工程と、この第２導電型
の高濃度不純物埋め込み層上に絶縁膜を形成する工程
と、この絶縁膜以外の第１導電型の半導体基板表面上に
第２導電型のエピタキシャル層を選択的に成長させると
共に、絶縁膜上に第２導電型のエピタキシャル層を側壁
とする溝を形成する工程と、この溝の底面をなす絶縁膜
をエッチング除去して、溝の底面に第２導電型の高濃度
不純物埋め込み層を露出させる工程と、この第２導電型
の高濃度不純物埋め込み層を底面とする溝内を導電性金
属層によって埋め込む工程とを有することを特徴とす
る。
【００２７】このように請求項２に係る半導体装置の製
造方法においては、エピタキシャル層を形成する前に、
第２導電型の高濃度不純物埋め込み層上に絶縁膜を形成
しておき、第１導電型の半導体基板上と絶縁膜上におけ
るエピタキシャル成長の選択性を利用して、絶縁膜以外
の半導体基板表面上に第２導電型のエピタキシャル層を
選択的に成長させることにより、絶縁膜上には第２導電
型のエピタキシャル層が成長せず、結果として第２導電
型のエピタキシャル層を側壁とする溝が自己整合的に形
成される。
造方法においては、エピタキシャル層を形成する前に、
第２導電型の高濃度不純物埋め込み層上に絶縁膜を形成
しておき、第１導電型の半導体基板上と絶縁膜上におけ
るエピタキシャル成長の選択性を利用して、絶縁膜以外
の半導体基板表面上に第２導電型のエピタキシャル層を
選択的に成長させることにより、絶縁膜上には第２導電
型のエピタキシャル層が成長せず、結果として第２導電
型のエピタキシャル層を側壁とする溝が自己整合的に形
成される。
【００２８】このため、第２導電型のエピタキシャル層
を十分に厚く形成しても、絶縁膜上には、第２導電型の
エピタキシャル層の厚さに対応する十分に深い溝が容易
に形成される。また、この溝の大きさは絶縁膜の面積に
よって決定され、溝の深さには依存しないため、絶縁膜
の面積を小さくすることにより、深く且つ微細な溝が容
易に形成される。
を十分に厚く形成しても、絶縁膜上には、第２導電型の
エピタキシャル層の厚さに対応する十分に深い溝が容易
に形成される。また、この溝の大きさは絶縁膜の面積に
よって決定され、溝の深さには依存しないため、絶縁膜
の面積を小さくすることにより、深く且つ微細な溝が容
易に形成される。
【００２９】更に、第２導電型の高濃度不純物埋め込み
層に接続する深い取り出しプラグ層を形成するための高
濃度不純物の注入と高温長時間の熱処理を必要としない
ため、高温長時間の熱処理による拡散炉の耐久性の毀損
や、高濃度不純物の注入による欠陥の発生や、第２導電
型の高濃度不純物埋め込み層の上方拡散に伴う耐圧低下
が防止される。従って、この溝内を導電性金属層によっ
て埋め込むと、第２導電型の高濃度不純物埋め込み層に
接続する深く且つ微細な取り出しプラグが容易に形成さ
れることになる。
層に接続する深い取り出しプラグ層を形成するための高
濃度不純物の注入と高温長時間の熱処理を必要としない
ため、高温長時間の熱処理による拡散炉の耐久性の毀損
や、高濃度不純物の注入による欠陥の発生や、第２導電
型の高濃度不純物埋め込み層の上方拡散に伴う耐圧低下
が防止される。従って、この溝内を導電性金属層によっ
て埋め込むと、第２導電型の高濃度不純物埋め込み層に
接続する深く且つ微細な取り出しプラグが容易に形成さ
れることになる。
【００３０】また、請求項３に係る半導体装置の製造方
法は、第１導電型の半導体基板表面の素子分離領域に第
１導電型の高濃度不純物領域を形成する工程と、第１導
電型の半導体基板表面の素子領域に第２導電型の高濃度
不純物埋め込み層を形成する工程と、第１導電型の高濃
度不純物領域上に第１の絶縁膜を形成すると共に、第２
導電型の高濃度不純物埋め込み層上に第２の絶縁膜を形
成する工程と、これら第１及び第２の絶縁膜以外の第１
導電型の半導体基板表面上に第２導電型のエピタキシャ
ル層を選択的に成長させると共に、第１の絶縁膜上に第
２導電型のエピタキシャル層を側壁とする第１の溝を形
成し、第２の絶縁膜上に第２導電型のエピタキシャル層
を側壁とする第２の溝を形成する工程と、第１及び第２
の絶縁膜をそれぞれ底面とする第１及び第２の溝内を第
３の絶縁膜によって埋め込む工程と、第２の溝の底面を
なす第３及び第２の絶縁膜をエッチング除去して、第２
の溝の底面に第２導電型の高濃度不純物埋め込み層を露
出させる工程と、第２導電型の高濃度不純物埋め込み層
を底面とする第２の溝内を導電性金属層によって埋め込
む工程とを有することを特徴とする。
法は、第１導電型の半導体基板表面の素子分離領域に第
１導電型の高濃度不純物領域を形成する工程と、第１導
電型の半導体基板表面の素子領域に第２導電型の高濃度
不純物埋め込み層を形成する工程と、第１導電型の高濃
度不純物領域上に第１の絶縁膜を形成すると共に、第２
導電型の高濃度不純物埋め込み層上に第２の絶縁膜を形
成する工程と、これら第１及び第２の絶縁膜以外の第１
導電型の半導体基板表面上に第２導電型のエピタキシャ
ル層を選択的に成長させると共に、第１の絶縁膜上に第
２導電型のエピタキシャル層を側壁とする第１の溝を形
成し、第２の絶縁膜上に第２導電型のエピタキシャル層
を側壁とする第２の溝を形成する工程と、第１及び第２
の絶縁膜をそれぞれ底面とする第１及び第２の溝内を第
３の絶縁膜によって埋め込む工程と、第２の溝の底面を
なす第３及び第２の絶縁膜をエッチング除去して、第２
の溝の底面に第２導電型の高濃度不純物埋め込み層を露
出させる工程と、第２導電型の高濃度不純物埋め込み層
を底面とする第２の溝内を導電性金属層によって埋め込
む工程とを有することを特徴とする。
【００３１】このように請求項３に係る半導体装置の製
造方法においては、上記請求項１に係る半導体装置の製
造方法と上記請求項２に係る半導体装置の製造方法を組
み合わせることにより、第２導電型のエピタキシャル層
を十分に厚く形成しても、第１及び第２の絶縁膜上に
は、第２導電型のエピタキシャル層の厚さに対応して十
分に深く、且つ第１及び第２の絶縁膜の面積によって決
定される微細な第１及び第２の溝が容易に形成される。
従って、第１の溝を素子分離用の溝とし、第１導電型の
高濃度不純物領域をチャネルストップ層とすると、深く
且つ微細な素子分離用の溝が容易に形成されると共に、
第２の溝内を導電性金属層によって埋め込むと、第２導
電型の高濃度不純物埋め込み層に接続する深く且つ微細
な取り出しプラグが容易に形成されることになる。
造方法においては、上記請求項１に係る半導体装置の製
造方法と上記請求項２に係る半導体装置の製造方法を組
み合わせることにより、第２導電型のエピタキシャル層
を十分に厚く形成しても、第１及び第２の絶縁膜上に
は、第２導電型のエピタキシャル層の厚さに対応して十
分に深く、且つ第１及び第２の絶縁膜の面積によって決
定される微細な第１及び第２の溝が容易に形成される。
従って、第１の溝を素子分離用の溝とし、第１導電型の
高濃度不純物領域をチャネルストップ層とすると、深く
且つ微細な素子分離用の溝が容易に形成されると共に、
第２の溝内を導電性金属層によって埋め込むと、第２導
電型の高濃度不純物埋め込み層に接続する深く且つ微細
な取り出しプラグが容易に形成されることになる。
【００３２】また、請求項４に係る半導体装置の製造方
法は、第１導電型の半導体基板表面の素子分離領域に第
１導電型の高濃度不純物領域を形成する工程と、この第
１導電型の高濃度不純物領域上に第１の絶縁膜を形成す
る工程と、第１導電型の半導体基板表面上に第２導電型
のエピタキシャル層を成長させて、第１の絶縁膜上に多
結晶層を形成すると共に、第１の絶縁膜以外の第１導電
型の半導体基板表面上に単結晶層を形成する工程と、第
１の絶縁膜上の多結晶層を選択的にエッチング除去し
て、単結晶層を側壁とする溝を形成する工程と、第１の
絶縁膜を底面とする前記溝内を第２の絶縁膜によって埋
め込む工程とを有することを特徴とする。
法は、第１導電型の半導体基板表面の素子分離領域に第
１導電型の高濃度不純物領域を形成する工程と、この第
１導電型の高濃度不純物領域上に第１の絶縁膜を形成す
る工程と、第１導電型の半導体基板表面上に第２導電型
のエピタキシャル層を成長させて、第１の絶縁膜上に多
結晶層を形成すると共に、第１の絶縁膜以外の第１導電
型の半導体基板表面上に単結晶層を形成する工程と、第
１の絶縁膜上の多結晶層を選択的にエッチング除去し
て、単結晶層を側壁とする溝を形成する工程と、第１の
絶縁膜を底面とする前記溝内を第２の絶縁膜によって埋
め込む工程とを有することを特徴とする。
【００３３】このように請求項４に係る半導体装置の製
造方法においては、エピタキシャル層を形成する前に、
第１導電型の高濃度不純物領域上に第１の絶縁膜を形成
しておき、第１導電型の半導体基板上と第１の絶縁膜上
におけるエピタキシャル成長の結晶性の違いを利用し
て、第１の絶縁膜以外の第１導電型の半導体基板表面上
には単結晶層を形成し、第１の絶縁膜上には多結晶層を
形成した後、この第１の絶縁膜上の多結晶層を選択的に
エッチング除去することにより、単結晶層を側壁とする
溝が自己整合的に形成される。このため、第２導電型の
エピタキシャル層を十分に厚く形成しても、第１の絶縁
膜上には、第２導電型のエピタキシャル層の厚さに対応
する十分に深い溝が容易に形成される。
造方法においては、エピタキシャル層を形成する前に、
第１導電型の高濃度不純物領域上に第１の絶縁膜を形成
しておき、第１導電型の半導体基板上と第１の絶縁膜上
におけるエピタキシャル成長の結晶性の違いを利用し
て、第１の絶縁膜以外の第１導電型の半導体基板表面上
には単結晶層を形成し、第１の絶縁膜上には多結晶層を
形成した後、この第１の絶縁膜上の多結晶層を選択的に
エッチング除去することにより、単結晶層を側壁とする
溝が自己整合的に形成される。このため、第２導電型の
エピタキシャル層を十分に厚く形成しても、第１の絶縁
膜上には、第２導電型のエピタキシャル層の厚さに対応
する十分に深い溝が容易に形成される。
【００３４】更に、第１導電型の高濃度不純物領域を上
方拡散するための高温長時間の熱処理を必要としないた
め、拡散炉の耐久性を毀損したり、第１導電型の高濃度
不純物領域の不純物濃度の低下を補う高濃度不純物の注
入に起因して欠陥が発生したり、耐圧低下を招いたりす
ることが防止される。従って、この溝を素子分離用の溝
とし、第１導電型の高濃度不純物領域をチャネルストッ
プ層とすると、深く且つ微細な素子分離用の溝が容易に
形成されることになる。
方拡散するための高温長時間の熱処理を必要としないた
め、拡散炉の耐久性を毀損したり、第１導電型の高濃度
不純物領域の不純物濃度の低下を補う高濃度不純物の注
入に起因して欠陥が発生したり、耐圧低下を招いたりす
ることが防止される。従って、この溝を素子分離用の溝
とし、第１導電型の高濃度不純物領域をチャネルストッ
プ層とすると、深く且つ微細な素子分離用の溝が容易に
形成されることになる。
【００３５】また、請求項５に係る半導体装置の製造方
法は、第１導電型の半導体基板表面に第２導電型の高濃
度不純物埋め込み層を形成する工程と、この第２導電型
の高濃度不純物埋め込み層上に絶縁膜を形成する工程
と、第１導電型の半導体基板表面上に第２導電型のエピ
タキシャル層を成長させて、絶縁膜上に多結晶層を形成
すると共に、絶縁膜以外の第１導電型の半導体基板表面
上に単結晶層を形成する工程と、絶縁膜上の多結晶層を
選択的にエッチング除去して、単結晶層を側壁とする溝
を形成する工程と、溝の底面をなす絶縁膜をエッチング
除去して、溝の底面に第２導電型の高濃度不純物埋め込
み層を露出させる工程と、この第２導電型の高濃度不純
物埋め込み層を底面とする溝内を導電性金属層によって
埋め込む工程とを有することを特徴とする。
法は、第１導電型の半導体基板表面に第２導電型の高濃
度不純物埋め込み層を形成する工程と、この第２導電型
の高濃度不純物埋め込み層上に絶縁膜を形成する工程
と、第１導電型の半導体基板表面上に第２導電型のエピ
タキシャル層を成長させて、絶縁膜上に多結晶層を形成
すると共に、絶縁膜以外の第１導電型の半導体基板表面
上に単結晶層を形成する工程と、絶縁膜上の多結晶層を
選択的にエッチング除去して、単結晶層を側壁とする溝
を形成する工程と、溝の底面をなす絶縁膜をエッチング
除去して、溝の底面に第２導電型の高濃度不純物埋め込
み層を露出させる工程と、この第２導電型の高濃度不純
物埋め込み層を底面とする溝内を導電性金属層によって
埋め込む工程とを有することを特徴とする。
【００３６】このように請求項５に係る半導体装置の製
造方法においては、エピタキシャル層を形成する前に、
第２導電型の高濃度不純物埋め込み層上に絶縁膜を形成
しておき、第１導電型の半導体基板上と絶縁膜上におけ
るエピタキシャル成長の結晶性の違いを利用して、絶縁
膜以外の第１導電型の半導体基板表面上には単結晶層を
形成し、絶縁膜上には多結晶層を形成した後、この絶縁
膜上の多結晶層を選択的にエッチング除去することによ
り、単結晶層を側壁とする溝が自己整合的に形成され
る。このため、第２導電型のエピタキシャル層を十分に
厚く形成しても、絶縁膜上には、第２導電型のエピタキ
シャル層の厚さに対応する十分に深い溝が容易に形成さ
れる。また、この溝の大きさは絶縁膜の面積によって決
定され、溝の深さには依存しないため、絶縁膜の面積を
小さくすることにより、深く且つ微細な溝が容易に形成
される。
造方法においては、エピタキシャル層を形成する前に、
第２導電型の高濃度不純物埋め込み層上に絶縁膜を形成
しておき、第１導電型の半導体基板上と絶縁膜上におけ
るエピタキシャル成長の結晶性の違いを利用して、絶縁
膜以外の第１導電型の半導体基板表面上には単結晶層を
形成し、絶縁膜上には多結晶層を形成した後、この絶縁
膜上の多結晶層を選択的にエッチング除去することによ
り、単結晶層を側壁とする溝が自己整合的に形成され
る。このため、第２導電型のエピタキシャル層を十分に
厚く形成しても、絶縁膜上には、第２導電型のエピタキ
シャル層の厚さに対応する十分に深い溝が容易に形成さ
れる。また、この溝の大きさは絶縁膜の面積によって決
定され、溝の深さには依存しないため、絶縁膜の面積を
小さくすることにより、深く且つ微細な溝が容易に形成
される。
【００３７】更に、第２導電型の高濃度不純物埋め込み
層に接続する深い取り出しプラグ層を形成するための高
濃度不純物の注入と高温長時間の熱処理を必要としない
ため、高温長時間の熱処理による拡散炉の耐久性の毀損
や、高濃度不純物の注入による欠陥の発生や、第２導電
型の高濃度不純物埋め込み層の上方拡散に伴う耐圧低下
が防止される。従って、この溝内を導電性金属層によっ
て埋め込んむと、第２導電型の高濃度不純物埋め込み層
に接続する深く且つ微細な取り出しプラグが容易に形成
されることになる。
層に接続する深い取り出しプラグ層を形成するための高
濃度不純物の注入と高温長時間の熱処理を必要としない
ため、高温長時間の熱処理による拡散炉の耐久性の毀損
や、高濃度不純物の注入による欠陥の発生や、第２導電
型の高濃度不純物埋め込み層の上方拡散に伴う耐圧低下
が防止される。従って、この溝内を導電性金属層によっ
て埋め込んむと、第２導電型の高濃度不純物埋め込み層
に接続する深く且つ微細な取り出しプラグが容易に形成
されることになる。
【００３８】また、請求項６に係る半導体装置の製造方
法は、第１導電型の半導体基板表面の素子分離領域に第
１導電型の高濃度不純物領域を形成する工程と、第１導
電型の半導体基板表面の素子領域に第２導電型の高濃度
不純物埋め込み層を形成する工程と、第１導電型の高濃
度不純物領域上に第１の絶縁膜を形成すると共に、第２
導電型の高濃度不純物埋め込み層上に第２の絶縁膜を形
成する工程と、第１導電型の半導体基板表面上に第２導
電型のエピタキシャル層を成長させて、第１及び第２の
絶縁膜上に多結晶層を形成すると共に、これら第１及び
第２の絶縁膜以外の第１導電型の半導体基板表面上に単
結晶層を形成する工程と、第１及び第２の絶縁膜上の多
結晶層を選択的にエッチング除去して、単結晶層を側壁
とする第１及び第２の溝をそれぞれ形成する工程と、第
１及び第２の絶縁膜をそれぞれ底面とする第１及び第２
の溝内を第３の絶縁膜によって埋め込む工程と、第２の
溝の底面をなす第３及び第２の絶縁膜をエッチング除去
して、第２の溝の底面に第２導電型の高濃度不純物埋め
込み層を露出させる工程と、この第２導電型の高濃度不
純物埋め込み層を底面とする第２の溝内を導電性金属層
によって埋め込む工程とを有することを特徴とする。
法は、第１導電型の半導体基板表面の素子分離領域に第
１導電型の高濃度不純物領域を形成する工程と、第１導
電型の半導体基板表面の素子領域に第２導電型の高濃度
不純物埋め込み層を形成する工程と、第１導電型の高濃
度不純物領域上に第１の絶縁膜を形成すると共に、第２
導電型の高濃度不純物埋め込み層上に第２の絶縁膜を形
成する工程と、第１導電型の半導体基板表面上に第２導
電型のエピタキシャル層を成長させて、第１及び第２の
絶縁膜上に多結晶層を形成すると共に、これら第１及び
第２の絶縁膜以外の第１導電型の半導体基板表面上に単
結晶層を形成する工程と、第１及び第２の絶縁膜上の多
結晶層を選択的にエッチング除去して、単結晶層を側壁
とする第１及び第２の溝をそれぞれ形成する工程と、第
１及び第２の絶縁膜をそれぞれ底面とする第１及び第２
の溝内を第３の絶縁膜によって埋め込む工程と、第２の
溝の底面をなす第３及び第２の絶縁膜をエッチング除去
して、第２の溝の底面に第２導電型の高濃度不純物埋め
込み層を露出させる工程と、この第２導電型の高濃度不
純物埋め込み層を底面とする第２の溝内を導電性金属層
によって埋め込む工程とを有することを特徴とする。
【００３９】このように請求項６に係る半導体装置の製
造方法においては、上記請求項４に係る半導体装置の製
造方法と上記請求項５に係る半導体装置の製造方法を組
み合わせることにより、第２導電型のエピタキシャル層
を十分に厚く形成しても、第１及び第２の絶縁膜上に
は、第２導電型のエピタキシャル層の厚さに対応して十
分に深く且つ第１及び第２の絶縁膜の面積によって決定
される微細な第１及び第２の溝が容易に形成される。従
って、第１の溝を素子分離用の溝とし、第１導電型の高
濃度不純物領域をチャネルストップ層とすると、深く且
つ微細な素子分離用の溝が容易に形成されると共に、第
２の溝内を導電性金属層によって埋め込むと、第２導電
型の高濃度不純物埋め込み層に接続する深く且つ微細な
取り出しプラグが容易に形成されることになる。
造方法においては、上記請求項４に係る半導体装置の製
造方法と上記請求項５に係る半導体装置の製造方法を組
み合わせることにより、第２導電型のエピタキシャル層
を十分に厚く形成しても、第１及び第２の絶縁膜上に
は、第２導電型のエピタキシャル層の厚さに対応して十
分に深く且つ第１及び第２の絶縁膜の面積によって決定
される微細な第１及び第２の溝が容易に形成される。従
って、第１の溝を素子分離用の溝とし、第１導電型の高
濃度不純物領域をチャネルストップ層とすると、深く且
つ微細な素子分離用の溝が容易に形成されると共に、第
２の溝内を導電性金属層によって埋め込むと、第２導電
型の高濃度不純物埋め込み層に接続する深く且つ微細な
取り出しプラグが容易に形成されることになる。
【００４０】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図６は、それぞれ本発明の第
１の実施形態に係るＮＰＮ型バイポーラトランジスタの
製造方法を説明するための工程断面図である。
本発明の実施の形態を説明する。 （第１の実施形態）図１〜図６は、それぞれ本発明の第
１の実施形態に係るＮＰＮ型バイポーラトランジスタの
製造方法を説明するための工程断面図である。
【００４１】先ず、半導体基板として例えばＰ型シリコ
ン基板１１を用い、その表面に素子分離のためのＰ+ 型
チャネルストップ層１２ａ、１２ｂ及びＮＰＮ型バイポ
ーラトランジスタのＮ+ 型コレクタ埋め込み層１３を形
成する。即ち、例えばフォトリソグラフィ工程により、
Ｐ型シリコン基板１１上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばボロン等のＰ型不純物をＰ型シリコン基板１
１表面に選択的にイオン注入する。続いて、このレジス
トパターンを剥離した後、例えば１０００℃程度の熱処
理により、注入した不純物イオンの活性化及び拡散を行
う。このようにして、Ｐ型シリコン基板１１表面の素子
分離領域に素子分離のためのＰ+ 型チャネルストップ層
１２ａ、１２ｂを形成する。
ン基板１１を用い、その表面に素子分離のためのＰ+ 型
チャネルストップ層１２ａ、１２ｂ及びＮＰＮ型バイポ
ーラトランジスタのＮ+ 型コレクタ埋め込み層１３を形
成する。即ち、例えばフォトリソグラフィ工程により、
Ｐ型シリコン基板１１上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばボロン等のＰ型不純物をＰ型シリコン基板１
１表面に選択的にイオン注入する。続いて、このレジス
トパターンを剥離した後、例えば１０００℃程度の熱処
理により、注入した不純物イオンの活性化及び拡散を行
う。このようにして、Ｐ型シリコン基板１１表面の素子
分離領域に素子分離のためのＰ+ 型チャネルストップ層
１２ａ、１２ｂを形成する。
【００４２】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型シリコン基板１１上に所定のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、例えばヒ素等のＮ型不純物をＰ型シリコン基板
１１表面に選択的にイオン注入する。続いて、このレジ
ストパターンを剥離した後、例えば１０００℃程度の熱
処理により、注入した不純物イオンの活性化及び拡散を
行う。このようにして、Ｐ型シリコン基板１１表面に、
Ｎ+ 型コレクタ埋め込み層１３を形成する（図１参
照）。
り、Ｐ型シリコン基板１１上に所定のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、例えばヒ素等のＮ型不純物をＰ型シリコン基板
１１表面に選択的にイオン注入する。続いて、このレジ
ストパターンを剥離した後、例えば１０００℃程度の熱
処理により、注入した不純物イオンの活性化及び拡散を
行う。このようにして、Ｐ型シリコン基板１１表面に、
Ｎ+ 型コレクタ埋め込み層１３を形成する（図１参
照）。
【００４３】次に、Ｐ+ 型チャネルストップ層１２ａ、
１２ｂ上及びＮ+ 型コレクタ埋め込み層１３上に、それ
ぞれ熱酸化膜１４ａ、１４ｂ、１５を形成する。即ち、
例えば１０００℃程度の熱酸化により、Ｐ型シリコン基
板１１全面に熱酸化膜を形成する。続いて、フォトリソ
グラフィ工程により、この熱酸化膜上に所定のレジスト
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとして、例えばＣＨＦ3 を含む雰囲気中に
おけるＲＩＥにより、熱酸化膜を選択的にエッチングす
る。その後、レジストパターンを剥離する。このように
して、Ｐ+ 型チャネルストップ層１２ａ、１２ｂ上に熱
酸化膜１４ａ、１４ｂを形成すると同時に、Ｎ+ 型コレ
クタ埋め込み層１３上のコレクタ取り出し領域に熱酸化
膜１５を形成する（図２参照）。
１２ｂ上及びＮ+ 型コレクタ埋め込み層１３上に、それ
ぞれ熱酸化膜１４ａ、１４ｂ、１５を形成する。即ち、
例えば１０００℃程度の熱酸化により、Ｐ型シリコン基
板１１全面に熱酸化膜を形成する。続いて、フォトリソ
グラフィ工程により、この熱酸化膜上に所定のレジスト
パターン（図示せず）を形成した後、このレジストパタ
ーンをマスクとして、例えばＣＨＦ3 を含む雰囲気中に
おけるＲＩＥにより、熱酸化膜を選択的にエッチングす
る。その後、レジストパターンを剥離する。このように
して、Ｐ+ 型チャネルストップ層１２ａ、１２ｂ上に熱
酸化膜１４ａ、１４ｂを形成すると同時に、Ｎ+ 型コレ
クタ埋め込み層１３上のコレクタ取り出し領域に熱酸化
膜１５を形成する（図２参照）。
【００４４】次に、熱酸化膜１４ａ、１４ｂ、１５に被
覆されずに表面が露出しているＮ+型コレクタ埋め込み
層１３を含むＰ型シリコン基板１１上に、Ｎ型エピタキ
シャル層１６を選択的に形成すると共に、熱酸化膜１４
ａ、１４ｂ、１５上に、トレンチ溝１７ａ、１７ｂ、１
８を形成する。即ち、選択エピタキシャル成長法によ
り、例えば８００℃程度の温度条件下においてＳｉＨ2
Ｃｌ2 とＰＨ3 を含む雰囲気中にＨＣｌ（塩化水素）を
添加し、熱酸化膜１４ａ、１４ｂ、１５に被覆されずに
表面が露出しているＮ+ 型コレクタ埋め込み層１３を含
むＰ型シリコン基板１１上に、Ｐ型シリコン基板１１と
同一の結晶方位をもつ単結晶シリコンからなるＮ型エピ
タキシャル層１６を選択的に成長させる。従って、熱酸
化膜１４ａ、１４ｂ、１５上にはエピタキシャル層が形
成されず、その結果、熱酸化膜１４ａ、１４ｂ、１５上
には、それぞれＮ型エピタキシャル層１６を側壁とする
素子分離のためのトレンチ溝１７ａ、１７ｂ及びコレク
タ取り出しのためのトレンチ溝１８が自己整合的に形成
される（図３参照）。
覆されずに表面が露出しているＮ+型コレクタ埋め込み
層１３を含むＰ型シリコン基板１１上に、Ｎ型エピタキ
シャル層１６を選択的に形成すると共に、熱酸化膜１４
ａ、１４ｂ、１５上に、トレンチ溝１７ａ、１７ｂ、１
８を形成する。即ち、選択エピタキシャル成長法によ
り、例えば８００℃程度の温度条件下においてＳｉＨ2
Ｃｌ2 とＰＨ3 を含む雰囲気中にＨＣｌ（塩化水素）を
添加し、熱酸化膜１４ａ、１４ｂ、１５に被覆されずに
表面が露出しているＮ+ 型コレクタ埋め込み層１３を含
むＰ型シリコン基板１１上に、Ｐ型シリコン基板１１と
同一の結晶方位をもつ単結晶シリコンからなるＮ型エピ
タキシャル層１６を選択的に成長させる。従って、熱酸
化膜１４ａ、１４ｂ、１５上にはエピタキシャル層が形
成されず、その結果、熱酸化膜１４ａ、１４ｂ、１５上
には、それぞれＮ型エピタキシャル層１６を側壁とする
素子分離のためのトレンチ溝１７ａ、１７ｂ及びコレク
タ取り出しのためのトレンチ溝１８が自己整合的に形成
される（図３参照）。
【００４５】次に、Ｎ+ 型コレクタ埋め込み層１３上方
のＮ型エピタキシャル層１６表面に、ＮＰＮ型バイポー
ラトランジスタのＰ型ベース層１９及びＮ型エミッタ層
２０を形成した後、素子分離のためのトレンチ溝１７
ａ、１７ｂ内及びコレクタ取り出しのためのトレンチ溝
１８内をＣＶＤ膜２１によって埋め込む。即ち、例えば
フォトリソグラフィ工程により、Ｎ型エピタキシャル層
１６上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、素子分離の
ためのトレンチ溝１７ａ、１７ｂに周囲を囲まれた素子
領域をなすＮ型エピタキシャル層１６表面に例えばボロ
ン等のＰ型不純物を選択的にイオン注入する。続いて、
このレジストパターンを剥離した後、例えば１０００℃
程度の熱処理により、注入した不純物イオンの活性化及
び拡散を行う。このようにして、Ｎ+ 型コレクタ埋め込
み層１３上方の素子領域をなすＮ型エピタキシャル層１
６表面にＰ型ベース層１９を形成する。
のＮ型エピタキシャル層１６表面に、ＮＰＮ型バイポー
ラトランジスタのＰ型ベース層１９及びＮ型エミッタ層
２０を形成した後、素子分離のためのトレンチ溝１７
ａ、１７ｂ内及びコレクタ取り出しのためのトレンチ溝
１８内をＣＶＤ膜２１によって埋め込む。即ち、例えば
フォトリソグラフィ工程により、Ｎ型エピタキシャル層
１６上に所定のレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、素子分離の
ためのトレンチ溝１７ａ、１７ｂに周囲を囲まれた素子
領域をなすＮ型エピタキシャル層１６表面に例えばボロ
ン等のＰ型不純物を選択的にイオン注入する。続いて、
このレジストパターンを剥離した後、例えば１０００℃
程度の熱処理により、注入した不純物イオンの活性化及
び拡散を行う。このようにして、Ｎ+ 型コレクタ埋め込
み層１３上方の素子領域をなすＮ型エピタキシャル層１
６表面にＰ型ベース層１９を形成する。
【００４６】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型ベース層１９を含むＮ型エピタキシャル層１６
上に所定のレジストパターン（図示せず）を形成し、こ
のレジストパターンをマスクとして、例えばヒ素等のＮ
型不純物をＰ型ベース層１９表面に選択的にイオン注入
する。続いて、このレジストパターンを剥離した後、例
えば１０００℃程度の熱処理により、注入した不純物イ
オンの活性化及び拡散を行う。このようにして、Ｐ型ベ
ース層１９表面に、Ｎ型エミッタ層２０を形成する。
り、Ｐ型ベース層１９を含むＮ型エピタキシャル層１６
上に所定のレジストパターン（図示せず）を形成し、こ
のレジストパターンをマスクとして、例えばヒ素等のＮ
型不純物をＰ型ベース層１９表面に選択的にイオン注入
する。続いて、このレジストパターンを剥離した後、例
えば１０００℃程度の熱処理により、注入した不純物イ
オンの活性化及び拡散を行う。このようにして、Ｐ型ベ
ース層１９表面に、Ｎ型エミッタ層２０を形成する。
【００４７】次いで、例えばＴＥＯＳを含む雰囲気中に
おけるＣＶＤにより、基体全面に十分な厚さのＣＶＤ膜
２１を堆積し、このＣＶＤ膜２１によって素子分離のた
めのトレンチ溝１７ａ、１７ｂ内及びコレクタ取り出し
のためのトレンチ溝１８内を埋め込んでしまう。続い
て、基体全面を覆うＣＶＤ膜２１上にＳＯＧ膜（図示せ
ず）を塗布した後、ＣＨＦ3 を含む雰囲気中におけるＲ
ＩＥにより、ＳＯＧ膜及びＣＶＤ膜２１のエッチバック
を行う。このようにして、素子分離のためのトレンチ溝
１７ａ、１７ｂ内及びコレクタ取り出しのためのトレン
チ溝１８内をＣＶＤ膜２１によって埋め込んでしまうと
共に、基体全面に形成したＣＶＤ膜２１表面を平坦化す
る（図４参照）。
おけるＣＶＤにより、基体全面に十分な厚さのＣＶＤ膜
２１を堆積し、このＣＶＤ膜２１によって素子分離のた
めのトレンチ溝１７ａ、１７ｂ内及びコレクタ取り出し
のためのトレンチ溝１８内を埋め込んでしまう。続い
て、基体全面を覆うＣＶＤ膜２１上にＳＯＧ膜（図示せ
ず）を塗布した後、ＣＨＦ3 を含む雰囲気中におけるＲ
ＩＥにより、ＳＯＧ膜及びＣＶＤ膜２１のエッチバック
を行う。このようにして、素子分離のためのトレンチ溝
１７ａ、１７ｂ内及びコレクタ取り出しのためのトレン
チ溝１８内をＣＶＤ膜２１によって埋め込んでしまうと
共に、基体全面に形成したＣＶＤ膜２１表面を平坦化す
る（図４参照）。
【００４８】次に、ＮＰＮ型バイポーラトランジスタの
電極取り出しのためのコンタクト孔２２ａ、２２ｂ、２
２ｃを開口する。即ち、例えばフォトリソグラフィ工程
により、ＣＶＤ膜２１上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばＣＨＦ3 を含む雰囲気中におけるＲＩＥによ
り、Ｎ型エミッタ層２０上のＣＶＤ膜２１、Ｐ型ベース
層１９上のＣＶＤ膜２１、並びにＮ+ 型コレクタ埋め込
み層１３上のＣＶＤ膜２１及び熱酸化膜１５を選択的に
エッチング除去する。その後、レジストパターンを剥離
する。このようにして、Ｎ型エミッタ層２０上、Ｐ型ベ
ース層１９上、及びＮ+ 型コレクタ埋め込み層１３上
に、それぞれ電極取り出しのためのコンタクト孔２２
ａ、２２ｂ、２２ｃを開口する（図５参照）。
電極取り出しのためのコンタクト孔２２ａ、２２ｂ、２
２ｃを開口する。即ち、例えばフォトリソグラフィ工程
により、ＣＶＤ膜２１上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばＣＨＦ3 を含む雰囲気中におけるＲＩＥによ
り、Ｎ型エミッタ層２０上のＣＶＤ膜２１、Ｐ型ベース
層１９上のＣＶＤ膜２１、並びにＮ+ 型コレクタ埋め込
み層１３上のＣＶＤ膜２１及び熱酸化膜１５を選択的に
エッチング除去する。その後、レジストパターンを剥離
する。このようにして、Ｎ型エミッタ層２０上、Ｐ型ベ
ース層１９上、及びＮ+ 型コレクタ埋め込み層１３上
に、それぞれ電極取り出しのためのコンタクト孔２２
ａ、２２ｂ、２２ｃを開口する（図５参照）。
【００４９】次に、電極取り出しのためのコンタクト孔
２２ａ、２２ｂ、２２ｃ内を金属層によって埋め込み、
ＮＰＮ型バイポーラトランジスタのエミッタ電極２３
ａ、ベース電極２３ｂ、及びコレクタ取り出しプラグ兼
電極２３ｃを形成する。即ち、例えばＷＦ6 を含む雰囲
気中におけるＣＶＤにより、基体全面に十分な厚さのタ
ングステン層を堆積し、このタングステン層によって電
極取り出しのためのコンタクト孔２２ａ、２２ｂ、２２
ｃ内を埋め込んでしまう。続いて、塩素を含む雰囲気中
におけるＲＩＥにより、ＣＶＤ膜２１表面が露出するま
でタングステン層のエッチバックを行うと共に、コンタ
クト孔２２ａ、２２ｂ、２２ｃ内のみにタングステン層
を残存させる。このようにして、ＮＰＮ型バイポーラト
ランジスタのＮ型エミッタ層２０、Ｐ型ベース層１９、
及びＮ+ 型コレクタ埋め込み層１３にそれぞれ接続する
エミッタ電極２３ａ、ベース電極２３ｂ、及び取り出し
プラグ層と電極とを兼ねるコレクタ取り出しプラグ兼電
極２３ｃを形成する（図６参照）。
２２ａ、２２ｂ、２２ｃ内を金属層によって埋め込み、
ＮＰＮ型バイポーラトランジスタのエミッタ電極２３
ａ、ベース電極２３ｂ、及びコレクタ取り出しプラグ兼
電極２３ｃを形成する。即ち、例えばＷＦ6 を含む雰囲
気中におけるＣＶＤにより、基体全面に十分な厚さのタ
ングステン層を堆積し、このタングステン層によって電
極取り出しのためのコンタクト孔２２ａ、２２ｂ、２２
ｃ内を埋め込んでしまう。続いて、塩素を含む雰囲気中
におけるＲＩＥにより、ＣＶＤ膜２１表面が露出するま
でタングステン層のエッチバックを行うと共に、コンタ
クト孔２２ａ、２２ｂ、２２ｃ内のみにタングステン層
を残存させる。このようにして、ＮＰＮ型バイポーラト
ランジスタのＮ型エミッタ層２０、Ｐ型ベース層１９、
及びＮ+ 型コレクタ埋め込み層１３にそれぞれ接続する
エミッタ電極２３ａ、ベース電極２３ｂ、及び取り出し
プラグ層と電極とを兼ねるコレクタ取り出しプラグ兼電
極２３ｃを形成する（図６参照）。
【００５０】以上のように本実施形態によれば、Ｐ+ 型
チャネルストップ層１２ａ、１２ｂ上に熱酸化膜１４
ａ、１４ｂを形成した後、シリコン基板上と熱酸化膜上
におけるエピタキシャル成長の選択性を利用して、表面
が露出しているＰ型シリコン基板１１上のみにＮ型エピ
タキシャル層１６を選択的に形成することにより、フォ
トリソグラフィ工程やＲＩＥ等を用いてＮ型エピタキシ
ャル層１６をエッチングすることなく、熱酸化膜１４
ａ、１４ｂ上にＮ型エピタキシャル層１６を側壁とする
素子分離のためのトレンチ溝１７ａ、１７ｂが自己整合
的に形成される。このため、Ｎ型エピタキシャル層１６
を十分に厚く形成しても、このＮ型エピタキシャル層１
６の厚さに対応する十分に深い素子分離のためのトレン
チ溝１７ａ、１７ｂを容易に形成することが可能にな
る。また、トレンチ溝１７ａ、１７ｂの大きさは熱酸化
膜１４ａ、１４ｂの面積によって決定されるため、熱酸
化膜１４ａ、１４ｂを所望の面積に制御して、微細なト
レンチ溝１７ａ、１７ｂを容易に形成することが可能に
なる。更に、Ｎ型エピタキシャル層１６を十分に厚くし
て、Ｎ+ 型コレクタ埋め込み層１３とＰ型ベース層１９
との距離Ｗ１を大きくすることも可能になる。従って、
深く且つ微細なトレンチ溝による素子分離とＮＰＮ型バ
イポーラトランジスタの高耐圧化とを両立することがで
きる。
チャネルストップ層１２ａ、１２ｂ上に熱酸化膜１４
ａ、１４ｂを形成した後、シリコン基板上と熱酸化膜上
におけるエピタキシャル成長の選択性を利用して、表面
が露出しているＰ型シリコン基板１１上のみにＮ型エピ
タキシャル層１６を選択的に形成することにより、フォ
トリソグラフィ工程やＲＩＥ等を用いてＮ型エピタキシ
ャル層１６をエッチングすることなく、熱酸化膜１４
ａ、１４ｂ上にＮ型エピタキシャル層１６を側壁とする
素子分離のためのトレンチ溝１７ａ、１７ｂが自己整合
的に形成される。このため、Ｎ型エピタキシャル層１６
を十分に厚く形成しても、このＮ型エピタキシャル層１
６の厚さに対応する十分に深い素子分離のためのトレン
チ溝１７ａ、１７ｂを容易に形成することが可能にな
る。また、トレンチ溝１７ａ、１７ｂの大きさは熱酸化
膜１４ａ、１４ｂの面積によって決定されるため、熱酸
化膜１４ａ、１４ｂを所望の面積に制御して、微細なト
レンチ溝１７ａ、１７ｂを容易に形成することが可能に
なる。更に、Ｎ型エピタキシャル層１６を十分に厚くし
て、Ｎ+ 型コレクタ埋め込み層１３とＰ型ベース層１９
との距離Ｗ１を大きくすることも可能になる。従って、
深く且つ微細なトレンチ溝による素子分離とＮＰＮ型バ
イポーラトランジスタの高耐圧化とを両立することがで
きる。
【００５１】また、熱酸化膜１４ａ、１４ｂ上に素子分
離のためのトレンチ溝１７ａ、１７ｂを形成する際、同
一工程において、熱酸化膜１５上にもコレクタ取り出し
のための深く且つ微細なトレンチ溝１８も自己整合的に
形成されるため、その後、トレンチ溝１８内の底面にＮ
+ 型コレクタ埋め込み層１３を露出させ、このトレンチ
溝１８内をタングステン層によって埋め込んでしまうこ
とにより、Ｎ+ 型コレクタ埋め込み層１３に接続する深
く且つ微細なコレクタ取り出しプラグ兼電極２３ｃを容
易に形成することが可能になる。従って、コレクタ取り
出しのためのトレンチ溝１８を形成する工程を別途追加
することなく、ＮＰＮ型バイポーラトランジスタの高性
能化を実現することができる。
離のためのトレンチ溝１７ａ、１７ｂを形成する際、同
一工程において、熱酸化膜１５上にもコレクタ取り出し
のための深く且つ微細なトレンチ溝１８も自己整合的に
形成されるため、その後、トレンチ溝１８内の底面にＮ
+ 型コレクタ埋め込み層１３を露出させ、このトレンチ
溝１８内をタングステン層によって埋め込んでしまうこ
とにより、Ｎ+ 型コレクタ埋め込み層１３に接続する深
く且つ微細なコレクタ取り出しプラグ兼電極２３ｃを容
易に形成することが可能になる。従って、コレクタ取り
出しのためのトレンチ溝１８を形成する工程を別途追加
することなく、ＮＰＮ型バイポーラトランジスタの高性
能化を実現することができる。
【００５２】更に、素子分離のためのトレンチ溝１７
ａ、１７ｂを浅くするためのＰ+ 型チャネルストップ層
１２ａ、１２ｂを上方拡散する高温長時間の熱処理や、
この高温長時間の熱処理に伴うＰ+ 型チャネルストップ
層１２ａ、１２ｂの不純物濃度の低下を補うための高濃
度不純物の注入を必要としなくなるため、またコレクタ
取り出しのためのプラグ層を深く形成するための高濃度
不純物の注入と高温長時間の拡散を必要としなくなるた
め、高温長時間の熱処理による拡散炉の耐久性の劣化
や、濃度不純物の注入に起因する欠陥の発生や、高温長
時間の熱処理に伴うＮ+ 型コレクタ埋め込み層１３とＰ
型ベース層１９との距離Ｗ１の短縮化による耐圧低下を
防止することができる。
ａ、１７ｂを浅くするためのＰ+ 型チャネルストップ層
１２ａ、１２ｂを上方拡散する高温長時間の熱処理や、
この高温長時間の熱処理に伴うＰ+ 型チャネルストップ
層１２ａ、１２ｂの不純物濃度の低下を補うための高濃
度不純物の注入を必要としなくなるため、またコレクタ
取り出しのためのプラグ層を深く形成するための高濃度
不純物の注入と高温長時間の拡散を必要としなくなるた
め、高温長時間の熱処理による拡散炉の耐久性の劣化
や、濃度不純物の注入に起因する欠陥の発生や、高温長
時間の熱処理に伴うＮ+ 型コレクタ埋め込み層１３とＰ
型ベース層１９との距離Ｗ１の短縮化による耐圧低下を
防止することができる。
【００５３】（第２の実施形態）図７〜図１２は、それ
ぞれ本発明の第２の実施形態に係るＮＰＮ型バイポーラ
トランジスタの製造方法を説明するための工程断面図で
ある。なお、上記図１〜図６に示すＮＰＮ型バイポーラ
トランジスタの構成要素と同一の要素には同一の符号を
付して説明を省略する。
ぞれ本発明の第２の実施形態に係るＮＰＮ型バイポーラ
トランジスタの製造方法を説明するための工程断面図で
ある。なお、上記図１〜図６に示すＮＰＮ型バイポーラ
トランジスタの構成要素と同一の要素には同一の符号を
付して説明を省略する。
【００５４】上記第１の実施形態においては、Ｎ型エピ
タキシャル層１６を形成し、このＮ型エピタキシャル層
１６を側壁とする素子分離のためのトレンチ溝１７ａ、
１７ｂ及びコレクタ取り出しのためのトレンチ溝１８を
形成する際に、選択エピタキシャル成長法を使用してい
るが、本実施形態においては、通常のエピタキシャル成
長法を使用している点に特徴がある。
タキシャル層１６を形成し、このＮ型エピタキシャル層
１６を側壁とする素子分離のためのトレンチ溝１７ａ、
１７ｂ及びコレクタ取り出しのためのトレンチ溝１８を
形成する際に、選択エピタキシャル成長法を使用してい
るが、本実施形態においては、通常のエピタキシャル成
長法を使用している点に特徴がある。
【００５５】上記第１の実施形態の図１及び図２に示さ
れる工程と同様にして、先ず、半導体基板として例えば
Ｐ型シリコン基板１１を用い、その表面に素子分離のた
めのＰ+ 型チャネルストップ層１２ａ、１２ｂ及びＮＰ
Ｎ型バイポーラトランジスタのＮ+ 型コレクタ埋め込み
層１３を形成した後、Ｐ+ 型チャネルストップ層１２
ａ、１２ｂ上及びＮ+ 型コレクタ埋め込み層１３上に、
それぞれ熱酸化膜１４ａ、１４ｂ、１５を形成する。即
ち、例えばフォトリソグラフィ工程により、Ｐ型シリコ
ン基板１１上に所定のレジストパターン（図示せず）を
形成し、このレジストパターンをマスクとして、例えば
ボロン等のＰ型不純物をＰ型シリコン基板１１表面に選
択的にイオン注入する。続いて、このレジストパターン
を剥離した後、例えば１０００℃程度の熱処理により、
注入した不純物イオンの活性化及び拡散を行う。このよ
うにして、Ｐ型シリコン基板１１表面の素子分離領域に
素子分離のためのＰ+ 型チャネルストップ層１２ａ、１
２ｂを形成する。
れる工程と同様にして、先ず、半導体基板として例えば
Ｐ型シリコン基板１１を用い、その表面に素子分離のた
めのＰ+ 型チャネルストップ層１２ａ、１２ｂ及びＮＰ
Ｎ型バイポーラトランジスタのＮ+ 型コレクタ埋め込み
層１３を形成した後、Ｐ+ 型チャネルストップ層１２
ａ、１２ｂ上及びＮ+ 型コレクタ埋め込み層１３上に、
それぞれ熱酸化膜１４ａ、１４ｂ、１５を形成する。即
ち、例えばフォトリソグラフィ工程により、Ｐ型シリコ
ン基板１１上に所定のレジストパターン（図示せず）を
形成し、このレジストパターンをマスクとして、例えば
ボロン等のＰ型不純物をＰ型シリコン基板１１表面に選
択的にイオン注入する。続いて、このレジストパターン
を剥離した後、例えば１０００℃程度の熱処理により、
注入した不純物イオンの活性化及び拡散を行う。このよ
うにして、Ｐ型シリコン基板１１表面の素子分離領域に
素子分離のためのＰ+ 型チャネルストップ層１２ａ、１
２ｂを形成する。
【００５６】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型シリコン基板１１上に所定のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、例えばヒ素等のＮ型不純物をＰ型シリコン基板
１１表面に選択的にイオン注入する。続いて、このレジ
ストパターンを剥離した後、例えば１０００℃程度の熱
処理により、注入した不純物イオンの活性化及び拡散を
行う。このようにして、Ｐ型シリコン基板１１表面に、
Ｎ+ 型コレクタ埋め込み層１３を形成する。
り、Ｐ型シリコン基板１１上に所定のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
として、例えばヒ素等のＮ型不純物をＰ型シリコン基板
１１表面に選択的にイオン注入する。続いて、このレジ
ストパターンを剥離した後、例えば１０００℃程度の熱
処理により、注入した不純物イオンの活性化及び拡散を
行う。このようにして、Ｐ型シリコン基板１１表面に、
Ｎ+ 型コレクタ埋め込み層１３を形成する。
【００５７】次いで、例えば１０００℃程度の熱酸化に
より、Ｐ型シリコン基板１１全面に熱酸化膜を形成す
る。続いて、フォトリソグラフィ工程により、この熱酸
化膜上に所定のレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして、例えばＣ
ＨＦ3 を含む雰囲気中におけるＲＩＥにより、熱酸化膜
を選択的にエッチングする。その後、レジストパターン
を剥離する。このようにして、Ｐ+ 型チャネルストップ
層１２ａ、１２ｂ上に熱酸化膜１４ａ、１４ｂを形成す
ると同時に、Ｎ+ 型コレクタ埋め込み層１３上のコレク
タ取り出し領域に熱酸化膜１５を形成する（図７参
照）。
より、Ｐ型シリコン基板１１全面に熱酸化膜を形成す
る。続いて、フォトリソグラフィ工程により、この熱酸
化膜上に所定のレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして、例えばＣ
ＨＦ3 を含む雰囲気中におけるＲＩＥにより、熱酸化膜
を選択的にエッチングする。その後、レジストパターン
を剥離する。このようにして、Ｐ+ 型チャネルストップ
層１２ａ、１２ｂ上に熱酸化膜１４ａ、１４ｂを形成す
ると同時に、Ｎ+ 型コレクタ埋め込み層１３上のコレク
タ取り出し領域に熱酸化膜１５を形成する（図７参
照）。
【００５８】次に、エピタキシャル成長法により、熱酸
化膜１４ａ、１４ｂ、１５に被覆されずに表面が露出し
ているＮ+ 型コレクタ埋め込み層１３を含むＰ型シリコ
ン基板１１上に、単結晶シリコンからなるＮ型エピタキ
シャル層１６ａを形成すると共に、熱酸化膜１４ａ、１
４ｂ、１５上に、多結晶シリコンからなるＮ型エピタキ
シャル層１６ｂを形成する。即ち、通常のエピタキシャ
ル成長法により、例えば１０００℃程度の温度条件下の
ＳｉＨ2 Ｃｌ2 とＰＨ3 を含む雰囲気中においてエピタ
キシャル成長を行うと、熱酸化膜１４ａ、１４ｂ、１５
に被覆されずに表面が露出しているＮ+ 型コレクタ埋め
込み層１３を含むＰ型シリコン基板１１上には、Ｐ型シ
リコン基板１１と同一の結晶方位をもつ単結晶シリコン
からなるＮ型エピタキシャル層１６ａが成長し、熱酸化
膜１４ａ、１４ｂ、１５上には、多結晶シリコンからな
るＮ型エピタキシャル層１６ｂが成長する（図８参
照）。
化膜１４ａ、１４ｂ、１５に被覆されずに表面が露出し
ているＮ+ 型コレクタ埋め込み層１３を含むＰ型シリコ
ン基板１１上に、単結晶シリコンからなるＮ型エピタキ
シャル層１６ａを形成すると共に、熱酸化膜１４ａ、１
４ｂ、１５上に、多結晶シリコンからなるＮ型エピタキ
シャル層１６ｂを形成する。即ち、通常のエピタキシャ
ル成長法により、例えば１０００℃程度の温度条件下の
ＳｉＨ2 Ｃｌ2 とＰＨ3 を含む雰囲気中においてエピタ
キシャル成長を行うと、熱酸化膜１４ａ、１４ｂ、１５
に被覆されずに表面が露出しているＮ+ 型コレクタ埋め
込み層１３を含むＰ型シリコン基板１１上には、Ｐ型シ
リコン基板１１と同一の結晶方位をもつ単結晶シリコン
からなるＮ型エピタキシャル層１６ａが成長し、熱酸化
膜１４ａ、１４ｂ、１５上には、多結晶シリコンからな
るＮ型エピタキシャル層１６ｂが成長する（図８参
照）。
【００５９】次に、Ｎ+ 型コレクタ埋め込み層１３上方
のＮ型エピタキシャル層１６ａ表面に、ＮＰＮ型バイポ
ーラトランジスタのＰ型ベース層１９及びＮ型エミッタ
層２０を形成した後、熱酸化膜１４ａ、１４ｂ、１５上
のＮ型エピタキシャル層１６ｂを選択的にエッチング除
去して、素子分離のためのトレンチ溝１７ａ、１７ｂ及
びコレクタ取り出しのためのトレンチ溝１８をそれぞれ
形成する。即ち、例えばフォトリソグラフィ工程によ
り、Ｎ型エピタキシャル層１６ａ上に所定のレジストパ
ターン（図示せず）を形成し、このレジストパターンを
マスクとして、素子分離のためのトレンチ溝１７ａ、１
７ｂに周囲を囲まれた素子領域をなすＮ型エピタキシャ
ル層１６ａ表面に例えばボロン等のＰ型不純物を選択的
にイオン注入する。続いて、このレジストパターンを剥
離した後、例えば１０００℃程度の熱処理により、注入
した不純物イオンの活性化及び拡散を行う。このように
して、Ｎ+ 型コレクタ埋め込み層１３上方の素子領域を
なすＮ型エピタキシャル層１６ａ表面にＰ型ベース層１
９を形成する。
のＮ型エピタキシャル層１６ａ表面に、ＮＰＮ型バイポ
ーラトランジスタのＰ型ベース層１９及びＮ型エミッタ
層２０を形成した後、熱酸化膜１４ａ、１４ｂ、１５上
のＮ型エピタキシャル層１６ｂを選択的にエッチング除
去して、素子分離のためのトレンチ溝１７ａ、１７ｂ及
びコレクタ取り出しのためのトレンチ溝１８をそれぞれ
形成する。即ち、例えばフォトリソグラフィ工程によ
り、Ｎ型エピタキシャル層１６ａ上に所定のレジストパ
ターン（図示せず）を形成し、このレジストパターンを
マスクとして、素子分離のためのトレンチ溝１７ａ、１
７ｂに周囲を囲まれた素子領域をなすＮ型エピタキシャ
ル層１６ａ表面に例えばボロン等のＰ型不純物を選択的
にイオン注入する。続いて、このレジストパターンを剥
離した後、例えば１０００℃程度の熱処理により、注入
した不純物イオンの活性化及び拡散を行う。このように
して、Ｎ+ 型コレクタ埋め込み層１３上方の素子領域を
なすＮ型エピタキシャル層１６ａ表面にＰ型ベース層１
９を形成する。
【００６０】次いで、再びフォトリソグラフィ工程によ
り、Ｐ型ベース層１９を含むＮ型エピタキシャル層１６
ａ上に所定のレジストパターン（図示せず）を形成し、
このレジストパターンをマスクとして、例えばヒ素等の
Ｎ型不純物をＰ型ベース層１９表面に選択的にイオン注
入する。続いて、このレジストパターンを剥離した後、
例えば１０００℃程度の熱処理により、注入した不純物
イオンの活性化及び拡散を行う。このようにして、Ｐ型
ベース層１９表面に、Ｎ型エミッタ層２０を形成する。
り、Ｐ型ベース層１９を含むＮ型エピタキシャル層１６
ａ上に所定のレジストパターン（図示せず）を形成し、
このレジストパターンをマスクとして、例えばヒ素等の
Ｎ型不純物をＰ型ベース層１９表面に選択的にイオン注
入する。続いて、このレジストパターンを剥離した後、
例えば１０００℃程度の熱処理により、注入した不純物
イオンの活性化及び拡散を行う。このようにして、Ｐ型
ベース層１９表面に、Ｎ型エミッタ層２０を形成する。
【００６１】次いで、エッチング液として、例えば単結
晶シリコンに比較して多結晶シリコンの方が十分にエッ
チング速度が速い水酸化カリウム（ＫＯＨ）を含む溶液
を用いて、熱酸化膜１４ａ、１４ｂ、１５上のＮ型エピ
タキシャル層１６ｂを選択的にエッチング除去して、素
子分離のためのトレンチ溝１７ａ、１７ｂ及びコレクタ
取り出しのためのトレンチ溝１８をそれぞれ形成する
（図９参照）。
晶シリコンに比較して多結晶シリコンの方が十分にエッ
チング速度が速い水酸化カリウム（ＫＯＨ）を含む溶液
を用いて、熱酸化膜１４ａ、１４ｂ、１５上のＮ型エピ
タキシャル層１６ｂを選択的にエッチング除去して、素
子分離のためのトレンチ溝１７ａ、１７ｂ及びコレクタ
取り出しのためのトレンチ溝１８をそれぞれ形成する
（図９参照）。
【００６２】次に、素子分離のためのトレンチ溝１７
ａ、１７ｂ内及びコレクタ取り出しのためのトレンチ溝
１８内をＣＶＤ膜２１によって埋め込む。即ち、例えば
ＴＥＯＳを含む雰囲気中におけるＣＶＤにより、基体全
面に十分な厚さのＣＶＤ膜２１を堆積して、このＣＶＤ
膜２１によって素子分離のためのトレンチ溝１７ａ、１
７ｂ内及びコレクタ取り出しのためのトレンチ溝１８内
を埋め込んでしまう。続いて、基体全面を覆うＣＶＤ膜
２１上にＳＯＧ膜（図示せず）を塗布した後、ＣＨＦ3
を含む雰囲気中におけるＲＩＥにより、ＳＯＧ膜及びＣ
ＶＤ膜２１のエッチバックを行う。このようにして、素
子分離のためのトレンチ溝１７ａ、１７ｂ内及びコレク
タ取り出しのためのトレンチ溝１８内をＣＶＤ膜２１に
よって埋め込んでしまうと共に、基体全面に形成したＣ
ＶＤ膜２１表面を平坦化する（図１０参照）。
ａ、１７ｂ内及びコレクタ取り出しのためのトレンチ溝
１８内をＣＶＤ膜２１によって埋め込む。即ち、例えば
ＴＥＯＳを含む雰囲気中におけるＣＶＤにより、基体全
面に十分な厚さのＣＶＤ膜２１を堆積して、このＣＶＤ
膜２１によって素子分離のためのトレンチ溝１７ａ、１
７ｂ内及びコレクタ取り出しのためのトレンチ溝１８内
を埋め込んでしまう。続いて、基体全面を覆うＣＶＤ膜
２１上にＳＯＧ膜（図示せず）を塗布した後、ＣＨＦ3
を含む雰囲気中におけるＲＩＥにより、ＳＯＧ膜及びＣ
ＶＤ膜２１のエッチバックを行う。このようにして、素
子分離のためのトレンチ溝１７ａ、１７ｂ内及びコレク
タ取り出しのためのトレンチ溝１８内をＣＶＤ膜２１に
よって埋め込んでしまうと共に、基体全面に形成したＣ
ＶＤ膜２１表面を平坦化する（図１０参照）。
【００６３】次に、ＮＰＮ型バイポーラトランジスタの
電極取り出しのためのコンタクト孔２２ａ、２２ｂ、２
２ｃを開口する。即ち、例えばフォトリソグラフィ工程
により、ＣＶＤ膜２１上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばＣＨＦ3 を含む雰囲気中におけるＲＩＥによ
り、Ｎ型エミッタ層２０上のＣＶＤ膜２１、Ｐ型ベース
層１９上のＣＶＤ膜２１、並びにＮ+ 型コレクタ埋め込
み層１３上のＣＶＤ膜２１及び熱酸化膜１５を選択的に
エッチング除去する。その後、レジストパターンを剥離
する。このようにして、Ｎ型エミッタ層２０上、Ｐ型ベ
ース層１９上、及びＮ+ 型コレクタ埋め込み層１３上に
それぞれ電極取り出しのためのコンタクト孔２２ａ、２
２ｂ、２２ｃを開口する（図１１参照）。
電極取り出しのためのコンタクト孔２２ａ、２２ｂ、２
２ｃを開口する。即ち、例えばフォトリソグラフィ工程
により、ＣＶＤ膜２１上に所定のレジストパターン（図
示せず）を形成し、このレジストパターンをマスクとし
て、例えばＣＨＦ3 を含む雰囲気中におけるＲＩＥによ
り、Ｎ型エミッタ層２０上のＣＶＤ膜２１、Ｐ型ベース
層１９上のＣＶＤ膜２１、並びにＮ+ 型コレクタ埋め込
み層１３上のＣＶＤ膜２１及び熱酸化膜１５を選択的に
エッチング除去する。その後、レジストパターンを剥離
する。このようにして、Ｎ型エミッタ層２０上、Ｐ型ベ
ース層１９上、及びＮ+ 型コレクタ埋め込み層１３上に
それぞれ電極取り出しのためのコンタクト孔２２ａ、２
２ｂ、２２ｃを開口する（図１１参照）。
【００６４】次に、電極取り出しのためのコンタクト孔
２２ａ、２２ｂ、２２ｃ内を金属層によって埋め込み、
ＮＰＮ型バイポーラトランジスタのエミッタ電極２３
ａ、ベース電極２３ｂ、及びコレクタ取り出しプラグ兼
電極２３ｃを形成する。即ち、例えばＷＦ6 を含む雰囲
気中におけるＣＶＤにより、基体全面に十分な厚さのタ
ングステン層を堆積し、このタングステン層によって電
極取り出しのためのコンタクト孔２２ａ、２２ｂ、２２
ｃ内を埋め込んでしまう。続いて、塩素を含む雰囲気中
におけるＲＩＥにより、ＣＶＤ膜２１表面が露出するま
でタングステン層のエッチバックを行うと共に、コンタ
クト孔２２ａ、２２ｂ、２２ｃ内のみにタングステン層
を残存させる。このようにして、ＮＰＮ型バイポーラト
ランジスタのＮ型エミッタ層２０、Ｐ型ベース層１９、
及びＮ+ 型コレクタ埋め込み層１３にそれぞれ接続する
エミッタ電極２３ａ、ベース電極２３ｂ、及び取り出し
プラグ層と電極とを兼ねるコレクタ取り出しプラグ兼電
極２３ｃを形成する（図１２参照）。
２２ａ、２２ｂ、２２ｃ内を金属層によって埋め込み、
ＮＰＮ型バイポーラトランジスタのエミッタ電極２３
ａ、ベース電極２３ｂ、及びコレクタ取り出しプラグ兼
電極２３ｃを形成する。即ち、例えばＷＦ6 を含む雰囲
気中におけるＣＶＤにより、基体全面に十分な厚さのタ
ングステン層を堆積し、このタングステン層によって電
極取り出しのためのコンタクト孔２２ａ、２２ｂ、２２
ｃ内を埋め込んでしまう。続いて、塩素を含む雰囲気中
におけるＲＩＥにより、ＣＶＤ膜２１表面が露出するま
でタングステン層のエッチバックを行うと共に、コンタ
クト孔２２ａ、２２ｂ、２２ｃ内のみにタングステン層
を残存させる。このようにして、ＮＰＮ型バイポーラト
ランジスタのＮ型エミッタ層２０、Ｐ型ベース層１９、
及びＮ+ 型コレクタ埋め込み層１３にそれぞれ接続する
エミッタ電極２３ａ、ベース電極２３ｂ、及び取り出し
プラグ層と電極とを兼ねるコレクタ取り出しプラグ兼電
極２３ｃを形成する（図１２参照）。
【００６５】以上のように本実施形態によれば、Ｐ+ 型
チャネルストップ層１２ａ、１２ｂ上に熱酸化膜１４
ａ、１４ｂを形成した後、シリコン基板上と熱酸化膜上
におけるエピタキシャル成長の結晶性の違いを利用し
て、表面が露出しているＰ型シリコン基板１１上に単結
晶シリコンからなるＮ型エピタキシャル層１６ａを形成
し、熱酸化膜１４ａ、１４ｂ上に多結晶シリコンからな
るＮ型エピタキシャル層１６ｂを形成した後、この多結
晶シリコンからなるＮ型エピタキシャル層１６ｂを選択
的にエッチング除去することにより、フォトリソグラフ
ィ工程やＲＩＥ等を用いて単結晶シリコンからなるＮ型
エピタキシャル層１６ａをエッチングすることなく、熱
酸化膜１４ａ、１４ｂ上にＮ型エピタキシャル層１６ａ
を側壁とする素子分離のためのトレンチ溝１７ａ、１７
ｂが自己整合的に形成される。このため、Ｎ型エピタキ
シャル層１６を十分に厚く形成しても、このＮ型エピタ
キシャル層１６の厚さに対応する十分に深い素子分離の
ためのトレンチ溝１７ａ、１７ｂを容易に形成すること
が可能になる。また、トレンチ溝１７ａ、１７ｂの大き
さは熱酸化膜１４ａ、１４ｂの面積によって決定される
ため、熱酸化膜１４ａ、１４ｂを所望の面積に制御し
て、微細なトレンチ溝１７ａ、１７ｂを容易に形成する
ことが可能になる。更に、Ｎ型エピタキシャル層１６を
十分に厚くして、Ｎ+ 型コレクタ埋め込み層１３とＰ型
ベース層１９との距離Ｗ２を大きくすることも可能にな
る。従って、深く且つ微細なトレンチ溝による素子分離
とＮＰＮ型バイポーラトランジスタの高耐圧化とを両立
することができる。
チャネルストップ層１２ａ、１２ｂ上に熱酸化膜１４
ａ、１４ｂを形成した後、シリコン基板上と熱酸化膜上
におけるエピタキシャル成長の結晶性の違いを利用し
て、表面が露出しているＰ型シリコン基板１１上に単結
晶シリコンからなるＮ型エピタキシャル層１６ａを形成
し、熱酸化膜１４ａ、１４ｂ上に多結晶シリコンからな
るＮ型エピタキシャル層１６ｂを形成した後、この多結
晶シリコンからなるＮ型エピタキシャル層１６ｂを選択
的にエッチング除去することにより、フォトリソグラフ
ィ工程やＲＩＥ等を用いて単結晶シリコンからなるＮ型
エピタキシャル層１６ａをエッチングすることなく、熱
酸化膜１４ａ、１４ｂ上にＮ型エピタキシャル層１６ａ
を側壁とする素子分離のためのトレンチ溝１７ａ、１７
ｂが自己整合的に形成される。このため、Ｎ型エピタキ
シャル層１６を十分に厚く形成しても、このＮ型エピタ
キシャル層１６の厚さに対応する十分に深い素子分離の
ためのトレンチ溝１７ａ、１７ｂを容易に形成すること
が可能になる。また、トレンチ溝１７ａ、１７ｂの大き
さは熱酸化膜１４ａ、１４ｂの面積によって決定される
ため、熱酸化膜１４ａ、１４ｂを所望の面積に制御し
て、微細なトレンチ溝１７ａ、１７ｂを容易に形成する
ことが可能になる。更に、Ｎ型エピタキシャル層１６を
十分に厚くして、Ｎ+ 型コレクタ埋め込み層１３とＰ型
ベース層１９との距離Ｗ２を大きくすることも可能にな
る。従って、深く且つ微細なトレンチ溝による素子分離
とＮＰＮ型バイポーラトランジスタの高耐圧化とを両立
することができる。
【００６６】また、熱酸化膜１４ａ、１４ｂ上に素子分
離のためのトレンチ溝１７ａ、１７ｂを形成する際、同
一工程において、熱酸化膜１５上にもコレクタ取り出し
のための深く且つ微細なトレンチ溝１８も自己整合的に
形成されるため、その後、トレンチ溝１８内の底面にＮ
+ 型コレクタ埋め込み層１３を露出させ、このトレンチ
溝１８内をタングステン層によって埋め込んでしまうこ
とにより、Ｎ+ 型コレクタ埋め込み層１３に接続する深
く且つ微細なコレクタ取り出しプラグ兼電極２３ｃを容
易に形成することが可能になる。従って、コレクタ取り
出しのためのトレンチ溝１８を形成する工程を別途追加
することなく、ＮＰＮ型バイポーラトランジスタの高性
能化を実現することができる。
離のためのトレンチ溝１７ａ、１７ｂを形成する際、同
一工程において、熱酸化膜１５上にもコレクタ取り出し
のための深く且つ微細なトレンチ溝１８も自己整合的に
形成されるため、その後、トレンチ溝１８内の底面にＮ
+ 型コレクタ埋め込み層１３を露出させ、このトレンチ
溝１８内をタングステン層によって埋め込んでしまうこ
とにより、Ｎ+ 型コレクタ埋め込み層１３に接続する深
く且つ微細なコレクタ取り出しプラグ兼電極２３ｃを容
易に形成することが可能になる。従って、コレクタ取り
出しのためのトレンチ溝１８を形成する工程を別途追加
することなく、ＮＰＮ型バイポーラトランジスタの高性
能化を実現することができる。
【００６７】更に、上記第１の実施形態の場合と同様
に、素子分離のためのトレンチ溝１７ａ、１７ｂを浅く
するためのＰ+ 型チャネルストップ層１２ａ、１２ｂを
上方拡散する高温長時間の熱処理やこの高温長時間の熱
処理に伴うＰ+ 型チャネルストップ層１２ａ、１２ｂの
不純物濃度の低下を補うための高濃度不純物の注入を必
要としなくなるため、またコレクタ取り出しのためのプ
ラグ層を深く形成するための高濃度不純物の注入と高温
長時間の拡散を必要としなくなるため、高温長時間の熱
処理による拡散炉の耐久性の劣化や、濃度不純物の注入
に起因する欠陥の発生や、高温長時間の熱処理に伴うＮ
+ 型コレクタ埋め込み層１３とＰ型ベース層１９との距
離Ｗ１の短縮化による耐圧低下を防止することができ
る。
に、素子分離のためのトレンチ溝１７ａ、１７ｂを浅く
するためのＰ+ 型チャネルストップ層１２ａ、１２ｂを
上方拡散する高温長時間の熱処理やこの高温長時間の熱
処理に伴うＰ+ 型チャネルストップ層１２ａ、１２ｂの
不純物濃度の低下を補うための高濃度不純物の注入を必
要としなくなるため、またコレクタ取り出しのためのプ
ラグ層を深く形成するための高濃度不純物の注入と高温
長時間の拡散を必要としなくなるため、高温長時間の熱
処理による拡散炉の耐久性の劣化や、濃度不純物の注入
に起因する欠陥の発生や、高温長時間の熱処理に伴うＮ
+ 型コレクタ埋め込み層１３とＰ型ベース層１９との距
離Ｗ１の短縮化による耐圧低下を防止することができ
る。
【００６８】なお、上記第１及び第２の実施形態におい
ては、Ｐ型シリコン基板１１表面にＮＰＮ型バイポーラ
トランジスタを形成する場合について説明したが、半導
体基板上と絶縁膜上におけるエピタキシャル成長の選択
性又は結晶性の違いを利用し、フォトリソグラフィ工程
やＲＩＥ等を用いて単結晶エピタキシャル層をエッチン
グすることなく、深く且つ微細なトレンチ溝を自己整合
的に形成して素子分離を行う方法は、このＮＰＮ型バイ
ポーラトランジスタを形成する場合に限定されるもので
はなく、エピタキシャル層を使用した高耐圧の半導体装
置、例えばＰＮＰ型バイポーラトランジスタ、ＭＯＳト
ランジスタ、ＩＧＢＴ（Insulated GateBipolar Transi
stor ）等における高耐圧部と低耐圧部との間をトレン
チ溝による素子分離を行う際に、特に有効に応用するこ
とができる。
ては、Ｐ型シリコン基板１１表面にＮＰＮ型バイポーラ
トランジスタを形成する場合について説明したが、半導
体基板上と絶縁膜上におけるエピタキシャル成長の選択
性又は結晶性の違いを利用し、フォトリソグラフィ工程
やＲＩＥ等を用いて単結晶エピタキシャル層をエッチン
グすることなく、深く且つ微細なトレンチ溝を自己整合
的に形成して素子分離を行う方法は、このＮＰＮ型バイ
ポーラトランジスタを形成する場合に限定されるもので
はなく、エピタキシャル層を使用した高耐圧の半導体装
置、例えばＰＮＰ型バイポーラトランジスタ、ＭＯＳト
ランジスタ、ＩＧＢＴ（Insulated GateBipolar Transi
stor ）等における高耐圧部と低耐圧部との間をトレン
チ溝による素子分離を行う際に、特に有効に応用するこ
とができる。
【００６９】
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、エピタキシャル層を形成する前に、
第１導電型の高濃度不純物領域上に第１の絶縁膜を形成
しておき、第１導電型の半導体基板上と第１の絶縁膜上
におけるエピタキシャル成長の選択性を利用して、第１
の絶縁膜以外の半導体基板表面上に第２導電型のエピタ
キシャル層を選択的に成長させることにより、第１の絶
縁膜上には第２導電型のエピタキシャル層が成長せず、
結果として第２導電型のエピタキシャル層を側壁とする
溝を自己整合的に形成することができるため、第２導電
型のエピタキシャル層を十分に厚く形成しても、第１の
絶縁膜上に第２導電型のエピタキシャル層の厚さに対応
する十分に深い溝を容易に形成することが可能になる。
また、この溝の大きさは第１の絶縁膜の面積によって決
定され、溝の深さには依存しないため、第１の絶縁膜の
面積を小さくすることにより、深く且つ微細な溝を容易
に形成することが可能になる。従って、この溝を素子分
離用の溝とし、第１導電型の高濃度不純物領域をチャネ
ルストップ層とすると、深く且つ微細な素子分離用の溝
による素子分離を容易に実現することができる。
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、エピタキシャル層を形成する前に、
第１導電型の高濃度不純物領域上に第１の絶縁膜を形成
しておき、第１導電型の半導体基板上と第１の絶縁膜上
におけるエピタキシャル成長の選択性を利用して、第１
の絶縁膜以外の半導体基板表面上に第２導電型のエピタ
キシャル層を選択的に成長させることにより、第１の絶
縁膜上には第２導電型のエピタキシャル層が成長せず、
結果として第２導電型のエピタキシャル層を側壁とする
溝を自己整合的に形成することができるため、第２導電
型のエピタキシャル層を十分に厚く形成しても、第１の
絶縁膜上に第２導電型のエピタキシャル層の厚さに対応
する十分に深い溝を容易に形成することが可能になる。
また、この溝の大きさは第１の絶縁膜の面積によって決
定され、溝の深さには依存しないため、第１の絶縁膜の
面積を小さくすることにより、深く且つ微細な溝を容易
に形成することが可能になる。従って、この溝を素子分
離用の溝とし、第１導電型の高濃度不純物領域をチャネ
ルストップ層とすると、深く且つ微細な素子分離用の溝
による素子分離を容易に実現することができる。
【００７０】また、請求項２に係る半導体装置の製造方
法によれば、エピタキシャル層を形成する前に、第２導
電型の高濃度不純物埋め込み層上に絶縁膜を形成してお
き、第１導電型の半導体基板上と絶縁膜上におけるエピ
タキシャル成長の選択性を利用して、絶縁膜以外の半導
体基板表面上に第２導電型のエピタキシャル層を選択的
に成長させることにより、絶縁膜上には第２導電型のエ
ピタキシャル層が成長せず、結果として第２導電型のエ
ピタキシャル層を側壁とする溝を自己整合的に形成する
ことができるため、第２導電型のエピタキシャル層を十
分に厚く形成しても、絶縁膜上には第２導電型のエピタ
キシャル層の厚さに対応する十分に深い溝を容易に形成
することが可能になる。また、この溝の大きさは絶縁膜
の面積によって決定され、溝の深さには依存しないた
め、絶縁膜の面積を小さくすることにより、深く且つ微
細な溝を容易に形成することが可能になる。従って、こ
の溝内を導電性金属層によって埋め込んで取り出しプラ
グを形成すると、第２導電型の高濃度不純物埋め込み層
に接続する深く且つ微細な取り出しプラグによる素子の
高耐圧化を容易に実現することができる。
法によれば、エピタキシャル層を形成する前に、第２導
電型の高濃度不純物埋め込み層上に絶縁膜を形成してお
き、第１導電型の半導体基板上と絶縁膜上におけるエピ
タキシャル成長の選択性を利用して、絶縁膜以外の半導
体基板表面上に第２導電型のエピタキシャル層を選択的
に成長させることにより、絶縁膜上には第２導電型のエ
ピタキシャル層が成長せず、結果として第２導電型のエ
ピタキシャル層を側壁とする溝を自己整合的に形成する
ことができるため、第２導電型のエピタキシャル層を十
分に厚く形成しても、絶縁膜上には第２導電型のエピタ
キシャル層の厚さに対応する十分に深い溝を容易に形成
することが可能になる。また、この溝の大きさは絶縁膜
の面積によって決定され、溝の深さには依存しないた
め、絶縁膜の面積を小さくすることにより、深く且つ微
細な溝を容易に形成することが可能になる。従って、こ
の溝内を導電性金属層によって埋め込んで取り出しプラ
グを形成すると、第２導電型の高濃度不純物埋め込み層
に接続する深く且つ微細な取り出しプラグによる素子の
高耐圧化を容易に実現することができる。
【００７１】また、請求項３に係る半導体装置の製造方
法によれば、上記請求項１に係る半導体装置の製造方法
と上記請求項２に係る半導体装置の製造方法を組み合わ
せることにより、第２導電型のエピタキシャル層を十分
に厚く形成しても、第１及び第２の絶縁膜上に第２導電
型のエピタキシャル層の厚さに対応して十分に深く且つ
第１及び第２の絶縁膜の面積によって決定される微細な
第１及び第２の溝を容易に形成することが可能になる。
従って、第１の溝を素子分離用の溝とし、第１導電型の
高濃度不純物領域をチャネルストップ層とすると、深く
且つ微細な素子分離用の溝が容易に形成されると共に、
第２の溝内を導電性金属層によって埋め込んで取り出し
プラグを形成すると、第２導電型の高濃度不純物埋め込
み層に接続する深く且つ微細な取り出しプラグが容易に
形成されることになるため、深く且つ微細な素子分離用
の溝による素子分離と素子の高耐圧化とを容易に両立す
ることができる。
法によれば、上記請求項１に係る半導体装置の製造方法
と上記請求項２に係る半導体装置の製造方法を組み合わ
せることにより、第２導電型のエピタキシャル層を十分
に厚く形成しても、第１及び第２の絶縁膜上に第２導電
型のエピタキシャル層の厚さに対応して十分に深く且つ
第１及び第２の絶縁膜の面積によって決定される微細な
第１及び第２の溝を容易に形成することが可能になる。
従って、第１の溝を素子分離用の溝とし、第１導電型の
高濃度不純物領域をチャネルストップ層とすると、深く
且つ微細な素子分離用の溝が容易に形成されると共に、
第２の溝内を導電性金属層によって埋め込んで取り出し
プラグを形成すると、第２導電型の高濃度不純物埋め込
み層に接続する深く且つ微細な取り出しプラグが容易に
形成されることになるため、深く且つ微細な素子分離用
の溝による素子分離と素子の高耐圧化とを容易に両立す
ることができる。
【００７２】また、請求項４に係る半導体装置の製造方
法によれば、エピタキシャル層を形成する前に、第１導
電型の高濃度不純物領域上に第１の絶縁膜を形成してお
き、第１導電型の半導体基板上と第１の絶縁膜上におけ
るエピタキシャル成長の結晶性の違いを利用して、第１
の絶縁膜以外の第１導電型の半導体基板表面上には単結
晶層を形成し、第１の絶縁膜上には多結晶層を形成した
後、この第１の絶縁膜上の多結晶層を選択的にエッチン
グ除去することにより、単結晶層を側壁とする溝を自己
整合的に形成することができるため、第２導電型のエピ
タキシャル層を十分に厚く形成しても、第１の絶縁膜上
に第２導電型のエピタキシャル層の厚さに対応する十分
に深い溝を容易に形成することが可能になる。また、こ
の溝の大きさは第１の絶縁膜の面積によって決定され、
溝の深さには依存しないため、第１の絶縁膜の面積を小
さくすることにより、深く且つ微細な溝を容易に形成す
ることが可能になる。従って、この溝を素子分離用の溝
とし、第１導電型の高濃度不純物領域をチャネルストッ
プ層とすると、深く且つ微細な素子分離用の溝による素
子分離を容易に実現することができる。
法によれば、エピタキシャル層を形成する前に、第１導
電型の高濃度不純物領域上に第１の絶縁膜を形成してお
き、第１導電型の半導体基板上と第１の絶縁膜上におけ
るエピタキシャル成長の結晶性の違いを利用して、第１
の絶縁膜以外の第１導電型の半導体基板表面上には単結
晶層を形成し、第１の絶縁膜上には多結晶層を形成した
後、この第１の絶縁膜上の多結晶層を選択的にエッチン
グ除去することにより、単結晶層を側壁とする溝を自己
整合的に形成することができるため、第２導電型のエピ
タキシャル層を十分に厚く形成しても、第１の絶縁膜上
に第２導電型のエピタキシャル層の厚さに対応する十分
に深い溝を容易に形成することが可能になる。また、こ
の溝の大きさは第１の絶縁膜の面積によって決定され、
溝の深さには依存しないため、第１の絶縁膜の面積を小
さくすることにより、深く且つ微細な溝を容易に形成す
ることが可能になる。従って、この溝を素子分離用の溝
とし、第１導電型の高濃度不純物領域をチャネルストッ
プ層とすると、深く且つ微細な素子分離用の溝による素
子分離を容易に実現することができる。
【００７３】また、請求項５に係る半導体装置の製造方
法によれば、エピタキシャル層を形成する前に、第２導
電型の高濃度不純物埋め込み層上に絶縁膜を形成してお
き、第１導電型の半導体基板上と絶縁膜上におけるエピ
タキシャル成長の結晶性の違いを利用して、絶縁膜以外
の第１導電型の半導体基板表面上には単結晶層を形成
し、絶縁膜上には多結晶層を形成した後、この絶縁膜上
の多結晶層を選択的にエッチング除去することにより、
単結晶層を側壁とする溝を自己整合的に形成することが
できるため、第２導電型のエピタキシャル層を十分に厚
く形成しても、絶縁膜上に第２導電型のエピタキシャル
層の厚さに対応する十分に深い溝を容易に形成すること
が可能になる。この溝の大きさは絶縁膜の面積によって
決定され、溝の深さには依存しないため、絶縁膜の面積
を小さくすることにより、深く且つ微細な溝を容易に形
成することが可能になる。従って、この溝内を導電性金
属層によって埋め込んで取り出しプラグを形成すると、
第２導電型の高濃度不純物埋め込み層に接続する深く且
つ微細な取り出しプラグによる素子の高耐圧化を容易に
実現することができる。
法によれば、エピタキシャル層を形成する前に、第２導
電型の高濃度不純物埋め込み層上に絶縁膜を形成してお
き、第１導電型の半導体基板上と絶縁膜上におけるエピ
タキシャル成長の結晶性の違いを利用して、絶縁膜以外
の第１導電型の半導体基板表面上には単結晶層を形成
し、絶縁膜上には多結晶層を形成した後、この絶縁膜上
の多結晶層を選択的にエッチング除去することにより、
単結晶層を側壁とする溝を自己整合的に形成することが
できるため、第２導電型のエピタキシャル層を十分に厚
く形成しても、絶縁膜上に第２導電型のエピタキシャル
層の厚さに対応する十分に深い溝を容易に形成すること
が可能になる。この溝の大きさは絶縁膜の面積によって
決定され、溝の深さには依存しないため、絶縁膜の面積
を小さくすることにより、深く且つ微細な溝を容易に形
成することが可能になる。従って、この溝内を導電性金
属層によって埋め込んで取り出しプラグを形成すると、
第２導電型の高濃度不純物埋め込み層に接続する深く且
つ微細な取り出しプラグによる素子の高耐圧化を容易に
実現することができる。
【００７４】また、請求項６に係る半導体装置の製造方
法によれば、上記請求項４に係る半導体装置の製造方法
と上記請求項５に係る半導体装置の製造方法を組み合わ
せることにより、第２導電型のエピタキシャル層を十分
に厚く形成しても、第１及び第２の絶縁膜上には、第２
導電型のエピタキシャル層の厚さに対応して十分に深く
且つ第１及び第２の絶縁膜の面積によって決定される微
細な第１及び第２の溝を容易に形成することが可能にな
る。従って、第１の溝を素子分離用の溝とし、第１導電
型の高濃度不純物領域をチャネルストップ層とすると、
深く且つ微細な素子分離用の溝が容易に形成されると共
に、第２の溝内を導電性金属層によって埋め込んで取り
出しプラグを形成すると、第２導電型の高濃度不純物埋
め込み層に接続する深く且つ微細な取り出しプラグが容
易に形成されることになるため、深く且つ微細な素子分
離用の溝による素子分離と素子の高耐圧化とを容易に両
立することができる。
法によれば、上記請求項４に係る半導体装置の製造方法
と上記請求項５に係る半導体装置の製造方法を組み合わ
せることにより、第２導電型のエピタキシャル層を十分
に厚く形成しても、第１及び第２の絶縁膜上には、第２
導電型のエピタキシャル層の厚さに対応して十分に深く
且つ第１及び第２の絶縁膜の面積によって決定される微
細な第１及び第２の溝を容易に形成することが可能にな
る。従って、第１の溝を素子分離用の溝とし、第１導電
型の高濃度不純物領域をチャネルストップ層とすると、
深く且つ微細な素子分離用の溝が容易に形成されると共
に、第２の溝内を導電性金属層によって埋め込んで取り
出しプラグを形成すると、第２導電型の高濃度不純物埋
め込み層に接続する深く且つ微細な取り出しプラグが容
易に形成されることになるため、深く且つ微細な素子分
離用の溝による素子分離と素子の高耐圧化とを容易に両
立することができる。
【図１】本発明の第１の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その１）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その１）である。
【図２】本発明の第１の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その２）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その２）である。
【図３】本発明の第１の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その３）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その３）である。
【図４】本発明の第１の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その４）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その４）である。
【図５】本発明の第１の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その５）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その５）である。
【図６】本発明の第１の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その６）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その６）である。
【図７】本発明の第２の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その１）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その１）である。
【図８】本発明の第２の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その２）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その２）である。
【図９】本発明の第２の実施形態に係るＮＰＮ型バイポ
ーラトランジスタの製造方法を説明するための工程断面
図（その３）である。
ーラトランジスタの製造方法を説明するための工程断面
図（その３）である。
【図１０】本発明の第２の実施形態に係るＮＰＮ型バイ
ポーラトランジスタの製造方法を説明するための工程断
面図（その４）である。
ポーラトランジスタの製造方法を説明するための工程断
面図（その４）である。
【図１１】本発明の第２の実施形態に係るＮＰＮ型バイ
ポーラトランジスタの製造方法を説明するための工程断
面図（その５）である。
ポーラトランジスタの製造方法を説明するための工程断
面図（その５）である。
【図１２】本発明の第２の実施形態に係るＮＰＮ型バイ
ポーラトランジスタの製造方法を説明するための工程断
面図（その６）である。
ポーラトランジスタの製造方法を説明するための工程断
面図（その６）である。
【図１３】従来のＮＰＮ型バイポーラトランジスタの製
造方法を説明するための工程断面図（その１）である。
造方法を説明するための工程断面図（その１）である。
【図１４】従来のＮＰＮ型バイポーラトランジスタの製
造方法を説明するための工程断面図（その２）である。
造方法を説明するための工程断面図（その２）である。
【図１５】従来のＮＰＮ型バイポーラトランジスタの製
造方法を説明するための工程断面図（その３）である。
造方法を説明するための工程断面図（その３）である。
【図１６】従来のＮＰＮ型バイポーラトランジスタの製
造方法を説明するための工程断面図（その４）である。
造方法を説明するための工程断面図（その４）である。
【図１７】従来のＮＰＮ型バイポーラトランジスタの製
造方法を説明するための工程断面図（その５）である。
造方法を説明するための工程断面図（その５）である。
【図１８】従来のＮＰＮ型バイポーラトランジスタの製
造方法を説明するための工程断面図（その６）である。
造方法を説明するための工程断面図（その６）である。
１１…Ｐ型シリコン基板、１２ａ、１２ｂ…Ｐ+ 型チャ
ネルストップ層、１３…Ｎ+ 型コレクタ埋め込み層、１
４ａ、１４ｂ、１５…熱酸化膜、１６…単結晶シリコン
からなるＮ型エピタキシャル層、１６ａ…単結晶シリコ
ンからなるＮ型エピタキシャル層、１６ｂ…多結晶シリ
コンからなるＮ型エピタキシャル層、１７ａ、１７ｂ…
素子分離のためのトレンチ溝、１８…コレクタ取り出し
のためのトレンチ溝、１９…Ｐ型ベース層、２０…Ｎ型
エミッタ層、２１…ＣＶＤ膜、２２ａ、２２ｂ、２２ｃ
…コンタクト孔、２３ａ…エミッタ電極ａ、２３ｂ…ベ
ース電極、２３ｃ…コレクタ取り出しプラグ兼電極、１
１１…Ｐ型シリコン基板、１１２ａ、１１２ｂ…Ｐ+ 型
チャネルストップ層、１１３…Ｎ+ 型コレクタ埋め込み
層、１１４…Ｎ型エピタキシャル層、１１５…Ｎ+ 型コ
レクタ取り出しプラグ層、１１６…Ｐ型ベース層、１１
７…Ｎ型エミッタ層、１１８ａ、１１８ｂ…素子分離の
ためのトレンチ溝、１１９…ＣＶＤ膜、１２０ａ、１２
０ｂ、１２０ｃ…コンタクト孔、１２１ａ…エミッタ電
極ａ、１２１ｂ…ベース電極、１２１ｃ…コレクタ電
極。
ネルストップ層、１３…Ｎ+ 型コレクタ埋め込み層、１
４ａ、１４ｂ、１５…熱酸化膜、１６…単結晶シリコン
からなるＮ型エピタキシャル層、１６ａ…単結晶シリコ
ンからなるＮ型エピタキシャル層、１６ｂ…多結晶シリ
コンからなるＮ型エピタキシャル層、１７ａ、１７ｂ…
素子分離のためのトレンチ溝、１８…コレクタ取り出し
のためのトレンチ溝、１９…Ｐ型ベース層、２０…Ｎ型
エミッタ層、２１…ＣＶＤ膜、２２ａ、２２ｂ、２２ｃ
…コンタクト孔、２３ａ…エミッタ電極ａ、２３ｂ…ベ
ース電極、２３ｃ…コレクタ取り出しプラグ兼電極、１
１１…Ｐ型シリコン基板、１１２ａ、１１２ｂ…Ｐ+ 型
チャネルストップ層、１１３…Ｎ+ 型コレクタ埋め込み
層、１１４…Ｎ型エピタキシャル層、１１５…Ｎ+ 型コ
レクタ取り出しプラグ層、１１６…Ｐ型ベース層、１１
７…Ｎ型エミッタ層、１１８ａ、１１８ｂ…素子分離の
ためのトレンチ溝、１１９…ＣＶＤ膜、１２０ａ、１２
０ｂ、１２０ｃ…コンタクト孔、１２１ａ…エミッタ電
極ａ、１２１ｂ…ベース電極、１２１ｃ…コレクタ電
極。
Claims (6)
- 【請求項１】 第１導電型の半導体基板表面の素子分離
領域に、第１導電型の高濃度不純物領域を形成する工程
と、 前記第１導電型の高濃度不純物領域上に、第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜以外の前記第１導電型の半導体基板表
面上に、第２導電型のエピタキシャル層を選択的に成長
させると共に、前記第１の絶縁膜上に、前記第２導電型
のエピタキシャル層を側壁とする溝を形成する工程と、 前記第１の絶縁膜を底面とする前記溝内を、第２の絶縁
膜によって埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板表面に、第２導
電型の高濃度不純物埋め込み層を形成する工程と、 前記第２導電型の高濃度不純物埋め込み層上に、絶縁膜
を形成する工程と、 前記絶縁膜以外の前記第１導電型の半導体基板表面上
に、第２導電型のエピタキシャル層を選択的に成長させ
ると共に、前記絶縁膜上に、前記第２導電型のエピタキ
シャル層を側壁とする溝を形成する工程と、 前記溝の底面をなす前記絶縁膜をエッチング除去して、
前記溝の底面に前記第２導電型の高濃度不純物埋め込み
層を露出させる工程と、 前記第２導電型の高濃度不純物埋め込み層を底面とする
前記溝内を、導電性金属層によって埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板表面の素子分離
領域に、第１導電型の高濃度不純物領域を形成する工程
と、 前記第１導電型の半導体基板表面の素子領域に、第２導
電型の高濃度不純物埋め込み層を形成する工程と、 前記第１導電型の高濃度不純物領域上に、第１の絶縁膜
を形成すると共に、前記第２導電型の高濃度不純物埋め
込み層上に、第２の絶縁膜を形成する工程と、 前記第１及び第２の絶縁膜以外の前記第１導電型の半導
体基板表面上に、第２導電型のエピタキシャル層を選択
的に成長させると共に、前記第１の絶縁膜上に、前記第
２導電型のエピタキシャル層を側壁とする第１の溝を形
成し、前記第２の絶縁膜上に、前記第２導電型のエピタ
キシャル層を側壁とする第２の溝を形成する工程と、 前記第１及び第２の絶縁膜をそれぞれ底面とする前記第
１及び第２の溝内を、第３の絶縁膜によって埋め込む工
程と、 前記第２の溝の底面をなす前記第３及び第２の絶縁膜を
エッチング除去して、前記第２の溝の底面に前記第２導
電型の高濃度不純物埋め込み層を露出させる工程と、 前記第２導電型の高濃度不純物埋め込み層を底面とする
前記第２の溝内を、導電性金属層によって埋め込む工程
と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項４】 第１導電型の半導体基板表面の素子分離
領域に、第１導電型の高濃度不純物領域を形成する工程
と、 前記第１導電型の高濃度不純物領域上に、第１の絶縁膜
を形成する工程と、 前記第１導電型の半導体基板表面上に第２導電型のエピ
タキシャル層を成長させて、前記第１の絶縁膜以外の前
記第１導電型の半導体基板表面上に、単結晶層を形成す
ると共に、前記第１の絶縁膜上に、多結晶層を形成する
工程と、 前記第１の絶縁膜上の前記多結晶層を選択的にエッチン
グ除去して、前記単結晶層を側壁とする溝を形成する工
程と、 前記第１の絶縁膜を底面とする前記溝内を、第２の絶縁
膜によって埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電型の半導体基板表面に、第２導
電型の高濃度不純物埋め込み層を形成する工程と、 前記第２導電型の高濃度不純物埋め込み層上に、絶縁膜
を形成する工程と、 前記第１導電型の半導体基板表面上に第２導電型のエピ
タキシャル層を成長させて、前記絶縁膜以外の前記第１
導電型の半導体基板表面上に、単結晶層を形成すると共
に、前記絶縁膜上に、多結晶層を形成する工程と、 前記絶縁膜上の前記多結晶層を選択的にエッチング除去
して、前記単結晶層を側壁とする溝を形成する工程と、 前記溝の底面をなす前記絶縁膜をエッチング除去して、
前記溝の底面に前記第２導電型の高濃度不純物埋め込み
層を露出させる工程と、 前記第２導電型の高濃度不純物埋め込み層を底面とする
前記溝内を、導電性金属層によって埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 第１導電型の半導体基板表面の素子分離
領域に、第１導電型の高濃度不純物領域を形成する工程
と、 前記第１導電型の半導体基板表面の素子領域に、第２導
電型の高濃度不純物埋め込み層を形成する工程と、 前記第１導電型の高濃度不純物領域上に、第１の絶縁膜
を形成すると共に、前記第２導電型の高濃度不純物埋め
込み層上に、第２の絶縁膜を形成する工程と、 前記第１導電型の半導体基板表面上に第２導電型のエピ
タキシャル層を成長させて、前記第１及び第２の絶縁膜
以外の前記第１導電型の半導体基板表面上に、単結晶層
を形成すると共に、前記第１及び第２の絶縁膜上に、多
結晶層を形成する工程と、 前記第１及び第２の絶縁膜上の前記多結晶層を選択的に
エッチング除去して、前記単結晶層を側壁とする第１及
び第２の溝をそれぞれ形成する工程と、 前記第１及び第２の絶縁膜をそれぞれ底面とする前記第
１及び第２の溝内を、第３の絶縁膜によって埋め込む工
程と、 前記第２の溝の底面をなす前記第３及び第２の絶縁膜を
エッチング除去して、前記第２の溝の底面に前記第２導
電型の高濃度不純物埋め込み層を露出させる工程と、 前記第２導電型の高濃度不純物埋め込み層を底面とする
前記第２の溝内を、導電性金属層によって埋め込む工程
と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25179297A JPH1197519A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25179297A JPH1197519A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197519A true JPH1197519A (ja) | 1999-04-09 |
Family
ID=17228008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25179297A Pending JPH1197519A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197519A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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