JPH04258132A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04258132A JPH04258132A JP1960291A JP1960291A JPH04258132A JP H04258132 A JPH04258132 A JP H04258132A JP 1960291 A JP1960291 A JP 1960291A JP 1960291 A JP1960291 A JP 1960291A JP H04258132 A JPH04258132 A JP H04258132A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にｎｐｎ接合を有するシリコンバイポ
ーラトランジスタにおけるｎ＋ 型コレクタ領域の構造
およびその製造方法に関する。
造方法に関し、特にｎｐｎ接合を有するシリコンバイポ
ーラトランジスタにおけるｎ＋ 型コレクタ領域の構造
およびその製造方法に関する。
【０００２】
【従来の技術】ｎｐｎ接合を有する従来のシリコンバイ
ポーラトランジスタの構造および製造方法の第１の例（
以後、第１の従来例と記す）を、図１８〜図２０に示す
工程順の縦断面図を用いて説明する。
ポーラトランジスタの構造および製造方法の第１の例（
以後、第１の従来例と記す）を、図１８〜図２０に示す
工程順の縦断面図を用いて説明する。
【０００３】まず、ｐ型シリコン基板５０１上にｎ＋
型埋込み層５０２を形成し、表面に１μｍ程度の膜厚の
ｎ型エピタキシャル層５０３を形成する。次に、ｎ型エ
ピタキシャル層５０３，ｎ＋ 型埋込み層５０２を貫通
するトレンチを形成し、トレンチ底部にチャネルストッ
パー用のｐ＋型領域５０４を形成し、トレンチ表面に熱
酸化によるシリコン酸化膜５０５を形成した後、トレン
チ内部に多結晶シリコン５０６を埋込み、素子分離領域
を形成する〔図１８〕。続いて、表面にシリコン酸化膜
５０７，シリコン窒化膜５０８を形成する。シリコン酸
化膜５０７は熱酸化により形成し、シリコン窒化膜５０
８はＣＶＤ法により形成する。次に、ｎ＋ 型コレクタ
領域を形成する領域上のシリコン窒化膜５０８，シリコ
ン酸化膜５０７を順次エッチング除去して開口部を形成
し、シリコン窒化膜５０８をマスクとして燐を熱拡散す
ることによりｎ＋ 型コレクタ領域５１０を形成する〔
図１９〕。このとき、ｎ＋ 型コレクタ領域５１０は開
口部より横方向に広く拡がる。次に、ｐ型ベース領域を
形成する領域上のシリコン窒化膜５０８，シリコン酸化
膜５０７を順次エッチング除去して開口部を形成し、ｐ
型ベース領域５１１を形成した後、ｎ＋ 型エミッタ領
域５１２を形成することにより、バイポーラトランジス
タを形成する〔図２０〕。
型埋込み層５０２を形成し、表面に１μｍ程度の膜厚の
ｎ型エピタキシャル層５０３を形成する。次に、ｎ型エ
ピタキシャル層５０３，ｎ＋ 型埋込み層５０２を貫通
するトレンチを形成し、トレンチ底部にチャネルストッ
パー用のｐ＋型領域５０４を形成し、トレンチ表面に熱
酸化によるシリコン酸化膜５０５を形成した後、トレン
チ内部に多結晶シリコン５０６を埋込み、素子分離領域
を形成する〔図１８〕。続いて、表面にシリコン酸化膜
５０７，シリコン窒化膜５０８を形成する。シリコン酸
化膜５０７は熱酸化により形成し、シリコン窒化膜５０
８はＣＶＤ法により形成する。次に、ｎ＋ 型コレクタ
領域を形成する領域上のシリコン窒化膜５０８，シリコ
ン酸化膜５０７を順次エッチング除去して開口部を形成
し、シリコン窒化膜５０８をマスクとして燐を熱拡散す
ることによりｎ＋ 型コレクタ領域５１０を形成する〔
図１９〕。このとき、ｎ＋ 型コレクタ領域５１０は開
口部より横方向に広く拡がる。次に、ｐ型ベース領域を
形成する領域上のシリコン窒化膜５０８，シリコン酸化
膜５０７を順次エッチング除去して開口部を形成し、ｐ
型ベース領域５１１を形成した後、ｎ＋ 型エミッタ領
域５１２を形成することにより、バイポーラトランジス
タを形成する〔図２０〕。
【０００４】ｎｐｎ接合を有する従来のシリコンバイポ
ーラトランジスタの構造および製造方法の第２の例（以
後、第２の従来例と記す）を、図２１〜図２３に示す工
程順の縦断面図を用いて説明する。
ーラトランジスタの構造および製造方法の第２の例（以
後、第２の従来例と記す）を、図２１〜図２３に示す工
程順の縦断面図を用いて説明する。
【０００５】まず、ｐ型シリコン基板６０１上にｎ＋
型埋込み層６０２を形成し、表面に１μｍ程度の膜厚の
ｎ型エピタキシャル層６０３を形成する。次に、ｎ型エ
ピタキシャル層６０３，ｎ＋ 型埋込み層６０２を貫通
するトレンチを形成し、トレンチ底部にチャネルストッ
パー用のｐ＋型領域６０４を形成し、トレンチ表面に熱
酸化によるシリコン酸化膜６０５を形成した後、トレン
チ内部に多結晶シリコン６０６を埋込み、素子分離領域
を形成する〔図２１〕。続いて、表面にシリコン酸化膜
６０７，シリコン窒化膜６０８を形成する。シリコン酸
化膜６０７は熱酸化により形成し、シリコン窒化膜６０
８はＣＶＤ法により形成する。次に、ｎ＋ 型コレクタ
領域を形成する領域上のシリコン窒化膜６０８，シリコ
ン酸化膜６０７を順次エッチング除去して開口部を形成
し、この開口部を覆うｎ＋ 型の多結晶シリコン膜６１
４を形成し、多結晶シリコン膜６１４からｎ型不純物を
熱拡散することによりｎ＋ 型コレクタ領域６１０を形
成する〔図２２〕。このとき、ｎ＋ 型コレクタ領域５
１０は開口部より横方向に広く拡がる。次に、ｐ型ベー
ス領域を形成する領域上のシリコン窒化膜６０８，シリ
コン酸化膜６０７を順次エッチング除去して開口部を形
成し、ｐ型ベース領域６１１を形成した後、ｎ＋ 型エ
ミッタ領域６１２を形成することにより、バイポーラト
ランジスタを形成する〔図２３〕。
型埋込み層６０２を形成し、表面に１μｍ程度の膜厚の
ｎ型エピタキシャル層６０３を形成する。次に、ｎ型エ
ピタキシャル層６０３，ｎ＋ 型埋込み層６０２を貫通
するトレンチを形成し、トレンチ底部にチャネルストッ
パー用のｐ＋型領域６０４を形成し、トレンチ表面に熱
酸化によるシリコン酸化膜６０５を形成した後、トレン
チ内部に多結晶シリコン６０６を埋込み、素子分離領域
を形成する〔図２１〕。続いて、表面にシリコン酸化膜
６０７，シリコン窒化膜６０８を形成する。シリコン酸
化膜６０７は熱酸化により形成し、シリコン窒化膜６０
８はＣＶＤ法により形成する。次に、ｎ＋ 型コレクタ
領域を形成する領域上のシリコン窒化膜６０８，シリコ
ン酸化膜６０７を順次エッチング除去して開口部を形成
し、この開口部を覆うｎ＋ 型の多結晶シリコン膜６１
４を形成し、多結晶シリコン膜６１４からｎ型不純物を
熱拡散することによりｎ＋ 型コレクタ領域６１０を形
成する〔図２２〕。このとき、ｎ＋ 型コレクタ領域５
１０は開口部より横方向に広く拡がる。次に、ｐ型ベー
ス領域を形成する領域上のシリコン窒化膜６０８，シリ
コン酸化膜６０７を順次エッチング除去して開口部を形
成し、ｐ型ベース領域６１１を形成した後、ｎ＋ 型エ
ミッタ領域６１２を形成することにより、バイポーラト
ランジスタを形成する〔図２３〕。
【０００６】ｎｐｎ接合を有する従来のシリコンバイポ
ーラトランジスタの構造および製造方法の第３の例（以
後、第３の従来例と記す）を、図２４〜図２６に示す工
程順の縦断面図を用いて説明する。
ーラトランジスタの構造および製造方法の第３の例（以
後、第３の従来例と記す）を、図２４〜図２６に示す工
程順の縦断面図を用いて説明する。
【０００７】まず、ｐ型シリコン基板７０１上に選択的
にｎ＋ 型埋込み層７０２を形成し、表面に１μｍ程度
の膜厚のｎ型エピタキシャル層７０３を形成する。次に
、ｎ型エピタキシャル層７０３を選択的に酸化し、素子
分離用のシリコン酸化膜７０５を形成する〔図２４〕。 続いて、表面にシリコン酸化膜７０７，シリコン窒化膜
７０８を形成する。シリコン酸化膜７０７は熱酸化によ
り形成し、シリコン窒化膜７０８はＣＶＤ法により形成
する。次に、ｎ＋型コレクタ領域を形成する領域上のシ
リコン窒化膜７０８，シリコン酸化膜７０７を順次エッ
チング除去して開口部を形成し、シリコン窒化膜７０８
をマスクとして燐を熱拡散することによりｎ＋ 型コレ
クタ領域７１０を形成する〔図２５〕。このとき、ｎ＋
型コレクタ領域７１０は開口部より横方向に広く拡が
る。次に、ｐ型ベース領域を形成する領域上のシリコン
窒化膜７０８，シリコン酸化膜７０７を順次エッチング
除去して開口部を形成し、ｐ型ベース領域７１１を形成
した後、ｎ＋ 型エミッタ領域７１２を形成することに
より、バイポーラトランジスタを形成する〔図２６〕。
にｎ＋ 型埋込み層７０２を形成し、表面に１μｍ程度
の膜厚のｎ型エピタキシャル層７０３を形成する。次に
、ｎ型エピタキシャル層７０３を選択的に酸化し、素子
分離用のシリコン酸化膜７０５を形成する〔図２４〕。 続いて、表面にシリコン酸化膜７０７，シリコン窒化膜
７０８を形成する。シリコン酸化膜７０７は熱酸化によ
り形成し、シリコン窒化膜７０８はＣＶＤ法により形成
する。次に、ｎ＋型コレクタ領域を形成する領域上のシ
リコン窒化膜７０８，シリコン酸化膜７０７を順次エッ
チング除去して開口部を形成し、シリコン窒化膜７０８
をマスクとして燐を熱拡散することによりｎ＋ 型コレ
クタ領域７１０を形成する〔図２５〕。このとき、ｎ＋
型コレクタ領域７１０は開口部より横方向に広く拡が
る。次に、ｐ型ベース領域を形成する領域上のシリコン
窒化膜７０８，シリコン酸化膜７０７を順次エッチング
除去して開口部を形成し、ｐ型ベース領域７１１を形成
した後、ｎ＋ 型エミッタ領域７１２を形成することに
より、バイポーラトランジスタを形成する〔図２６〕。
【０００８】近年、バイポーラトランジスタの高速化，
高集積化の要求から、ｎ＋ 型コレクタ領域の低抵抗化
が要求されている。しかしながら、ｎ型エピタキシャル
層の厚さが１μｍ程度の場合、例えばＰ２ Ｏ５を用い
た１０００℃，１５分間の拡散を行ないｎ＋ 型コレク
タ領域を形成すると、この領域の燐の濃度は３×１０２
２／ｃｍ３ となりたしかに低抵抗化されるが、このよ
うに高濃度の場合にはジャーナル・オブ・アプライド・
フィジックス，１９６７年，３８巻，８１〜８７ページ
（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈ
ｙｓｉｃｓ，Ｖｏｌ．３８，ｐｐ８１−８７，１９６７
）に報告されているようにミスフィット転位が発生する
。ミスフィット転位がバイポーラトランジスタのエミッ
タ・ベース間の接合を貫いた場合、接合リークの原因と
なる。このため、従来はミスフィット転位が発生しない
ようなコレクタ領域への燐拡散濃度が設定されてきた。
高集積化の要求から、ｎ＋ 型コレクタ領域の低抵抗化
が要求されている。しかしながら、ｎ型エピタキシャル
層の厚さが１μｍ程度の場合、例えばＰ２ Ｏ５を用い
た１０００℃，１５分間の拡散を行ないｎ＋ 型コレク
タ領域を形成すると、この領域の燐の濃度は３×１０２
２／ｃｍ３ となりたしかに低抵抗化されるが、このよ
うに高濃度の場合にはジャーナル・オブ・アプライド・
フィジックス，１９６７年，３８巻，８１〜８７ページ
（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈ
ｙｓｉｃｓ，Ｖｏｌ．３８，ｐｐ８１−８７，１９６７
）に報告されているようにミスフィット転位が発生する
。ミスフィット転位がバイポーラトランジスタのエミッ
タ・ベース間の接合を貫いた場合、接合リークの原因と
なる。このため、従来はミスフィット転位が発生しない
ようなコレクタ領域への燐拡散濃度が設定されてきた。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
装置およびその製造方法では、ｎ＋ 型コレクタ領域は
膜厚の厚いｎ型エピタキシャル層の表面からｎ＋ 型埋
込み層に達する拡散層により形成されるが、このためｎ
＋ 型コレクタ領域を低抵抗化しようとするとｎ＋ 型
コレクタ領域表面の不純物濃度が高くなることによりこ
の部分からのミスフィット転位が発生することになる。 そのため、従来の半導体装置ではｎ＋ 型コレクタ領域
の不純物濃度を高くならぬようにしており、半導体装置
の高速化に対しての大きな制約となっていた。
装置およびその製造方法では、ｎ＋ 型コレクタ領域は
膜厚の厚いｎ型エピタキシャル層の表面からｎ＋ 型埋
込み層に達する拡散層により形成されるが、このためｎ
＋ 型コレクタ領域を低抵抗化しようとするとｎ＋ 型
コレクタ領域表面の不純物濃度が高くなることによりこ
の部分からのミスフィット転位が発生することになる。 そのため、従来の半導体装置ではｎ＋ 型コレクタ領域
の不純物濃度を高くならぬようにしており、半導体装置
の高速化に対しての大きな制約となっていた。
【００１０】
【課題を解決するための手段】ｎｐｎ型シリコンバイポ
ーラトランジスタにおけるｎ＋ 型コレクタ領域および
その製造方法における本発明の半導体装置およびその製
造方法の第１の態様は、ｎ＋ 型埋込み層の表面に形成
されるｎ型エピタキシャル層において、ｎ＋ 型コレク
タ領域が形成される部分のみｎ型エピタキシャル層の厚
さを薄くしてある。
ーラトランジスタにおけるｎ＋ 型コレクタ領域および
その製造方法における本発明の半導体装置およびその製
造方法の第１の態様は、ｎ＋ 型埋込み層の表面に形成
されるｎ型エピタキシャル層において、ｎ＋ 型コレク
タ領域が形成される部分のみｎ型エピタキシャル層の厚
さを薄くしてある。
【００１１】本発明の半導体装置およびその製造方法の
第２の態様は、ｎ＋ 型埋込み層の表面に形成されるｎ
型エピタキシャル層において、ｎ＋ 型コレクタ領域が
形成される部分のｎ型エピタキシャル層にｎ＋ 型埋込
み層に達する孔を設け、孔の側面に絶縁膜からなる側壁
を形成し、孔内部にシリコンを選択成長してこれをｎ＋
型にすることによりｎ＋ 型コレクタ領域を形成して
いる。
第２の態様は、ｎ＋ 型埋込み層の表面に形成されるｎ
型エピタキシャル層において、ｎ＋ 型コレクタ領域が
形成される部分のｎ型エピタキシャル層にｎ＋ 型埋込
み層に達する孔を設け、孔の側面に絶縁膜からなる側壁
を形成し、孔内部にシリコンを選択成長してこれをｎ＋
型にすることによりｎ＋ 型コレクタ領域を形成して
いる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１〜図４は本発明の第１の実施例を説明するため
の工程順の縦断面図である。本実施例では、ｎ＋ 型埋
込み層１０２に達するｎ＋ 型コレクタ領域１１０がｎ
型エピタキシャル層１０３表面に設けられた孔１０９の
底部に形成されている。
る。図１〜図４は本発明の第１の実施例を説明するため
の工程順の縦断面図である。本実施例では、ｎ＋ 型埋
込み層１０２に達するｎ＋ 型コレクタ領域１１０がｎ
型エピタキシャル層１０３表面に設けられた孔１０９の
底部に形成されている。
【００１３】まず、比抵抗１０Ω・ｃｍのｐ型シリコン
基板１０１の表面の一部に砒素（Ａｓ）を５×１０１９
／ｃｍ３ 程度ドーピングしてｎ＋ 型埋込み層１０２
を形成した後、膜厚約１μｍの通常のｎ型エピタキシャ
ル層１０３を成長し、ｎ型エピタキシャル層１０３，ｎ
＋型埋込み層１０２を貫通するトレンチを形成し、トレ
ンチ底部にチャネルストッパー用のｐ＋ 型領域１０４
を形成し、トレンチ表面に熱酸化によるシリコン酸化膜
１０５を形成した後、トレンチ内部に多結晶シリコン１
０６を埋込み、素子分離領域を形成する〔図１〕。続い
て、表面にシリコン酸化膜１０７，シリコン窒化膜１０
８を形成する。シリコン酸化膜１０７は熱酸化により形
成し、シリコン窒化膜１０８はＣＶＤ法により形成する
。次に、ｎ＋ 型コレクタ領域を形成する領域上のシリ
コン窒化膜１０８，シリコン酸化膜１０７を順次エッチ
ング除去し、さらにｎ型エピタキシャル層１０３を０．
５μｍ程度エッチングして孔１０９を形成する〔図２〕
。その後、拡散マスクとしてシリコン窒化膜１０８を用
い、キャリアガスとして窒素と酸素の混合ガスを用い、
１０００ｐｐｍのＰＯＣｌ３ により９５０℃で６分間
拡散する。その後、１０００℃の窒素雰囲気で２０分間
燐の押し込みを行ない、ｎ＋ 型コレクタ領域１１０を
形成する〔図３〕。次に、ｐ型ベース領域を形成する領
域上のシリコン窒化膜１０８，シリコン酸化膜１０７を
順次エッチング除去して開口部を形成し、例えばイオン
注入法によりｐ型ベース領域１１１を形成した後、例え
ばイオン注入法によりｎ＋ 型エミッタ領域１１２を形
成することにより、バイポーラトランジスタを形成する
〔図４〕。
基板１０１の表面の一部に砒素（Ａｓ）を５×１０１９
／ｃｍ３ 程度ドーピングしてｎ＋ 型埋込み層１０２
を形成した後、膜厚約１μｍの通常のｎ型エピタキシャ
ル層１０３を成長し、ｎ型エピタキシャル層１０３，ｎ
＋型埋込み層１０２を貫通するトレンチを形成し、トレ
ンチ底部にチャネルストッパー用のｐ＋ 型領域１０４
を形成し、トレンチ表面に熱酸化によるシリコン酸化膜
１０５を形成した後、トレンチ内部に多結晶シリコン１
０６を埋込み、素子分離領域を形成する〔図１〕。続い
て、表面にシリコン酸化膜１０７，シリコン窒化膜１０
８を形成する。シリコン酸化膜１０７は熱酸化により形
成し、シリコン窒化膜１０８はＣＶＤ法により形成する
。次に、ｎ＋ 型コレクタ領域を形成する領域上のシリ
コン窒化膜１０８，シリコン酸化膜１０７を順次エッチ
ング除去し、さらにｎ型エピタキシャル層１０３を０．
５μｍ程度エッチングして孔１０９を形成する〔図２〕
。その後、拡散マスクとしてシリコン窒化膜１０８を用
い、キャリアガスとして窒素と酸素の混合ガスを用い、
１０００ｐｐｍのＰＯＣｌ３ により９５０℃で６分間
拡散する。その後、１０００℃の窒素雰囲気で２０分間
燐の押し込みを行ない、ｎ＋ 型コレクタ領域１１０を
形成する〔図３〕。次に、ｐ型ベース領域を形成する領
域上のシリコン窒化膜１０８，シリコン酸化膜１０７を
順次エッチング除去して開口部を形成し、例えばイオン
注入法によりｐ型ベース領域１１１を形成した後、例え
ばイオン注入法によりｎ＋ 型エミッタ領域１１２を形
成することにより、バイポーラトランジスタを形成する
〔図４〕。
【００１４】次に、図１８〜図２０に示した第１の従来
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第１の従来例による比較試料では、１００
０ｐｐｍのＰＯＣｌ３ を用い９５０℃で６分間と１８
分間との２水準の時間で燐拡散を行なった。まず、透過
電子顕微鏡を用いたｎ＋ 型コレクタ領域における転位
の発生を評価した。１８分間燐拡散を行なった第１の従
来例では４μｍ角のｎ＋ 型コレクタ領域当り平均２６
本の転位が発生し、さらにそのうち平均２本の転位がベ
ース，エミッタ領域にまで延びていた。それに対して６
分間燐拡散を行なった第１の従来例と本実施例とにおい
ては、転位の発生が見られなかった。次に、電流−電圧
特性の測定を行なった。図５にその結果を示す。６分間
の燐拡散を行なった第１の従来例と本実施例とのリーク
電流は同程度であり、これらは１８分間の燐拡散を行な
った第１の従来例のリーク電流に比べて大幅に低くなっ
ている。続いて、バイポーラトランジスタの高速動作性
能を表わす遮断周波数の測定を行なった。６分間の燐拡
散を行なった第１の従来例に比べて１８分間の燐拡散を
行なった第１の従来例および本実施例では、遮断周波数
が１．３倍に増加した。以上の結果から明らかなように
、本実施例はｎ＋ 型コレクタ領域におけるミスフィッ
ト転位を発生させることなくｎ＋ 型コレクタ領域を低
抵抗化することができる。さらに、本実施例においては
、ｎ＋ 型コレクタ領域とｐ型ベース領域との間隔を、
従来より狭く（０．５μｍ程度）することができる。
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第１の従来例による比較試料では、１００
０ｐｐｍのＰＯＣｌ３ を用い９５０℃で６分間と１８
分間との２水準の時間で燐拡散を行なった。まず、透過
電子顕微鏡を用いたｎ＋ 型コレクタ領域における転位
の発生を評価した。１８分間燐拡散を行なった第１の従
来例では４μｍ角のｎ＋ 型コレクタ領域当り平均２６
本の転位が発生し、さらにそのうち平均２本の転位がベ
ース，エミッタ領域にまで延びていた。それに対して６
分間燐拡散を行なった第１の従来例と本実施例とにおい
ては、転位の発生が見られなかった。次に、電流−電圧
特性の測定を行なった。図５にその結果を示す。６分間
の燐拡散を行なった第１の従来例と本実施例とのリーク
電流は同程度であり、これらは１８分間の燐拡散を行な
った第１の従来例のリーク電流に比べて大幅に低くなっ
ている。続いて、バイポーラトランジスタの高速動作性
能を表わす遮断周波数の測定を行なった。６分間の燐拡
散を行なった第１の従来例に比べて１８分間の燐拡散を
行なった第１の従来例および本実施例では、遮断周波数
が１．３倍に増加した。以上の結果から明らかなように
、本実施例はｎ＋ 型コレクタ領域におけるミスフィッ
ト転位を発生させることなくｎ＋ 型コレクタ領域を低
抵抗化することができる。さらに、本実施例においては
、ｎ＋ 型コレクタ領域とｐ型ベース領域との間隔を、
従来より狭く（０．５μｍ程度）することができる。
【００１５】図６〜図９は本発明の第２の実施例を説明
するための工程順の縦断面図である。本実施例では、ｎ
＋ 型埋込み層２０２に達するｎ＋ 型コレクタ領域２
１０がｎ型エピタキシャル層２０３表面に設けられた孔
２０９の底部に形成されており、孔２０９の側面にはシ
リコン酸化膜２１３からなる側壁が形成されており、ｎ
＋ 型コレクタ領域２１０は孔２０９を覆って形成され
たｎ＋ 型多結晶シリコン膜２１４からの不純物拡散に
より形成されている。
するための工程順の縦断面図である。本実施例では、ｎ
＋ 型埋込み層２０２に達するｎ＋ 型コレクタ領域２
１０がｎ型エピタキシャル層２０３表面に設けられた孔
２０９の底部に形成されており、孔２０９の側面にはシ
リコン酸化膜２１３からなる側壁が形成されており、ｎ
＋ 型コレクタ領域２１０は孔２０９を覆って形成され
たｎ＋ 型多結晶シリコン膜２１４からの不純物拡散に
より形成されている。
【００１６】まず、比抵抗１０Ω・ｃｍのｐ型シリコン
基板２０１の表面の一部に砒素（Ａｓ）を５×１０１９
／ｃｍ３ 程度ドーピングしてｎ＋ 型埋込み層２０２
を形成した後、膜厚約１μｍの通常のｎ型エピタキシャ
ル層２０３を成長し、ｎ型エピタキシャル層２０３，ｎ
＋型埋込み層２０２を貫通するトレンチを形成し、トレ
ンチ底部にチャネルストッパー用のｐ＋ 型領域２０４
を形成し、トレンチ表面に熱酸化によるシリコン酸化膜
２０５を形成した後、トレンチ内部に多結晶シリコン２
０６を埋込み、素子分離領域を形成する〔図６〕。続い
て、表面にシリコン酸化膜２０７，シリコン窒化膜２０
８を形成する。シリコン酸化膜２０７は熱酸化により形
成し、シリコン窒化膜２０８はＣＶＤ法により形成する
。次に、ｎ＋ 型コレクタ領域を形成する領域上のシリ
コン窒化膜２０８，シリコン酸化膜２０７を順次エッチ
ング除去し、さらにｎ型エピタキシャル層２０３を０．
５μｍ程度エッチングして孔２０９を形成する。さらに
、孔２０９の表面を熱酸化した後、異方性エッチングを
行ない、孔２０９の底部の熱酸化膜を除去し、孔２０９
の側面にのみ側壁となるシリコン酸化膜２１３を残留さ
せる〔図７〕。次に、全面に多結晶シリコン膜を堆積し
、通常の微細加工技術により孔２０９を覆う部分のみに
多結晶シリコン膜を残し、さらにキャリアガスとして窒
素と酸素の混合ガスを用い、３０００ｐｐｍのＰＯＣｌ
３ により９５０℃で７分間拡散することにより多結晶
シリコン膜をｎ＋ 型多結晶シリコン膜２１４に変換す
る。その後、１０００℃の窒素雰囲気で２０分間の熱処
理によりｎ＋ 型多結晶シリコン膜２１４からの燐の押
し込みを行ない、ｎ＋ 型コレクタ領域２１０を形成す
る〔図８〕。 次に、ｐ型ベース領域を形成する領域上のシリコン窒化
膜２０８，シリコン酸化膜２０７を順次エッチング除去
して開口部を形成し、例えばイオン注入法によりｐ型ベ
ース領域２１１を形成した後、例えばイオン注入法によ
りｎ＋ 型エミッタ領域２１２を形成することにより、
バイポーラトランジスタを形成する〔図９〕。
基板２０１の表面の一部に砒素（Ａｓ）を５×１０１９
／ｃｍ３ 程度ドーピングしてｎ＋ 型埋込み層２０２
を形成した後、膜厚約１μｍの通常のｎ型エピタキシャ
ル層２０３を成長し、ｎ型エピタキシャル層２０３，ｎ
＋型埋込み層２０２を貫通するトレンチを形成し、トレ
ンチ底部にチャネルストッパー用のｐ＋ 型領域２０４
を形成し、トレンチ表面に熱酸化によるシリコン酸化膜
２０５を形成した後、トレンチ内部に多結晶シリコン２
０６を埋込み、素子分離領域を形成する〔図６〕。続い
て、表面にシリコン酸化膜２０７，シリコン窒化膜２０
８を形成する。シリコン酸化膜２０７は熱酸化により形
成し、シリコン窒化膜２０８はＣＶＤ法により形成する
。次に、ｎ＋ 型コレクタ領域を形成する領域上のシリ
コン窒化膜２０８，シリコン酸化膜２０７を順次エッチ
ング除去し、さらにｎ型エピタキシャル層２０３を０．
５μｍ程度エッチングして孔２０９を形成する。さらに
、孔２０９の表面を熱酸化した後、異方性エッチングを
行ない、孔２０９の底部の熱酸化膜を除去し、孔２０９
の側面にのみ側壁となるシリコン酸化膜２１３を残留さ
せる〔図７〕。次に、全面に多結晶シリコン膜を堆積し
、通常の微細加工技術により孔２０９を覆う部分のみに
多結晶シリコン膜を残し、さらにキャリアガスとして窒
素と酸素の混合ガスを用い、３０００ｐｐｍのＰＯＣｌ
３ により９５０℃で７分間拡散することにより多結晶
シリコン膜をｎ＋ 型多結晶シリコン膜２１４に変換す
る。その後、１０００℃の窒素雰囲気で２０分間の熱処
理によりｎ＋ 型多結晶シリコン膜２１４からの燐の押
し込みを行ない、ｎ＋ 型コレクタ領域２１０を形成す
る〔図８〕。 次に、ｐ型ベース領域を形成する領域上のシリコン窒化
膜２０８，シリコン酸化膜２０７を順次エッチング除去
して開口部を形成し、例えばイオン注入法によりｐ型ベ
ース領域２１１を形成した後、例えばイオン注入法によ
りｎ＋ 型エミッタ領域２１２を形成することにより、
バイポーラトランジスタを形成する〔図９〕。
【００１７】次に、図２１〜図２３に示した第２の従来
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第２の従来例による比較試料では、３００
０ｐｐｍのＰＯＣｌ３ を用い９５０℃で７分間と１８
分間との２水準の時間で燐拡散を行なった。まず、透過
電子顕微鏡を用いたｎ＋ 型コレクタ領域における転位
の発生を評価した。１８分間燐拡散を行なった第２の従
来例では４μｍ角のｎ＋ 型コレクタ領域当り平均２４
本の転位が発生し、さらにそのうち平均２本の転位がベ
ース，エミッタ領域にまで延びていた。それに対して７
分間燐拡散を行なった第２の従来例と本実施例とにおい
ては、転位の発生が見られなかった。次に、電流−電圧
特性の測定を行なった。図１０にその結果を示す。７分
間の燐拡散を行なった第２の従来例と本実施例とのリー
ク電流は同程度であり、これらは１８分間の燐拡散を行
なった第２の従来例のリーク電流に比べて大幅に低くな
っている。続いて、バイポーラトランジスタの高速動作
性能を表わす遮断周波数の測定を行なった。７分間の燐
拡散を行なった第２の従来例に比べて１８分間の燐拡散
を行なった第２の従来例および本実施例では、遮断周波
数が１．３倍に増加した。以上の結果から明らかなよう
に、本実施例はｎ＋ 型コレクタ領域におけるミスフィ
ット転位を発生させることなくｎ＋ 型コレクタ領域を
低抵抗化することができる。さらに、本実施例において
は、ｎ＋ 型コレクタ領域とｐ型ベース領域との間隔を
、従来より狭く（０．５μｍ程度）することができる。
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第２の従来例による比較試料では、３００
０ｐｐｍのＰＯＣｌ３ を用い９５０℃で７分間と１８
分間との２水準の時間で燐拡散を行なった。まず、透過
電子顕微鏡を用いたｎ＋ 型コレクタ領域における転位
の発生を評価した。１８分間燐拡散を行なった第２の従
来例では４μｍ角のｎ＋ 型コレクタ領域当り平均２４
本の転位が発生し、さらにそのうち平均２本の転位がベ
ース，エミッタ領域にまで延びていた。それに対して７
分間燐拡散を行なった第２の従来例と本実施例とにおい
ては、転位の発生が見られなかった。次に、電流−電圧
特性の測定を行なった。図１０にその結果を示す。７分
間の燐拡散を行なった第２の従来例と本実施例とのリー
ク電流は同程度であり、これらは１８分間の燐拡散を行
なった第２の従来例のリーク電流に比べて大幅に低くな
っている。続いて、バイポーラトランジスタの高速動作
性能を表わす遮断周波数の測定を行なった。７分間の燐
拡散を行なった第２の従来例に比べて１８分間の燐拡散
を行なった第２の従来例および本実施例では、遮断周波
数が１．３倍に増加した。以上の結果から明らかなよう
に、本実施例はｎ＋ 型コレクタ領域におけるミスフィ
ット転位を発生させることなくｎ＋ 型コレクタ領域を
低抵抗化することができる。さらに、本実施例において
は、ｎ＋ 型コレクタ領域とｐ型ベース領域との間隔を
、従来より狭く（０．５μｍ程度）することができる。
【００１８】図１１〜図１４は本発明の第３の実施例を
説明するための工程順の縦断面図である。本実施例では
、ｎ型エピタキシャル層３０３表面からｎ＋ 型埋込み
層３０２に達する孔３０９が設けられ、孔３０９の側面
にはシリコン酸化膜３１３からなる側壁が形成されてお
り、さらに孔３０９の内部には単結晶シリコンを選択的
に成長させたエピタキシャル膜３１５が形成され、これ
に不純物拡散を行なうことによりｎ＋ 型コレクタ領域
３１０が形成される。
説明するための工程順の縦断面図である。本実施例では
、ｎ型エピタキシャル層３０３表面からｎ＋ 型埋込み
層３０２に達する孔３０９が設けられ、孔３０９の側面
にはシリコン酸化膜３１３からなる側壁が形成されてお
り、さらに孔３０９の内部には単結晶シリコンを選択的
に成長させたエピタキシャル膜３１５が形成され、これ
に不純物拡散を行なうことによりｎ＋ 型コレクタ領域
３１０が形成される。
【００１９】まず、比抵抗１０Ω・ｃｍのｐ型シリコン
基板３０１の表面の一部に砒素（Ａｓ）を５×１０１９
／ｃｍ３ 程度ドーピングして選択的にｎ＋ 型埋込み
層３０２を形成し、表面に１μｍ程度の膜厚のｎ型エピ
タキシャル層３０３を形成する。次に、ｎ型エピタキシ
ャル層３０３を選択的に酸化し、素子分離用のシリコン
酸化膜３０５を形成する〔図１１〕。続いて、表面にシ
リコン酸化膜３０７，シリコン窒化膜３０８を形成する
。シリコン酸化膜３０７は熱酸化により形成し、シリコ
ン窒化膜３０８はＣＶＤ法により形成する。次に、ｎ＋
型コレクタ領域を形成する領域上のシリコン窒化膜３
０８，シリコン酸化膜３０７を順次エッチング除去して
開口部を形成し、さらにこの開口部の下のｎ型エピタキ
シャル層３０３をエッチング除去してｎ＋ 型埋込み層
３０２に達する孔３０９を形成した後、孔３０９の表面
に厚さ約０．１μｍの熱酸化膜を形成し、異方性エッチ
ングを行ない、孔３０９の底部の熱酸化膜を除去し、孔
３０９の側面にのみ側壁となるシリコン酸化膜３１３を
残留させる〔図１２〕。次に、選択エピタキシャル成長
法により、孔３０９の内部をシリコンのエピタキシャル
膜３１５により埋め込む〔図１３〕。この選択エピタキ
シャル成長法では、成長温度９５０℃，圧力５０Ｔｏｒ
ｒとし、供給ガスとしてはジクロロシラン（ＳｉＨ２
Ｃｌ２ ）と塩化水素（ＨＣｌ）と水素（Ｈ２ ）との
との混合ガスを用いる。その後、拡散マスクとしてシリ
コン窒化膜３０８を用い、キャリアガスとして窒素と酸
素の混合ガスを用い、１０００ｐｐｍのＰＯＣｌ３ に
より９５０℃で２０分間の燐拡散をエピタキシャル膜３
１５に行ない、これをｎ＋型コレクタ領域３１０に変換
する。その後、１０００℃の窒素雰囲気で２０分間燐の
押し込みを行なう。次に、ｐ型ベース領域を形成する領
域上のシリコン窒化膜３０８，シリコン酸化膜３０７を
順次エッチング除去して開口部を形成し、例えばイオン
注入法によりｐ型ベース領域３１１を形成した後、例え
ばイオン注入法によりｎ＋ 型エミッタ領域３１２を形
成することにより、バイポーラトランジスタを形成する
〔図１４〕。
基板３０１の表面の一部に砒素（Ａｓ）を５×１０１９
／ｃｍ３ 程度ドーピングして選択的にｎ＋ 型埋込み
層３０２を形成し、表面に１μｍ程度の膜厚のｎ型エピ
タキシャル層３０３を形成する。次に、ｎ型エピタキシ
ャル層３０３を選択的に酸化し、素子分離用のシリコン
酸化膜３０５を形成する〔図１１〕。続いて、表面にシ
リコン酸化膜３０７，シリコン窒化膜３０８を形成する
。シリコン酸化膜３０７は熱酸化により形成し、シリコ
ン窒化膜３０８はＣＶＤ法により形成する。次に、ｎ＋
型コレクタ領域を形成する領域上のシリコン窒化膜３
０８，シリコン酸化膜３０７を順次エッチング除去して
開口部を形成し、さらにこの開口部の下のｎ型エピタキ
シャル層３０３をエッチング除去してｎ＋ 型埋込み層
３０２に達する孔３０９を形成した後、孔３０９の表面
に厚さ約０．１μｍの熱酸化膜を形成し、異方性エッチ
ングを行ない、孔３０９の底部の熱酸化膜を除去し、孔
３０９の側面にのみ側壁となるシリコン酸化膜３１３を
残留させる〔図１２〕。次に、選択エピタキシャル成長
法により、孔３０９の内部をシリコンのエピタキシャル
膜３１５により埋め込む〔図１３〕。この選択エピタキ
シャル成長法では、成長温度９５０℃，圧力５０Ｔｏｒ
ｒとし、供給ガスとしてはジクロロシラン（ＳｉＨ２
Ｃｌ２ ）と塩化水素（ＨＣｌ）と水素（Ｈ２ ）との
との混合ガスを用いる。その後、拡散マスクとしてシリ
コン窒化膜３０８を用い、キャリアガスとして窒素と酸
素の混合ガスを用い、１０００ｐｐｍのＰＯＣｌ３ に
より９５０℃で２０分間の燐拡散をエピタキシャル膜３
１５に行ない、これをｎ＋型コレクタ領域３１０に変換
する。その後、１０００℃の窒素雰囲気で２０分間燐の
押し込みを行なう。次に、ｐ型ベース領域を形成する領
域上のシリコン窒化膜３０８，シリコン酸化膜３０７を
順次エッチング除去して開口部を形成し、例えばイオン
注入法によりｐ型ベース領域３１１を形成した後、例え
ばイオン注入法によりｎ＋ 型エミッタ領域３１２を形
成することにより、バイポーラトランジスタを形成する
〔図１４〕。
【００２０】次に、図２４〜図２６に示した第３の従来
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第３の従来例による比較試料では、１００
０ｐｐｍのＰＯＣｌ３ を用い９５０℃で２０分間の燐
拡散を行なった。まず、透過電子顕微鏡を用いたｎ＋
型コレクタ領域における転位の発生を評価した。第３の
従来例では４μｍ角のｎ＋ 型コレクタ領域当り平均３
１本の転位が発生し、さらにそのうち平均２本の転位が
ベース，エミッタ領域にまで延びていた。それに対し本
実施例における転位の発生は第３の従来例と同程度であ
るが、ベース，エミッタ領域に達する転位は無かった。 これは、ｎ＋ 型コレクタ領域３１０とｎ型エピタキシ
ャル層３０３とがシリコン酸化膜３１３により隔離され
ているためである。次に、電流−電圧特性の測定を行な
った。図１５にその結果を示す。本実施例は第３の従来
例のリーク電流に比べて大幅に低くなっている。以上の
結果から明らかなように、本実施例はｎ＋ 型コレクタ
領域におけるミスフィット転位の発生を無視してｎ＋
型コレクタ領域を低抵抗化することができる。さらに、
本実施例においては、ｎ＋ 型コレクタ領域とｐ型ベー
ス領域との間隔を、第１，および第２の実施例よりさら
に狭くすることができる。
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第３の従来例による比較試料では、１００
０ｐｐｍのＰＯＣｌ３ を用い９５０℃で２０分間の燐
拡散を行なった。まず、透過電子顕微鏡を用いたｎ＋
型コレクタ領域における転位の発生を評価した。第３の
従来例では４μｍ角のｎ＋ 型コレクタ領域当り平均３
１本の転位が発生し、さらにそのうち平均２本の転位が
ベース，エミッタ領域にまで延びていた。それに対し本
実施例における転位の発生は第３の従来例と同程度であ
るが、ベース，エミッタ領域に達する転位は無かった。 これは、ｎ＋ 型コレクタ領域３１０とｎ型エピタキシ
ャル層３０３とがシリコン酸化膜３１３により隔離され
ているためである。次に、電流−電圧特性の測定を行な
った。図１５にその結果を示す。本実施例は第３の従来
例のリーク電流に比べて大幅に低くなっている。以上の
結果から明らかなように、本実施例はｎ＋ 型コレクタ
領域におけるミスフィット転位の発生を無視してｎ＋
型コレクタ領域を低抵抗化することができる。さらに、
本実施例においては、ｎ＋ 型コレクタ領域とｐ型ベー
ス領域との間隔を、第１，および第２の実施例よりさら
に狭くすることができる。
【００２１】図１６は本発明の第４の実施例を説明する
ための縦断面図である。本実施例では、ｐ型シリコン基
板４０１上にｎ型エピタキシャル層４０３を形成し、こ
れに選択的にシリコン酸化膜４０５を形成した後、ｎ型
エピタキシャル層４０３表面にシリコン酸化膜４０７を
形成してから全面にシリコン窒化膜４０８を形成し、ｎ
＋ 型コレクタ領域４１０が形成される領域のシリコン
窒化膜４０８，シリコン酸化膜４０７をエッチング除去
する。ｎ型エピタキシャル層４０３表面からｎ＋ 型埋
込み層４０２に達する孔４０９が設けられ、孔４０９の
側面にはシリコン酸化膜４１３からなる側壁が形成され
ており、さらに孔４０９の内部には多結晶シリコンを成
長させ、これに不純物拡散を行なうことによりｎ＋ 型
コレクタ領域４１０が形成される。その後、ｐ型ベース
領域４１１，ｎ＋ 型エミッタ領域４１２が、第３の実
施例と同様の方法により形成される。
ための縦断面図である。本実施例では、ｐ型シリコン基
板４０１上にｎ型エピタキシャル層４０３を形成し、こ
れに選択的にシリコン酸化膜４０５を形成した後、ｎ型
エピタキシャル層４０３表面にシリコン酸化膜４０７を
形成してから全面にシリコン窒化膜４０８を形成し、ｎ
＋ 型コレクタ領域４１０が形成される領域のシリコン
窒化膜４０８，シリコン酸化膜４０７をエッチング除去
する。ｎ型エピタキシャル層４０３表面からｎ＋ 型埋
込み層４０２に達する孔４０９が設けられ、孔４０９の
側面にはシリコン酸化膜４１３からなる側壁が形成され
ており、さらに孔４０９の内部には多結晶シリコンを成
長させ、これに不純物拡散を行なうことによりｎ＋ 型
コレクタ領域４１０が形成される。その後、ｐ型ベース
領域４１１，ｎ＋ 型エミッタ領域４１２が、第３の実
施例と同様の方法により形成される。
【００２２】第３の実施例で述べたと同様の比較を行な
うと、電流−電圧特性は図１７のようになり、第３の従
来例に比べてリーク電流が大幅に改善される。また、本
実施例においても第３の実施例と同様に、ｎ＋ 型コレ
クタ領域におけるミスフィット転位の発生を無視してｎ
＋ 型コレクタ領域を低抵抗化することができる。さら
に、本実施例においても、ｎ＋ 型コレクタ領域とｐ型
ベース領域との間隔を、第１，および第２の実施例より
さらに狭くすることができる。
うと、電流−電圧特性は図１７のようになり、第３の従
来例に比べてリーク電流が大幅に改善される。また、本
実施例においても第３の実施例と同様に、ｎ＋ 型コレ
クタ領域におけるミスフィット転位の発生を無視してｎ
＋ 型コレクタ領域を低抵抗化することができる。さら
に、本実施例においても、ｎ＋ 型コレクタ領域とｐ型
ベース領域との間隔を、第１，および第２の実施例より
さらに狭くすることができる。
【００２３】
【発明の効果】以上説明したように本発明の第１の態様
は、ｎ＋ 型コレクタ領域においてミスフィット転位を
発生することなくこれを低抵抗化することができ、リー
ク電流を低く抑えて高速のｎｐｎ型シリコンバイポーラ
トランジスタを実現することができる。
は、ｎ＋ 型コレクタ領域においてミスフィット転位を
発生することなくこれを低抵抗化することができ、リー
ク電流を低く抑えて高速のｎｐｎ型シリコンバイポーラ
トランジスタを実現することができる。
【００２４】また、本発明の第２の態様は、ｎ＋ 型コ
レクタ領域におけるミスフィット転位の発生の有無に係
わらず、リーク電流を低く抑えて高速のｎｐｎ型シリコ
ンバイポーラトランジスタを実現することができる。
レクタ領域におけるミスフィット転位の発生の有無に係
わらず、リーク電流を低く抑えて高速のｎｐｎ型シリコ
ンバイポーラトランジスタを実現することができる。
【図１】本発明の第１の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図２】本発明の第１の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図３】本発明の第１の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図４】本発明の第１の実施例を説明するための最終工
程における縦断面図である。
程における縦断面図である。
【図５】本発明の第１の実施例の効果を説明するための
電流−電圧特性を示すグラフである。
電流−電圧特性を示すグラフである。
【図６】本発明の第２の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図７】本発明の第２の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図８】本発明の第２の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図９】本発明の第２の実施例を説明するための最終工
程における縦断面図である。
程における縦断面図である。
【図１０】本発明の第２の実施例の効果を説明するため
の電流−電圧特性を示すグラフである。
の電流−電圧特性を示すグラフである。
【図１１】本発明の第３の実施例を説明するための途中
工程における縦断面図である。
工程における縦断面図である。
【図１２】本発明の第３の実施例を説明するための途中
工程における縦断面図である。
工程における縦断面図である。
【図１３】本発明の第３の実施例を説明するための途中
工程における縦断面図である。
工程における縦断面図である。
【図１４】本発明の第３の実施例を説明するための最終
工程における縦断面図である。
工程における縦断面図である。
【図１５】本発明の第３の実施例の効果を説明するため
の電流−電圧特性を示すグラフである。
の電流−電圧特性を示すグラフである。
【図１６】本発明の第４の実施例を説明するための縦断
面図である。
面図である。
【図１７】本発明の第４の実施例の効果を説明するため
の電流−電圧特性を示すグラフである。
の電流−電圧特性を示すグラフである。
【図１８】第１の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図１９】第１の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図２０】第１の従来の技術を説明するための最終工程
における縦断面図である。
における縦断面図である。
【図２１】第２の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図２２】第２の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図２３】第２の従来の技術を説明するための最終工程
における縦断面図である。
における縦断面図である。
【図２４】第３の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図２５】第３の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図２６】第３の従来の技術を説明するための最終工程
における縦断面図である。
における縦断面図である。
１０１，２０１，３０１，４０１，５０１，６０１，７
０１ ｐ型シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２ ｎ＋ 型埋込み層 １０３，２０３，３０３，４０３，５０３，６０３，７
０３ ｎ型エピタキシャル層 １０４，２０４，５０４，６０４ ｐ＋ 型領域
１０５，１０７，２０５，２０７，２１３，３０５，３
０７，３１３，４０５，４０７，４１３，５０５，５０
７，６０５，６０７，７０５，７０７ シリコン
酸化膜 １０６，２０６，５０６，６０６ 多結晶シリコ
ン１０８，２０８，３０８，４０８，５０８，６０８，
７０８ シリコン窒化膜 １０９，２０９，３０９，４０９ 孔１１０，２
１０，３１０，４１０，５１０，６１０，７１０
ｎ＋ 型コレクタ領域 １１１，２１１，３１１，４１１，５１１，６１１，７
１１ ｐ型ベース領域 １１２，２１２，３１２，４１２，５１２，６１２，７
１２ ｎ＋ 型エミッタ領域 ２１４，６１４ ｎ＋ 型多結晶シリコン膜３１
５ エピタキシャル膜
０１ ｐ型シリコン基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２ ｎ＋ 型埋込み層 １０３，２０３，３０３，４０３，５０３，６０３，７
０３ ｎ型エピタキシャル層 １０４，２０４，５０４，６０４ ｐ＋ 型領域
１０５，１０７，２０５，２０７，２１３，３０５，３
０７，３１３，４０５，４０７，４１３，５０５，５０
７，６０５，６０７，７０５，７０７ シリコン
酸化膜 １０６，２０６，５０６，６０６ 多結晶シリコ
ン１０８，２０８，３０８，４０８，５０８，６０８，
７０８ シリコン窒化膜 １０９，２０９，３０９，４０９ 孔１１０，２
１０，３１０，４１０，５１０，６１０，７１０
ｎ＋ 型コレクタ領域 １１１，２１１，３１１，４１１，５１１，６１１，７
１１ ｐ型ベース領域 １１２，２１２，３１２，４１２，５１２，６１２，７
１２ ｎ＋ 型エミッタ領域 ２１４，６１４ ｎ＋ 型多結晶シリコン膜３１
５ エピタキシャル膜
Claims (11)
- 【請求項１】 ｎｐｎ接合を有するシリコンバイポー
ラトランジスタにおいて、ｎ＋ 型埋込み層上に形成さ
れたｎ型エピタキシャル層の表面から前記ｎ型エピタキ
シャル層中に延在する孔を有し、前記孔の底部に、前記
ｎ＋ 型埋込み層と接続するｎ＋ 型コレクタ領域が設
けらていることを特徴とする半導体装置。 - 【請求項２】 前記孔の側面に、絶縁膜が設けられて
いることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記孔を覆い，かつ前記ｎ＋ 型コレ
クタ領域と接続するｎ＋ 型多結晶シリコン膜を有する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記孔を覆い，かつ前記ｎ＋ 型コレ
クタ領域と接続するｎ＋ 型多結晶シリコン膜を有する
ことを特徴とする請求項２記載の半導体装置。 - 【請求項５】 ｎｐｎ接合を有するシリコンバイポー
ラトランジスタにおいて、ｎ＋ 型埋込み層上に形成さ
れたｎ型エピタキシャル層の表面から前記ｎ＋ 型コレ
クタ領域に達する孔を有し、前記孔の側面には絶縁膜を
有し、前記ｎ＋ 型埋込み層と接続するｎ＋ 型コレク
タ領域が前記孔の内部に設けらていることを特徴とする
半導体装置。 - 【請求項６】 前記ｎ＋ 型コレクタ領域が単結晶シ
リコンにより形成されていることを特徴とする請求項５
記載の半導体装置。 - 【請求項７】 前記ｎ＋ 型コレクタ領域が多結晶シ
リコンにより形成されていることを特徴とする請求項５
記載の半導体装置。 - 【請求項８】 ｎ＋ 型埋込み層，所定膜厚のｎ型エ
ピタキシャル層，および素子分離領域を有するｎｐｎ型
シリコンバイポーラトランジスタにおけるｎ＋ 型コレ
クタ領域の形成方法において、前記ｎ型エピタキシャル
層の表面に絶縁膜を形成し、前記ｎ＋ 型コレクタ領域
が形成される領域上の前記絶縁膜を除去し、前記ｎ型エ
ピタキシャル層をエッチングして前記ｎ型エピタキシャ
ル層の膜厚より浅い孔を形成する工程と、前記孔よりｎ
型の不純物を導入し、前記ｎ＋ 型埋込み層に達する前
記ｎ＋ 型コレクタ領域を形成する工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 ｎ＋ 型埋込み層，所定膜厚のｎ型エ
ピタキシャル層，および素子分離領域を有するｎｐｎ型
シリコンバイポーラトランジスタにおけるｎ＋ 型コレ
クタ領域の形成方法において、前記ｎ型エピタキシャル
層の表面に第１のシリコン酸化膜，およびシリコン窒化
膜を形成し、前記ｎ＋ 型コレクタ領域が形成される領
域上の前記シリコン窒化膜，および前記第１のシリコン
酸化膜を除去し、前記ｎ型エピタキシャル層をエッチン
グして前記ｎ型エピタキシャル層の膜厚より浅い孔を形
成する工程と、前記孔の表面に第２のシリコン酸化膜を
形成し、異方性エッチングにより前記孔の底面における
前記第２のシリコン酸化膜を除去する工程と、前記孔よ
りｎ型の不純物を導入し、前記ｎ＋ 型埋込み層に達す
る前記ｎ＋ 型コレクタ領域を形成する工程と、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】 ｎ＋ 型埋込み層，所定膜厚のｎ型
エピタキシャル層，および素子分離領域を有するｎｐｎ
型シリコンバイポーラトランジスタにおけるｎ＋ 型コ
レクタ領域の形成方法において、前記ｎ型エピタキシャ
ル層の表面に第１のシリコン酸化膜，およびシリコン窒
化膜を形成し、前記ｎ＋ 型コレクタ領域が形成される
領域上の前記シリコン窒化膜，および前記第１のシリコ
ン酸化膜を除去し、前記ｎ型エピタキシャル層をエッチ
ングして前記ｎ型埋込み層に達する孔を形成する工程と
、前記孔の表面に第２のシリコン酸化膜を形成し、異方
性エッチングにより前記孔の底面における前記第２のシ
リコン酸化膜を除去する工程と、前記孔の内部に、単結
晶シリコンを埋込む工程と、前記単結晶シリコンにｎ型
の不純物を導入することにより、前記ｎ＋ 型コレクタ
領域を形成する工程と、を有することを特徴とする半導
体装置の製造方法。 - 【請求項１１】 前記孔の内部に前記単結晶シリコン
を埋込む工程に代えて、前記孔の内部に多結晶シリコン
を埋込む工程を有することを特徴とする請求項１０記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019602A JP2652995B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
| EP92301000A EP0499403A2 (en) | 1991-02-13 | 1992-02-06 | Silicon bipolar transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019602A JP2652995B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258132A true JPH04258132A (ja) | 1992-09-14 |
| JP2652995B2 JP2652995B2 (ja) | 1997-09-10 |
Family
ID=12003759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019602A Expired - Fee Related JP2652995B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0499403A2 (ja) |
| JP (1) | JP2652995B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468307B2 (en) | 2005-06-29 | 2008-12-23 | Infineon Technologies Ag | Semiconductor structure and method |
| DE102006029682B4 (de) * | 2005-06-29 | 2015-01-08 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung der Struktur |
| US7982284B2 (en) | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
| CN103165424B (zh) * | 2011-12-13 | 2015-12-16 | 上海华虹宏力半导体制造有限公司 | 在高压npn三极管中集成中压npn三极管的方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4949582A (ja) * | 1972-09-14 | 1974-05-14 | ||
| JPS61265867A (ja) * | 1985-05-20 | 1986-11-25 | Nec Corp | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753803A (en) * | 1968-12-06 | 1973-08-21 | Hitachi Ltd | Method of dividing semiconductor layer into a plurality of isolated regions |
| US4933733A (en) * | 1985-06-03 | 1990-06-12 | Advanced Micro Devices, Inc. | Slot collector transistor |
| JPH0719838B2 (ja) * | 1985-07-19 | 1995-03-06 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPS63136660A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 半導体装置とその製造法 |
| JPH02148737A (ja) * | 1988-11-29 | 1990-06-07 | Nec Corp | 縦型バイポーラトランジスタ |
| JPH02194532A (ja) * | 1989-01-24 | 1990-08-01 | Fujitsu Ltd | 半導体装置 |
-
1991
- 1991-02-13 JP JP3019602A patent/JP2652995B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-06 EP EP92301000A patent/EP0499403A2/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4949582A (ja) * | 1972-09-14 | 1974-05-14 | ||
| JPS61265867A (ja) * | 1985-05-20 | 1986-11-25 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652995B2 (ja) | 1997-09-10 |
| EP0499403A2 (en) | 1992-08-19 |
| EP0499403A3 (ja) | 1994-02-16 |
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