JPH0955387A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

Info

Publication number
JPH0955387A
JPH0955387A JP7205893A JP20589395A JPH0955387A JP H0955387 A JPH0955387 A JP H0955387A JP 7205893 A JP7205893 A JP 7205893A JP 20589395 A JP20589395 A JP 20589395A JP H0955387 A JPH0955387 A JP H0955387A
Authority
JP
Japan
Prior art keywords
integrated circuit
circuit device
manufacturing
film
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7205893A
Other languages
English (en)
Other versions
JP3545503B2 (ja
Inventor
Takashi Hashimoto
尚 橋本
Hideo Miura
英生 三浦
Toshiyuki Kikuchi
俊之 菊池
Toshiyuki Mine
利之 峰
Yoichi Tamaoki
洋一 玉置
Takahiro Kumauchi
隆宏 熊内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP20589395A priority Critical patent/JP3545503B2/ja
Priority to KR1019960029561A priority patent/KR970013315A/ko
Priority to US08/685,844 priority patent/US5846869A/en
Publication of JPH0955387A publication Critical patent/JPH0955387A/ja
Application granted granted Critical
Publication of JP3545503B2 publication Critical patent/JP3545503B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7375—Vertical transistors having an emitter comprising one or more non-monocrystalline elements of group IV, e.g. amorphous silicon, alloys comprising group IV elements
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/906—Cleaning of wafer as interim step

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 バイポーラトランジスタの電流増幅率を低下
させることなく、エミッタ−ベース間のリーク電流と寄
生容量とを低減する。また、選択エピタキシャル技術を
用いてバイポーラトランジスタの真性ベース層を自己整
合的に形成する際、寄生成分の増加と耐圧の低下を防止
する。 【構成】 エミッタ引出し電極形成前に水素およびＯＨ
基ターミネーションを除去することにより、（１００）
方位のシリコン結晶基板上に（１１１）方位のアモルフ
ァスシリコンを成長させる。また、真性ベース層２５ａ
の表面に低不純物濃度のバッファ層２５ｂを形成するこ
とにより、リーク電流の低減とコレクタ−エミッタ耐圧
の向上を両立させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、バイポーラトランジスタを有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。
【０００２】
【従来の技術】バイポーラトランジスタを高速化するに
は、高速化と耐圧との両立を図るためにベース領域中の
不純物分布を浅く、かつピーク不純物濃度を高くする必
要がある。しかし、このとき問題になるのは、ベース領
域の不純物濃度をエミッタ領域の不純物濃度と同程度近
くまで高くすると、エミッタ−ベース間のリーク電流と
寄生容量とが増加することである。この問題は、エミッ
タ−ベース間に低不純物濃度のバッファ層を設け、この
バッファ層をすべて空乏化することにより解決し得る
が、この方法では副作用として電流増幅率（ｈFE) が低
下するという不具合が生じる。
【０００３】バッファ層の導入による電流増幅率の低下
の問題を解決する方法として、エミッタ−ベース接合に
ヘテロ接合を導入することが検討されている。例えば、
「E.Kasper, "Silicon Based HBT:Comparison of Conce
pts" Extended Abstracts ofthe 1994 International C
onference on Solid State Devices and Materials,pp.
868-870」は、ベース領域のバンドギャップ幅を狭くす
るために、ＳｉＧｅのヘテロ接合を導入することを提案
している。
【０００４】また、「G.L.Patton et al., IEEE Transa
ction Electron Devices, vol.ED-33, P.1754, 1986 」
に述べられているように、気相成長（ＣＶＤ）法によっ
てシリコン基板上に多結晶シリコン膜を堆積すると、シ
リコン基板と多結晶シリコン膜との界面に自然酸化膜が
埋め込まれ、これがトランジスタ特性に影響を及ぼすこ
とが知られている。この原理を積極的に利用し、界面の
自然酸化膜をホールバリアとして機能させて電流増幅率
を増加させる技術が特開平２−２１０８２０号公報に記
載されている。これは、いわゆるＳＩＰＯＳ(Semi-Insu
lating Polycrystalline Si)と呼ばれる素子構造であ
り、自然酸化膜の膜厚として１nm〜２nmが理想とされて
いる。
【０００５】これらの手法と異なり、堆積と同時に(In-
situ) リンをドープした多結晶シリコン膜（ＩＤＰ:In
situ Phosphorus doped Polysilicon)をエミッタ引出し
電極として用いると、バイポーラトランジスタの電流増
幅率を増加できることが報告されている。「M.Kondo et
al.,Stress-Induced Quasi-Hetero-Emitter Band Stru
cture for a Phosphorus-Doped Poly-Si Emitter Bipol
ar Transistor, Extended Abstracts of the 1993 Int
ernational Conference on Solid State Devaices and
Materials,1993,pp.273-275 」は、その物理モデルとし
て、（１１１）の方位を持つ結晶と（１００）の方位を
持つ結晶の境界面で応力が発生し、バンドギャップが変
動することが、ｐｎ接合の電気特性を求めることによっ
て示されている。本技術が利用可能であれば、ＳｉＧｅ
の場合のような結晶性の不整合の問題も無くヘテロ接合
を実現することが可能となる。
【０００６】一方、ベース領域の浅接合化を実現する技
術として、選択エピタキシャル成長技術が近年注目され
ている。本技術を用いれば、浅く、かつピーク不純物濃
度の高い接合がイオン注入による基板ダメージの問題を
考慮せずに実現できる。このような利点に加えて、本技
術を用いれば自己整合的に真性ベース領域を形成できる
ので、ベース抵抗の低減およびベース−コレクタ間寄生
容量の低減が実現できる。
【０００７】選択エピタキシャル成長技術を用いた高性
能バイポーラトランジスタのデバイス構造やその製造方
法については、従来より数多くの提案がなされている。
【０００８】例えば特開平２−３０１４４号公報は、エ
ミッタ−ベース間分離用の絶縁膜を形成した後、アクテ
ィブ領域をウェットエッチングにより開孔し、その後に
選択エピタキシャル成長技術を用いて自己整合的に真性
ベース領域を形成する方法を開示している。この方法
は、コレクタ領域となるｎ型シリコン基板上に酸化シリ
コン膜を堆積する工程と、この酸化シリコン膜上にベー
ス引出し電極となるｐ型多結晶シリコン膜を堆積する工
程と、このｐ型多結晶シリコン膜および酸化シリコン膜
を貫通する開孔を形成してシリコン基板を露出させる工
程と、水素を含む雰囲気下で基板加熱を行うエピタキシ
ャル成長の前処理によって、開孔内に露出する酸化シリ
コン膜の端部をサイドエッチングする工程と、この開孔
およびサイドエッチング部に露出するシリコン基板上に
ｐ型多結晶シリコン膜の下面に接する厚さを有してベー
ス領域となるシリコンエピタキシャル層を形成する工程
とを備えている。
【０００９】特開平１−１８７８６４号公報は、エミッ
タ−ベース間分離用絶縁膜の形成を真性ベース領域の形
成後に行うプロセスを提案している。
【００１０】特開平６−１１２２１５号公報は、ドライ
エッチングによるエミッタ開孔時にベース引出し電極下
に酸化シリコン膜を形成しておき、エミッタ開孔後、酸
化シリコン膜のウェットエッチングによって形成される
ベース引出し電極のひさしの下に高不純物濃度の多結晶
シリコン膜を選択的に形成し、そのとき同時にエミッタ
開孔部のコレクタ領域上に形成されるシリコンエピタキ
シャル層を酸化した後除去し、その領域にベース領域と
なるシリコンエピタキシャル層を再び選択成長させるプ
ロセスを提案している。
【００１１】
【発明が解決しようとする課題】本発明者らは、高速バ
イポーラトランジスタのさらなる高速化、低リーク電流
化について検討した結果、前記従来技術には次のような
問題点のあることを見出した。
【００１２】まず、エミッタ−ベース間のリーク電流の
低減と電流増幅率の確保との両立に関して検討した。こ
こでの問題点は、従来技術ではベース領域中のピーク不
純物濃度が高い場合、副作用のない電流増幅率の確保を
安定的に実現できない点にある。
【００１３】すなわち、前記E.Kasperらが言及している
ベース領域へのＳｉＧｅの導入に関しては、バッファ層
の適用によりツェナー降伏によるトンネル電流の問題は
生じないにしても、ＳｉＧｅ層とＳｉ層との間に格子不
整合によるリーク電流が増加するために、リーク電流の
低減対策とはならない。
【００１４】前記特開平２−２１０８２０号公報に示さ
れたＳＩＰＯＳ構造のように、界面の自然酸化膜を利用
して電流増幅率を高くする場合でも、エミッタ−ベース
間の空乏層内に結晶不整合層が挿入されることにより、
リーク電流の増加などの問題が生じる。また、界面の自
然酸化膜に起因するエミッタ抵抗の増加や、エミッタ引
出し電極用多結晶シリコン膜からの不純物拡散などの副
作用が生じるため、実用的でない。
【００１５】M.Kondo らが指摘している多結晶シリコン
膜とシリコン基板との界面に生じる応力を利用したエミ
ッタ−ベース接合のヘテロ化は、格子間不整合がないた
めにリーク電流の低減と電流増幅率の確保を両立する点
で優れているが、一般的には（１００）方位のシリコン
結晶基板上に（１１１）方位の結晶を成長させることは
困難であり、実現の見通しが示されていない。
【００１６】次に、本発明者らは、高速バイポーラトラ
ンジスタの実現に必要な技術として選択エピタキシャル
技術による真性ベース領域の形成に関して検討した。こ
こでの問題点は、従来技術では選択的に真性ベース領域
を形成する際、プロセスばらつきに起因する寄生成分の
増加の問題と、主にファセットの発生による耐圧低下の
問題とを解決できない点にある。
【００１７】すなわち、前記特開平２−３０１４４号公
報に記載されたプロセスでは、グラフトベース領域の幅
を真性ベース領域の幅より狭くする必要がある。これ
は、真性ベース領域の膜厚、またはベース引出し電極と
シリコン基板とを絶縁する酸化シリコン膜の膜厚がばら
ついたとき、サイドウォールスペーサと真性ベース領域
との間に隙間ができると、そこにエミッタ引出し電極用
のｎ型多結晶シリコン膜が侵入する可能性があるからで
ある。この場合、エミッタ面積のばらつきが大きくな
り、エミッタ−ベース間寄生容量の増大につながること
になる。
【００１８】この問題を回避するためには、ベース引出
し電極とシリコン基板とを絶縁する酸化シリコン膜の膜
厚を真性ベース領域の膜厚よりも薄くする必要がある
が、これによりベース−コレクタ間の寄生容量が増加す
る。また、エピタキシャル成長時には、サイドウォール
スペーサとの境界部でエピタキシャル層の膜厚が薄くな
りファセットが発生するため、局所的に真性ベース領域
の幅が狭くなり、ベース−コレクタ間の耐圧低下を引き
起こす。
【００１９】一方、前記特開平１−１８７８６４号公報
のように、エミッタ−ベース間分離用絶縁膜の形成を真
性ベース領域の形成後に行う場合は、前述したようなエ
ピタキシャル層のファセットの問題は生じない。最初に
真性ベース領域を形成しているため、グラフトベース領
域と真性ベース領域とは幅が一定となるからである。し
かし、真性ベース領域を形成した後に分離用絶縁領域を
形成するための酸化シリコン膜や窒化シリコン膜を熱Ｃ
ＶＤ法で堆積しなければならないため、炉体内での加熱
により真性ベース領域中のホウ素がシリコン基板中へ拡
散するという問題が生じる。
【００２０】また、上記公報では、エミッタ−ベース間
を絶縁するサイドウォールスペーサを２層の絶縁膜で構
成している。これは、サイドウォールスペーサ形成時に
シリコン基板表面が直接プラズマ雰囲気に晒されるのを
防ぐためである。このサイドウォールスペーサは、ＣＶ
Ｄ法で堆積した絶縁膜をエッチバックし、ベース引出し
電極の側壁にこの絶縁膜を残すことにより形成される。
このとき、基板表面には多結晶シリコンを用いた抵抗素
子などの段差部が存在するため、この段差部にもサイド
ウォールスペーサが形成される。しかし、この抵抗素子
部の段差がエミッタ開孔部の段差より低いと、エミッタ
開孔部のシリコン基板表面の酸化シリコン膜をウェット
エッチングした際、抵抗素子の段差部に形成されたサイ
ドウォールスペーサ剥がれ、これが異物の原因となる。
この問題は、前記特開平２−３０１４４号公報において
も、シリコン基板上の開孔内に露出する酸化シリコン膜
の端部をサイドエッチングする工程で同様に生じ得るこ
とは明らかである。
【００２１】前記特開平６−１１２２１５号公報は、ベ
ース引出し電極上の絶縁膜に窒化シリコン膜を用い、エ
ミッタ開孔部の以外の段差部にサイドウォールスペーサ
が形成されるのを回避している。しかし、この構造で
は、窒化シリコン膜上でエミッタ引出し電極用多結晶シ
リコン膜の加工を行わなければならないが、ドライエッ
チングにおいて多結晶シリコン膜と窒化硅素膜との選択
比が小さいため、加工が困難となる。また、全面に窒化
シリコン膜が残ることになるため、素子形成後に層間絶
縁膜を堆積し、素子に達する接続孔を形成すると、接続
孔の側壁はウェットエッチングレートが異なる複雑な堆
積膜の積み重ね構造となる。そのため、ウェットエッチ
ング後にひさし構造になり易く、接続孔内における配線
用導電膜のカバレージを悪化させる要因となる。従っ
て、本構造は一般的に採用は困難である。
【００２２】本発明の目的は、バイポーラトランジスタ
の電流増幅率を低下させることなく、エミッタ−ベース
間のリーク電流と寄生容量とを低減することのできる技
術を提供することにある。
【００２３】本発明の他の目的は、選択エピタキシャル
技術を用いて真性ベース領域を自己整合的に形成する際
に生じる寄生成分の増加と耐圧低下の問題を改善するこ
とのできる技術を提供することにある。
【００２４】本発明の他の目的は、選択エピタキシャル
技術を用いて真性ベース領域を自己整合的に形成するバ
イポーラトランジスタを歩留まりよく製造することので
きる技術を提供することにある。
【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２７】（１）本発明によるバイポーラトランジス
タの製造方法は、（ａ）バイポーラトランジスタのコレ
クタ領域を構成する第１導電型の半導体基板の表面に、
ベース領域を構成する第２導電型の半導体領域を形成す
る工程、（ｂ）前記半導体基板を熱処理して、前記第２
導電型の半導体領域の表面の水素ターミネーションおよ
びＯＨ基ターミネーションを除去する工程、（ｃ）前記
半導体基板上に多結晶シリコン膜を堆積し、堆積と同時
に前記多結晶シリコン膜に第１導電型の不純物をドープ
する工程、（ｄ）前記多結晶シリコン膜をパターニング
して、前記第２導電型の半導体領域上にエミッタ引出し
電極を形成する工程、を含んでいる。
【００２８】（２）本発明によるバイポーラトランジス
タの製造方法は、（ａ）第１導電型の半導体基板上に第
１絶縁膜を介してベース引出し電極用の第２導電型多結
晶シリコン膜を堆積し、次いで前記第２導電型多結晶シ
リコン膜上に第２絶縁膜を堆積する工程、（ｂ）前記第
２絶縁膜および前記第２導電型多結晶シリコン膜をエッ
チングして、前記第１絶縁膜に達するエミッタ開孔部を
形成する工程、（ｃ）前記エミッタ開孔部の側壁に前記
第１絶縁膜とはエッチングレートが異なる第３絶縁膜か
らなるサイドウォールスペーサを形成する工程、（ｄ）
前記エミッタ開孔部の底部の前記第１絶縁膜をエッチン
グして前記半導体基板の表面を露出させると共に、前記
第１絶縁膜の端部をサイドエッチングする工程、（ｅ）
前記エミッタ開孔部の底部に露出した前記半導体基板の
表面に第２導電型の不純物をドープした半導体層を選択
的にエピタキシャル成長させ、次いで前記半導体層の表
面に前記半導体層よりも不純物濃度が低いバッファ層を
選択的にエピタキシャル成長させる工程、（ｆ）前記エ
ミッタ開孔部の内部を含む前記第２絶縁膜上に堆積した
第１導電型多結晶シリコン膜をパターニングしてエミッ
タ引出し電極を形成する工程、を含んでいる。
【００２９】（３）本発明によるバイポーラトランジス
タの製造方法は、前記エミッタ開孔部の底部の前記第１
絶縁膜をエッチングする工程に先立って、前記第２絶縁
膜の表面を平坦化する工程を含んでいる。
【００３０】
【作用】上記した手段（１）によれば、堆積と同時に不
純物をドープした多結晶シリコン膜をエミッタ引出し電
極として用いることにより、バイポーラトランジスタの
電流増幅率を増加させることができる。また、上記多結
晶シリコン膜を堆積する直前にシリコン基板を熱処理
し、基板表面の水素ターミネーションおよびＯＨターミ
ネーションを乖離させることにより、例えば（１００）
方位のシリコン基板上に（１１１）方位のシリコン膜を
成長させることが可能となる。
【００３１】図２６は、バイポーラトランジスタの電流
増幅率とエミッタ−ベース間のバンドギャップ差の相関
を示すグラフである。縦軸はバイポーラトランジスタの
増幅率を、横軸は電流増幅率の温度特性から求めたエミ
ッタ−ベース間のバンドギャップ差を示している。図示
のように、各素子の電流増幅率とバンドギャップ差は同
一線上にある。傾きは測定時の室温での活性化エネルギ
ー(kT/q)であり、エミッタ引出し電極にＩＤＰ膜を利用
したバイポーラトランジスタは、バンドギャップに素子
間で差があるため電流増幅率がばらつくことを示してい
る。これは、シリコン基板上のアモルファスシリコンが
アニール後に一定の方位に配向しないため、界面に集中
する応力にばらつきが生じるためである。
【００３２】図２７は、シリコン基板上にアモルファス
シリコンをＣＶＤ法で堆積し、熱処理により大粒径化さ
せた後に結晶方位を測定した結果を示すものである。同
図（ａ）はＸ線分光法により、酸化シリコン膜上の多結
晶シリコン膜の方位を測定したグラフであり、同図
（ｂ）は（１００）の方位を持つシリコン基板上で多結
晶化させたＩＤＰ膜のＴＥＭサンプルの電子回折パター
ンを示す写真である。本来、アモルファスシリコン膜
は、酸化シリコン膜上では（１１１）に配向し易く、シ
リコン基板上では基板面と同一の（１００）に配向し易
いが、同図（ａ）に示すように、シリコン基板上でも一
部は（１１１）に配向している。電子回折パターンを詳
細に見ると、同図（ｂ）に示すように、場所により結晶
方位が異なっており、この結晶方位が素子特性と密接に
関連していることが分かっている。
【００３３】この問題は、シリコン基板の表面状態を制
御することにより解決される。図２８に酸化シリコン膜
上とシリコン基板上での結晶粒の成長をビーム顕微鏡で
観察した結果を示す。５９０℃、３０分の熱処理により
結晶化したグレインを観察したものであり、図中の点状
のものがグレイン、その周りがアモルファス膜となって
いる。同図（ａ）はシリコン基板上のもの、同図（ｂ）
は熱酸化膜上のもの、同図（ｃ）は膜厚1.２nm程度のケ
ミカル・オキサイド(Chemical Oxide)膜上のものであ
る。これらの図から、シリコン基板上に比べて酸化シリ
コン膜上の方が結晶粒の成長の方が速いことが解る。こ
れは核化(nucleation)が酸化シリコン膜とシリコン基板
との界面より発生するためである。
【００３４】また、Ｓｉ−Ｈ結合がＳｉ原子表面での移
動距離を抑制し、核化速度(nucleation rate) を減少さ
せる働きがあることが解っている(T.Shimizu et al., E
ffect of SiO2 Surface Treatment on the Solid-Phase
Crystallization of Amorphous Silicon Films, J.Ele
ctrochem. Soc.,Vol. 142, No.1, January 1995)。アモ
ルファスシリコンの堆積前にシリコン基板表面をフッ酸
水により洗浄するが、このとき、シリコン基板表面は水
素原子により終端（ターミネート）している。その後
に、ＩＤＰ膜を堆積するためのＣＶＤ炉体中における４
５０℃から５５０℃の熱処理により、水素ターミネーシ
ョンは基板表面から部分的に乖離し、自然酸化膜の成長
を部分的に抑制してその膜厚のばらつきを大きくする。
また、核化速度(nucleation rate) をばらつかせて結晶
方位の配向性を悪くする。
【００３５】これらの水素ターミネーションを基板上か
ら取り去る方法として、６５０℃程度の熱処理を行うと
水素原子が表面より完全に乖離することが解っている
(N.Hirashita et al., Effects of surface hydrogen o
n the air oxidation at roomtemperature of HF-treat
ed Si(111) surfaces, Appl. Phys. Lett.56(5),29 Jan
uary 1990) 。
【００３６】本発明者らによる赤外分光法(ATR-FTIR)に
よる測定結果を図２９〜図３１に示す。６５０℃、２０
秒の熱処理で水素ターミネーションが乖離した。６５０
℃と低温であるため、先に形成した真性ベース領域が基
板中に拡散することがなく、従って、素子の高速性を損
なうことがない。さらに、水素ターミネーションが乖離
した後は、シリコン基板上にＳｉ−Ｏ結合が均一に形成
されるようになる。このとき、８００℃以上のいわゆる
酸化雰囲気でなければ、エミッタ抵抗に影響するような
酸化シリコン膜の成長が起こることはない。すなわち、
基板を洗浄した後に６５０℃程度で水素ターミネーショ
ンを乖離させ、５４０℃程度のＣＶＤ炉に挿入すれば、
ＣＶＤ炉内の１０ppm 程度の残留酸素によりＳｉ−Ｏの
単層の結合が基板表面に形成される。
【００３７】水素ターミネーションを基板表面から乖離
させるための熱処理温度は、上記した６５０℃程度が望
ましいが、水素ターミネーションは温度に対して指数関
数的に乖離し易くなることから、ＣＶＤ炉内の温度より
も高い５５０〜６５０℃程度の温度であれば乖離させる
ことができる。
【００３８】水素ターミネーションを除去した場合と除
去しない場合での特性の差を図３２に示す。水素ターミ
ネーションを除去しない場合はばらつきが大きいのに対
し、水素ターミネーションを除去した場合はバンドギャ
ップ差が安定し、電流増幅率のばらつきも低減している
ことが解る。特性直線自体が全体的に電流増幅率が高い
方向にあるのは、界面酸化膜が厚くなったことによる効
果であるが、同図から解るように、バンドギャップ差の
均一化による電流増幅率の上昇分の方が支配的であるこ
とは明らかである。表面の水素ターミネーションを乖離
させることにより、Ｓｉ原子の表面拡散長を大きくし、
アモルファスの堆積の初期段階で基板表面上に核(nucle
ation)を形成するようにする。これにより、シリコン基
板上のアモルファス膜も酸化シリコン膜上のアモルファ
ス膜と同様に界面にある核(nucleation)から結晶化が起
こり、結晶方位が（１１１）に揃った多結晶化が実現す
るために、電流増幅率の上昇が可能となる。
【００３９】図３２には、ケミカル・オキサイド(Chemi
cal Oxide)膜を利用した場合の特性も示してある。ばら
つきが低減され、かつ全体的に電流増幅率も上昇してい
るが、この場合にはエミッタ抵抗が標準で２から１０倍
程度まで上昇している。従来技術では副作用が高いこと
がここからも明らかである。本発明の特徴は、界面の酸
化膜を少数キャリアに対するバリアとして利用した点で
はなく、アモルファスシリコンの結晶粒の方位を（１１
１）面に揃えるためのバッファ層として利用した点にあ
る。
【００４０】上記した手段（２）によれば、エミッタ開
孔部の底部に露出した半導体基板の表面に第２導電型の
不純物をドープした半導体層を選択的にエピタキシャル
成長させ、次いで前記半導体層の表面にこの半導体層よ
りも不純物濃度が低いバッファ層を選択的にエピタキシ
ャル成長させることにより、ファセットがバッファ層中
で発生するため、真性ベース層を構成する半導体層の幅
が狭くなることはない。従って、真性ベース層の耐圧低
下を防ぐことができる。また、バッファ層は極く周辺部
で膜厚が薄くなるだけなので、バッファ層を挿入したこ
とによるエミッタ−ベース間寄生容量低減の効果が損な
われることもない。
【００４１】上記した手段（３）によれば、エミッタ開
孔部の底部の第１絶縁膜をエッチングする工程に先立っ
て、第２絶縁膜の表面を平坦化することにより、エミッ
タ開孔部以外の領域の段差が無くなるので、エミッタ開
孔部の側壁にサイドウォールスペーサを形成した際、エ
ミッタ開孔部以外の領域にサイドウォールスペーサが形
成されない。従って、シリコン基板表面の酸化シリコン
膜をウェットエッチングした際、エミッタ開孔部以外の
領域にサイドウォールスペーサが剥がれることもない。
【００４２】
【実施例】以下、本発明の実施例を図面を用いて詳述す
る。なお、実施例を説明するための全図において同一機
能を有するものは同一の符号を付し、その繰り返しの説
明は省略する。
【００４３】（実施例１）本実施例による選択エピタキ
シャル成長技術を用いたバイポーラトランジスタの製造
方法を図１〜図２２を用いて説明する。
【００４４】まず、図１に示すようなＳＯＩ(Silicon O
n Insulator)基板１を用意する。このＳＯＩ基板１は、
単結晶シリコンからなる支持基板２と、同じく単結晶シ
リコンからなる活性シリコン層３と、これらを電気的に
絶縁するための酸化シリコン層４とで構成されている。
【００４５】次に、図２に示すように、活性シリコン層
３の表面を熱酸化して膜厚１０nm程度の酸化シリコン膜
５を形成した後、この酸化シリコン膜５上にＣＶＤ法で
窒化シリコン膜６を堆積する。続いて、図３に示すよう
に、フォトレジスト７をマスクにした異方性エッチング
で窒化シリコン膜６の一部を除去した後、このフォトレ
ジスト７および窒化シリコン膜６をマスクにして活性シ
リコン層３中にｎ型不純物（リンまたはヒ素）をイオン
注入する。ｎ型不純物のドーズ量は、１×１０19cm-3程
度である。
【００４６】次に、上記フォトレジスト７を除去した
後、図４に示すように、活性シリコン層３の表面を熱酸
化し、前記ｎ型不純物をイオン注入した領域の酸化シリ
コン膜５を厚膜化する。続いて、窒化シリコン膜６をエ
ッチングで除去した後、図５に示すように、１１００
℃、３０分程度の熱処理でｎ型不純物を拡散させ、活性
シリコン層３中にｎ型埋込み層８を形成する。このｎ型
埋込み層８の深さは、0.６μｍ程度である。
【００４７】次に、活性シリコン層３の表面の酸化シリ
コン膜５をエッチングで除去した後、図６に示すよう
に、活性シリコン層３の上部に単結晶シリコンのエピタ
キシャル層９を成長させ、続いて、このエピタキシャル
層９の表面に熱酸化（ＬＯＣＯＳ）法で素子分離用のフ
ィールド酸化膜１０を形成する。エピタキシャル層９の
膜厚は0.４μｍ程度であり、フィールド酸化膜１０の膜
厚は４００nm程度である。
【００４８】次に、図７に示すように、エピタキシャル
層９にバイポーラトランジスタのコレクタ引出し領域１
１およびサブコレクタ領域１２を形成する。サブコレク
タ領域１２は、コレクタ抵抗を低減してバイポーラトラ
ンジスタを高速化するために形成する。コレクタ引出し
領域１１は、フォトレジストをマスクにしてエピタキシ
ャル層９にｎ型不純物（リン）をイオン注入して形成す
る。このｎ型不純物の表面濃度は１×１０16cm-2程度、
加速エネルギーは８０KeV 程度である。サブコレクタ領
域１２は、フォトレジストをマスクにしてエピタキシャ
ル層９にｎ型不純物（リン）をイオン注入して形成す
る。このｎ型不純物の表面濃度は１×１０13cm-2程度、
加速エネルギーは５００KeV 程度である。その後、フォ
トレジストを除去し、上記イオン注入で受けたエピタキ
シャル層９のダメージを９５０℃、１０分程度の熱処理
で回復させる。
【００４９】次に、図８に示すように、ＣＶＤ法で窒化
シリコン膜１３とＰＳＧ(Phospho Silicate Glass)膜１
４とをそれぞれ１００nm程度、２００nm程度の膜厚で順
次堆積した後、ＰＳＧ膜１４、窒化シリコン膜１３、フ
ィールド酸化膜１０およびエピタキシャル層９をエッチ
ングし、酸化シリコン層４に達するＵ溝１５を形成す
る。ＰＳＧ膜１４、窒化シリコン膜１３およびフィール
ド酸化膜１０のエッチングは、フォトレジストをマスク
にして、フッ素系のガスを用いた反応性イオンエッチン
グ法により行う。その後、フォトレジストを除去し、Ｐ
ＳＧ膜１４をマスクにして、塩素系のガスもしくはＨＢ
ｒガスを用いた反応性イオンエッチング法により、エピ
タキシャル層９、酸化シリコン層４をエッチングする。
【００５０】次に、Ｕ溝１５の内部に酸化シリコン膜１
６を埋め込む。この酸化シリコン膜１６の埋め込みは、
２工程に分けて行う。まず、Ｕ溝１５の内部を含むＰＳ
Ｇ膜１６上にＣＶＤ法で膜厚５００nm程度の酸化シリコ
ン膜１６を堆積し、この酸化シリコン膜１６をエッチバ
ックする。このとき、図９に示すように、Ｕ溝１５内の
酸化シリコン膜１６の表面がＵ溝１５の開口部より低い
位置に後退するまでオーバーエッチングする。このオー
バーエッチングにより、ＰＳＧ膜１４も同時エッチング
されるが、その下層の窒化シリコン膜１３がエッチング
ストッパとして機能するので、フィールド酸化膜１０や
基板が削られることはない。酸化シリコン膜１６をＵ溝
１５の開口部より低い位置までオーバーエッチングする
ことにより、酸化シリコン膜１８の堆積時にＵ溝１５の
内部に生じたボイド１７もＵ溝１５の開口部より深い位
置まで後退する。その後、膜厚１０００nm程度の酸化シ
リコン膜１６をもう一度堆積し、図１０に示すように、
Ｕ溝１５内の酸化シリコン膜１６の表面がＵ溝１５の開
口部とほぼ同じ高さになるまでエッチバックする。
【００５１】次に、窒化シリコン膜１３をウェットエッ
チングで除去した後、図１１に示すように、ＣＶＤ法で
膜厚５０nm程度の酸化シリコン膜１８、膜厚２００nm程
度の多結晶シリコン膜１９を順次堆積する。この多結晶
シリコン膜１９には、その堆積時または堆積後にホウ素
をドープし、その導電型をｐ型にする。
【００５２】次に、図１２に示すように、フォトレジス
トをマスクにしたエッチングで多結晶シリコン膜１９を
パターニングし、ｎ型埋込み層８が形成されていない領
域のフィールド酸化膜１０上に抵抗素子１９Ｒを形成す
る。一般に、半導体基板上に形成した抵抗素子に電気信
号が流れると抵抗素子の周りに電界が発生し、基板中に
も電流が流れる。そのため、エネルギーロスが生じ、抵
抗素子中を伝搬する信号は基板の影響を受けて遅延する
こととなる。本実施例では、抵抗素子１９Ｒの直下にｎ
型埋込み層８がないために基板中の抵抗が高く、従っ
て、基板効果を低減することができる。
【００５３】次に、図１３に示すように、ＣＶＤ法で膜
厚５０nm程度の酸化シリコン膜２０を堆積した後、この
酸化シリコン膜２０上にＣＶＤ法で堆積した膜厚２００
nm程度の多結晶シリコン膜をパターニングして、バイポ
ーラトランジスタのベース引出し電極２１を形成する。
酸化シリコン膜２０は有機系シランガスを用い、７００
℃程度の温度で堆積する。また、多結晶シリコン膜には
イオン注入法でホウ素をドープし、その導電型をｐ型に
する。ホウ素の表面濃度は１×１０16cm-2程度、加速エ
ネルギーは１５KeV 程度である。
【００５４】次に、図１４に示すように、ＣＶＤ法で膜
厚２００nm程度の酸化シリコン膜２２を堆積した後、こ
の酸化シリコン膜２２とその下層のベース引出し電極２
１とをエッチングして開孔部２３を形成する。酸化シリ
コン膜２２は無機系シランガスを用い、８００℃程度の
温度で堆積する。続いて、図１５に示すように、開孔部
２３の側壁にサイドウォールスペーサ２４を形成する。
サイドウォールスペーサ２４は、ＣＶＤ法で膜厚１００
nm程度の窒化シリコン膜を堆積した後、この窒化シリコ
ン膜を反応性イオンエッチング法で加工して形成する。
このとき、酸化シリコン膜２０がエッチングストッパと
して機能するので、開孔部２３の底部に基板（エピタキ
シャル層９）が露出することはない。
【００５５】次に、図１６に示すように、開孔部２３の
底部に露出した酸化シリコン膜２０をウェットエッチン
グする。このとき、酸化シリコン膜２０は横方向にもエ
ッチングされるので、開孔部２３の底部にベース引出し
電極２１の一部が露出する。酸化シリコン膜２０をウェ
ットエッチングすると、酸化シリコン膜２２も同時にエ
ッチングされるが、酸化シリコン膜２０と酸化シリコン
膜２２とは堆積条件（温度）が異なるので、エッチング
レートに２倍程度の差が生じる。そのため、酸化シリコ
ン膜２０が横方向に0.２μｍ程度エッチングされる間の
酸化シリコン膜２２のエッチング量は0.１μｍ程度に抑
さえられる。
【００５６】次に、図１７に示すように、開孔部２３の
底部に露出した基板（エピタキシャル層９）の表面にホ
ウ素をドープしたシリコン層を選択的にエピタキシャル
成長させることにより、ベース層２５を自己整合で形成
する。開孔部２３の底部にはベース引出し電極２１の一
部が露出しているので、ベース層２５の端部（グラフト
ベース領域）がベース引出し電極２１と電気的に接続さ
れる。
【００５７】上記ベース層２５を形成するときは、図１
８に示すように、まず基板の表面に膜厚２５nm程度の真
性ベース層２５ａを選択的にエピタキシャル成長させ、
続いて図１９に示すように、この真性ベース層２５ａの
表面に膜厚１５nm程度のバッファ層２５ｂを選択的にエ
ピタキシャル成長させる。真性ベース層２５ａにはホウ
素を３×１０19cm-3程度ドープし、バッファ層２５ｂに
はホウ素を２×１０17cm-3程度ドープする。
【００５８】このとき、酸化シリコン膜２０の膜厚を真
性ベース層２５ａの膜厚よりも厚く、かつ真性ベース層
２５ａとバッファ層２５ｂの総和の膜厚よりも薄くして
おく。このようにすると、図１９に示すように、ファセ
ット２７はバッファ層２５ｂ中で発生するため、真性ベ
ース層２５ａ自体の幅が狭くなることはない。従って、
真性ベース層２５ａの耐圧低下を防ぐことができる。ま
た、バッファ層２５ｂは極く周辺部で膜厚が薄くなるだ
けなので、バッファ層２５ｂを挿入したことによるエミ
ッタ−ベース間寄生容量低減の効果が損なわれることも
ない。
【００５９】次に、ウェットエッチングおよび純水リン
スによりベース層２５の表面を洗浄した後、ＲＴＡ装置
(Rapid Thermal Anneal)を用いて６５０℃の赤外加熱を
行い、ベース層２５の表面の水素ターミネーションおよ
びＯＨ基ターミネーションを除去する。これにより、上
記ＲＴＡ装置内または後の工程でエミッタ引出し電極用
多結晶シリコン膜を堆積するＣＶＤ装置内において、均
一な自然酸化膜を低温で形成することができるようにな
る。
【００６０】次に、図２０に示すように、ＣＶＤ法で堆
積した膜厚２００nm程度のｎ型多結晶シリコン膜をパタ
ーニングして、ベース層２５上にエミッタ引出し電極２
６を形成する。多結晶シリコン膜の導電型をｎ型にする
には、原料ガスとしてＳｉＨ4 とＰＨ3 の混合ガスを用
い、５４０℃程度の温度で成膜する。リンのドープ量は
４×１０20cm-3程度である。原料ガスとしてＳｉ2 Ｈ6
とＰＨ3 の混合ガスを用いる場合は、５１０℃程度の温
度で成膜する。
【００６１】次に、図２１に示すように、ＣＶＤ法で膜
厚１μｍ程度のＢＰＳＧ(Boron-doped Phospho Silicat
e Glass)膜２８を堆積する。そして、９００℃、１０秒
程度の急速アニール(Rapid Thermal Anneal)を行い、シ
リコン中にドープした各種不純物の活性化を行う。続い
て、回転塗布法で膜厚３００nm程度のスピンオングラス
膜２９を堆積し、その表面を８００nm程度エッチバック
して平坦化する。
【００６２】次に、図２２に示すように、ＢＰＳＧ膜２
８およびスピンオングラス膜２９をエッチングして、ベ
ース引出し電極２１に達する接続孔３０、エミッタ引出
し電極２６に達する接続孔３１、コレクタ引出し電極１
１に達する接続孔３２、抵抗素子１９Ｒに達する接続孔
３３、３４をそれぞれ形成し、続いてスピンオングラス
膜２９上に堆積したＡｌ合金などのメタル膜をパターニ
ングして、配線３５〜３９を形成する。以上の工程によ
り、バイポーラトランジスタが略完成する。
【００６３】（実施例２）前記実施例１の製造方法で
は、開孔部２３の底部に露出した酸化シリコン膜２０を
ウェットエッチングする際、開孔部２３以外の領域の段
差（例えば抵抗素子１９Ｒによって形成される段差）の
側壁に生じたサイドウォールスペーサが剥がれることが
ある。この問題を回避するため、本実施例では酸化シリ
コン膜２０をウェットエッチングする前に基板表面を平
坦化する。
【００６４】まず、図２３に示すように、前記実施例１
と同じ方法でベース引出し電極２１を形成する。次に、
図２４に示すように、ＣＶＤ法で膜厚３００nm程度の酸
化シリコン膜２２を堆積した後、この酸化シリコン膜２
２上に膜厚３００nm程度のスピンオングラス膜４０を回
転塗布し、続いてスピンオングラス膜４０と酸化シリコ
ン膜２２を合計で４００nm程度エッチバックすることに
より、基板表面を平坦化する。
【００６５】次に、図２５に示すように、スピンオング
ラス膜４０、酸化シリコン膜２２、ベース引出し電極２
１をエッチングして開孔部４１を形成し、その側壁に窒
化シリコン膜からなるサイドウォールスペーサ４２を形
成する。これ以後の工程は、前記実施例１と同じであ
る。
【００６６】本実施例によれば、開孔部２３の底部に露
出した酸化シリコン膜２０をウェットエッチングする工
程に先立って、基板表面を平坦化することにより、開孔
部４１以外の領域の段差が無くなるので、この開孔部４
１の側壁にサイドウォールスペーサ４２を形成した際、
開孔部４１以外の領域にサイドウォールスペーサが形成
されることはない。従って、サイドウォールスペーサの
剥がれによる異物発生の問題も生じることはない。
【００６７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６８】前記実施例ではＳＯＩ基板を使用したが、
通常のシリコン基板を用いたバイポーラトランジスタの
製造プロセスに適用することも可能である。この場合
は、リーチアップアイソレーション法により素子分離を
行うため、不純物をイオン注入する領域を調整する必要
がある。
【００６９】また、水素ターミネーションを除去してか
らエミッタ引出し電極を形成する本発明は、エピタキシ
ャル技術を適用せずに真性ベース領域を形成するバイポ
ーラトランジスタの製造プロセスに適用することも可能
である。
【００７０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７１】本発明によれば、エミッタ引出し電極形成
前に水素およびＯＨ基ターミネーションを除去すること
により、（１００）方位のシリコン結晶基板上に（１１
１）方位のアモルファスシリコンを成長させることがで
きるので、リーク電流の低減と電流増幅率の確保を両立
させることが可能となる。
【００７２】本発明によれば、真性ベース層の表面に低
不純物濃度のバッファ層を形成することにより、リーク
電流の低減とコレクタ−エミッタ耐圧の向上を両立させ
ることが可能となる。
【００７３】本発明によれば、製造工程における異物発
生のポテンシャルを低減することができるので、高速、
高性能バイポーラトランジスタの製造歩留まりを向上さ
せることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図２６】バイポーラトランジスタの電流増幅率とエミ
ッタ−ベース間のバンドギャップ差の相関を示すグラフ
である。
【図２７】（ａ）はシリコン基板上にアモルファスシリ
コンをＣＶＤ法で堆積し、熱処理により大粒径化させた
後に結晶方位を測定した結果を示すグラフ、（ｂ）は
（１００）の方位を持つシリコン基板上で多結晶化した
ＩＤＰ膜のＴＥＭサンプルの電子回折パターンを示す写
真である。
【図２８】酸化シリコン膜上とシリコン基板上での結晶
粒の成長をビーム顕微鏡で観察した結果を示すもので、
（ａ）はシリコン基板上の結晶粒を示す写真、（ｂ）は
熱酸化膜上の結晶粒を示す写真、（ｃ）は膜厚1.２nm程
度のケミカル・オキサイド膜上の結晶粒を示す写真であ
る。
【図２９】フーリエ赤外分光法(FTIR)で測定した熱処理
前後のシリコン基板表面のＳｉ−Ｈ強度の測定結果を示
すグラフである。
【図３０】フーリエ赤外分光法(FTIR)で測定した熱処理
前後のシリコン基板表面のＳｉ−Ｏ強度の測定結果を示
すグラフである。
【図３１】フーリエ赤外分光法(FTIR)で測定したシリコ
ン基板表面のＳｉ−Ｏ強度の窒素アニール酸素濃度依存
性を示すグラフである。
【図３２】水素ターミネーションの乖離による電流増幅
率とバンドギャップ差の相関を示すグラフである。
【符号の説明】
１ ＳＯＩ基板 ２ 支持基板 ３ 活性シリコン層 ４ 酸化シリコン層 ５ 酸化シリコン膜 ６ 窒化シリコン膜 ７ フォトレジスト ８ ｎ型埋込み層 ９ エピタキシャル層 １０ フィールド酸化膜 １１ コレクタ引出し領域 １２ サブコレクタ領域 １３ 窒化シリコン膜 １４ ＰＳＧ膜 １５ Ｕ溝 １６ 酸化シリコン膜 １７ ボイド １８ 酸化シリコン膜 １９ 多結晶シリコン膜 １９Ｒ 抵抗素子 ２０ 酸化シリコン膜 ２１ ベース引出し電極 ２２ 酸化シリコン膜 ２３ 開孔部 ２４ サイドウォールスペーサ ２５ ベース層 ２５ａ 真性ベース層 ２５ｂ バッファ層 ２６ エミッタ引出し電極 ２７ ファセット ２８ ＢＰＳＧ膜 ２９ スピンオングラス膜 ３０〜３４ 接続孔 ３５〜３９ 配線 ４０ スピンオングラス膜 ４１ 開孔部 ４２ サイドウォールスペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峰 利之 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 玉置 洋一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 熊内 隆宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 バイポーラトランジスタを有する半導体
    集積回路装置の製造方法であって、（ａ）バイポーラト
    ランジスタのコレクタ領域を構成する第１導電型の半導
    体基板の表面に、ベース領域を構成する第２導電型の半
    導体領域を形成する工程、（ｂ）前記半導体基板を熱処
    理して、前記第２導電型の半導体領域の表面の水素ター
    ミネーションおよびＯＨ基ターミネーションを除去する
    工程、（ｃ）前記半導体基板上に多結晶シリコン膜を堆
    積し、堆積と同時に前記多結晶シリコン膜に第１導電型
    の不純物をドープする工程、（ｄ）前記多結晶シリコン
    膜をパターニングして、前記第２導電型の半導体領域上
    にエミッタ引出し電極を形成する工程、を含むことを特
    徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法であって、前記半導体基板の熱処理温度が５５０
    〜６５０℃程度であることを特徴とする半導体集積回路
    装置の製造方法。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置の製造方法であって、前記半導体基板上にアモルフ
    ァスシリコン膜を堆積し、堆積と同時に前記アモルファ
    スシリコン膜に第１導電型の不純物をドープした後、７
    ５０〜９００℃程度の熱処理を行って前記アモルファス
    シリコン膜を多結晶化することを特徴とする半導体集積
    回路装置の製造方法。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置の製造方法であって、前記半導体基板の結晶方
    位が（１００）のとき、前記多結晶シリコン膜のグレイ
    ンの方位を（１１１）に配向させることを特徴とする半
    導体集積回路装置の製造方法。
  5. 【請求項５】 バイポーラトランジスタを有する半導体
    集積回路装置の製造方法であって、（ａ）第１導電型の
    半導体基板上に第１絶縁膜を介してベース引出し電極用
    の第２導電型多結晶シリコン膜を堆積し、次いで前記第
    ２導電型多結晶シリコン膜上に第２絶縁膜を堆積する工
    程、（ｂ）前記第２絶縁膜および前記第２導電型多結晶
    シリコン膜をエッチングして、前記第１絶縁膜に達する
    エミッタ開孔部を形成する工程、（ｃ）前記エミッタ開
    孔部の側壁に前記第１絶縁膜とはエッチングレートが異
    なる第３絶縁膜からなるサイドウォールスペーサを形成
    する工程、（ｄ）前記エミッタ開孔部の底部の前記第１
    絶縁膜をエッチングして前記半導体基板の表面を露出さ
    せると共に、前記第１絶縁膜の端部をサイドエッチング
    する工程、（ｅ）前記エミッタ開孔部の底部に露出した
    前記半導体基板の表面に第２導電型の不純物をドープし
    た半導体層を選択的にエピタキシャル成長させ、次いで
    前記半導体層の表面に前記半導体層よりも不純物濃度が
    低いバッファ層を選択的にエピタキシャル成長させる工
    程、（ｆ）前記エミッタ開孔部の内部を含む前記第２絶
    縁膜上に堆積した第１導電型多結晶シリコン膜をパター
    ニングしてエミッタ引出し電極を形成する工程、を含む
    ことを特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体集積回路装置の製
    造方法であって、前記第１絶縁膜の膜厚を前記半導体層
    の膜厚よりも厚く、かつ前記半導体層と前記バッファ層
    の総和の膜厚よりも薄くすることを特徴とする半導体集
    積回路装置の製造方法。
  7. 【請求項７】 請求項５または６記載の半導体集積回路
    装置の製造方法であって、前記エミッタ開孔部の底部の
    前記第１絶縁膜をエッチングする工程に先立って、前記
    第２絶縁膜の表面を平坦化することを特徴とする半導体
    集積回路装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記第２絶縁膜上に塗布したスピンオ
    ングラス膜をエッチバックすることにより、前記第２絶
    縁膜の表面を平坦化することを特徴とする半導体集積回
    路装置の製造方法。
JP20589395A 1995-08-11 1995-08-11 半導体集積回路装置の製造方法 Expired - Lifetime JP3545503B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP20589395A JP3545503B2 (ja) 1995-08-11 1995-08-11 半導体集積回路装置の製造方法
KR1019960029561A KR970013315A (ko) 1995-08-11 1996-07-22 반도체집적회로장치의 제조방법
US08/685,844 US5846869A (en) 1995-08-11 1996-07-24 Method of manufacturing semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20589395A JP3545503B2 (ja) 1995-08-11 1995-08-11 半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0955387A true JPH0955387A (ja) 1997-02-25
JP3545503B2 JP3545503B2 (ja) 2004-07-21

Family

ID=16514491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20589395A Expired - Lifetime JP3545503B2 (ja) 1995-08-11 1995-08-11 半導体集積回路装置の製造方法

Country Status (3)

Country Link
US (1) US5846869A (ja)
JP (1) JP3545503B2 (ja)
KR (1) KR970013315A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3628873B2 (ja) * 1998-04-28 2005-03-16 富士通株式会社 半導体装置及びその製造方法
US7294535B1 (en) 1998-07-15 2007-11-13 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7153729B1 (en) 1998-07-15 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US7282398B2 (en) * 1998-07-17 2007-10-16 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device and method of fabricating the same
US6559036B1 (en) 1998-08-07 2003-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6255184B1 (en) * 1999-08-30 2001-07-03 Episil Technologies, Inc. Fabrication process for a three dimensional trench emitter bipolar transistor
US6362081B1 (en) * 2000-01-20 2002-03-26 Winbond Electronics Corp. Method to improve resistance uniformity and repeatability for low energy ion implantation
US6620732B1 (en) * 2000-11-17 2003-09-16 Newport Fab, Llc Method for controlling critical dimension in a polycrystalline silicon emitter and related structure
US6271068B1 (en) * 2001-01-08 2001-08-07 Taiwan Semiconductor Manufacturing Company Method for making improved polysilicon emitters for bipolar transistors on BiCMOS integrated circuits
US6674102B2 (en) * 2001-01-25 2004-01-06 International Business Machines Corporation Sti pull-down to control SiGe facet growth
US6960820B2 (en) * 2003-07-01 2005-11-01 International Business Machines Corporation Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same
US7002221B2 (en) * 2003-08-29 2006-02-21 International Business Machines Corporation Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same
US8716096B2 (en) 2011-12-13 2014-05-06 International Business Machines Corporation Self-aligned emitter-base in advanced BiCMOS technology
EP3104418B8 (de) * 2015-06-08 2018-04-04 Meyer Burger (Germany) GmbH Verfahren und vorrichtung zum texturieren einer siliziumoberfläche

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187864A (ja) * 1988-01-22 1989-07-27 Hitachi Ltd バイポーラトランジスタおよびその製造方法
US5270224A (en) * 1988-03-11 1993-12-14 Fujitsu Limited Method of manufacturing a semiconductor device having a region doped to a level exceeding the solubility limit
JPH0230144A (ja) * 1988-07-19 1990-01-31 Fujitsu Ltd バイポーラトランジスタの製造方法
JP2503628B2 (ja) * 1989-02-10 1996-06-05 日本電気株式会社 バイポ―ラトランジスタの製造方法
GB8917852D0 (en) * 1989-08-04 1989-09-20 Shell Int Research Biocidal compounds
US5296388A (en) * 1990-07-13 1994-03-22 Matsushita Electric Industrial Co., Ltd. Fabrication method for semiconductor devices
US5194397A (en) * 1991-06-05 1993-03-16 International Business Machines Corporation Method for controlling interfacial oxide at a polycrystalline/monocrystalline silicon interface
US5352636A (en) * 1992-01-16 1994-10-04 Applied Materials, Inc. In situ method for cleaning silicon surface and forming layer thereon in same chamber
JP2850666B2 (ja) * 1992-09-24 1999-01-27 日本電気株式会社 自己整合型バイポーラトランジスタおよびその製造方法
US5380677A (en) * 1993-06-23 1995-01-10 Vlsi Technology, Inc. Method for reducing resistance at interface of single crystal silicon and deposited silicon
US5420050A (en) * 1993-12-20 1995-05-30 United Technologies Corporation Method of enhancing the current gain of bipolar junction transistors
US5420051A (en) * 1993-12-28 1995-05-30 Intel Corporation Pre-poly emitter implant

Also Published As

Publication number Publication date
US5846869A (en) 1998-12-08
JP3545503B2 (ja) 2004-07-21
KR970013315A (ko) 1997-03-29

Similar Documents

Publication Publication Date Title
JP2606141B2 (ja) 半導体装置およびその製造方法
US6756604B2 (en) Si-Ge base heterojunction bipolar device
US5296391A (en) Method of manufacturing a bipolar transistor having thin base region
US5766999A (en) Method for making self-aligned bipolar transistor
JPH07183310A (ja) 半導体装置及びその製造方法
JP2000031156A (ja) 粗さを抑えた外因性ベ―スを有するたて形バイポ―ラトランジスタとその製造方法
JP3545503B2 (ja) 半導体集積回路装置の製造方法
JP2629644B2 (ja) 半導体装置の製造方法
JPH09283440A (ja) 選択エピタキシャル膜の形成方法
JPH0793315B2 (ja) 半導体装置およびその製造方法
EP0076106A2 (en) Method for producing a bipolar transistor
JP3545470B2 (ja) 半導体集積回路装置の製造方法
JP2705344B2 (ja) 半導体装置及びその製造方法
JP2002524853A (ja) バイポーラトランジスタを備える半導体デバイスの製造方法
US5523614A (en) Bipolar transistor having enhanced high speed operation through reduced base leakage current
JPH0697400A (ja) Ｓｏｉウェーハ及びその製造方法
EP0042380B1 (en) Method for achieving ideal impurity base profile in a transistor
JP2652995B2 (ja) 半導体装置およびその製造方法
JPH0669225A (ja) バイポーラトランジスタの製造方法
JP2002026027A (ja) 半導体装置及びその製造方法
JPH07142505A (ja) 半導体装置の製造方法
JPH10125691A (ja) 半導体装置の製造方法
JPH05251358A (ja) 半導体装置の製造方法
JPH11214401A (ja) 半導体装置の製造方法
JP2001015522A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031218

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040330

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040408

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090416

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100416

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110416

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120416

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130416

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140416

Year of fee payment: 10

EXPY Cancellation because of completion of term