JPH11214401A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11214401A JPH11214401A JP1724998A JP1724998A JPH11214401A JP H11214401 A JPH11214401 A JP H11214401A JP 1724998 A JP1724998 A JP 1724998A JP 1724998 A JP1724998 A JP 1724998A JP H11214401 A JPH11214401 A JP H11214401A
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Abstract
(57)【要約】
【課題】 ベース層での不純物の拡散に影響をあたえる
ような高温での熱処理が不要で、かつエミッタ抵抗を低
くすることができる半導体装置の製造方法を提供する。 【解決手段】 化学気相成長法により第３の絶縁膜（窒
化シリコン）からなるサイドウォール３２の下端に到達
するようにベース層３４を形成し、次いでエミッタ領域
となる半導体層（第１導電型の不純物を含むシリコン
層）３８を形成するように同一の化学気相成長炉内でベ
ース層３４と第１導電型の不純物を含むシリコン層３８
とを連続的に成長させる。
ような高温での熱処理が不要で、かつエミッタ抵抗を低
くすることができる半導体装置の製造方法を提供する。 【解決手段】 化学気相成長法により第３の絶縁膜（窒
化シリコン）からなるサイドウォール３２の下端に到達
するようにベース層３４を形成し、次いでエミッタ領域
となる半導体層（第１導電型の不純物を含むシリコン
層）３８を形成するように同一の化学気相成長炉内でベ
ース層３４と第１導電型の不純物を含むシリコン層３８
とを連続的に成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、具体的にはべ−ス層の形成にエピタキシャ
ル成長技術を用いる、自己整合型バイポーラトランジス
タの製造方法に関する。
方法に係り、具体的にはべ−ス層の形成にエピタキシャ
ル成長技術を用いる、自己整合型バイポーラトランジス
タの製造方法に関する。
【０００２】
【従来の技術】近年バイポーラトランジスタの高速化の
要請からべ−ス層の薄膜化を図るために、べ−ス層の形
成をエピタキシャル成長法によって行なうバイポーラト
ランジスタの製造方法が提案されている。バイポーラト
ランジスタをエピタキシャル成長法で形成すると、従来
のイオン注入法で発生するチャネリングの問題、イオン
注入ダメージに伴う増速拡散の問題等が解決され、薄い
べ−ス層が実現される。
要請からべ−ス層の薄膜化を図るために、べ−ス層の形
成をエピタキシャル成長法によって行なうバイポーラト
ランジスタの製造方法が提案されている。バイポーラト
ランジスタをエピタキシャル成長法で形成すると、従来
のイオン注入法で発生するチャネリングの問題、イオン
注入ダメージに伴う増速拡散の問題等が解決され、薄い
べ−ス層が実現される。
【０００３】またバイポーラトランジスタをエピタキシ
ャル成長法で形成する場合にベ−ス層の厚みおよび不純
物濃度を全く独立に制御できると共に、べ−ス層をＳｉ
Ｇｅ合金とすることによりヘテロ接合バイポーラトラン
ジスタを実現できるという利点も有している。
ャル成長法で形成する場合にベ−ス層の厚みおよび不純
物濃度を全く独立に制御できると共に、べ−ス層をＳｉ
Ｇｅ合金とすることによりヘテロ接合バイポーラトラン
ジスタを実現できるという利点も有している。
【０００４】べ一ス層の形成を、選択的なエピタキシャ
ル成長法により行なう自己整合型バイポーラトランジス
タの製造方法の一例として、ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
ＶＯＬ．４１，Ｎｏ．８，Ａｕｇｕｓｔ，１９９４，
ｐｐ．１３７３−１３７８に開示されている技術があ
る。以下、図４に示す工程図に基づいて、その製造方法
について説明する。
ル成長法により行なう自己整合型バイポーラトランジス
タの製造方法の一例として、ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
ＶＯＬ．４１，Ｎｏ．８，Ａｕｇｕｓｔ，１９９４，
ｐｐ．１３７３−１３７８に開示されている技術があ
る。以下、図４に示す工程図に基づいて、その製造方法
について説明する。
【０００５】まず図４（Ａ）に示すように、Ｐ型シリコ
ン基板６０にＮ+ 型埋め込み拡散層６２、Ｎ- 型シリコ
ン層６４を順次、形成する。
ン基板６０にＮ+ 型埋め込み拡散層６２、Ｎ- 型シリコ
ン層６４を順次、形成する。
【０００６】次に、素子間分離領域を形成する予定領域
に当たる部分に、フィールドシリコン酸化膜６６を形成
した後、Ｎ- 型シリコン層６４上に第１のシリコン酸化
膜６８、基板全面に不純物としてボロンをドープした第
１の多糖晶シリコン層７０、第２のシリコン酸化膜７
２、シリコン窒化膜７４を順次、形成する。
に当たる部分に、フィールドシリコン酸化膜６６を形成
した後、Ｎ- 型シリコン層６４上に第１のシリコン酸化
膜６８、基板全面に不純物としてボロンをドープした第
１の多糖晶シリコン層７０、第２のシリコン酸化膜７
２、シリコン窒化膜７４を順次、形成する。
【０００７】次にシリコン窒化膜７４、第２のシリコン
酸化膜７２、第１の多結晶シリコン層７０を公知のリソ
グラフィ技術および異方性ドライエッチング技術により
パターニングして、エミッタ開口部７６を形成する（図
４（Ｂ））。次にエミッタ開口部７６側壁に窒化シリコ
ンからなるサイドウォール７８を形成後、等方性のウエ
ットエッチングによりエミッタ開口部７６内部の第１の
シリコン酸化膜３５をＮ- 型シリコン層６４の表面が露
出するまで除去するとともに、エミッタ開口部７６の端
部から後退させる（図４（Ｃ））。
酸化膜７２、第１の多結晶シリコン層７０を公知のリソ
グラフィ技術および異方性ドライエッチング技術により
パターニングして、エミッタ開口部７６を形成する（図
４（Ｂ））。次にエミッタ開口部７６側壁に窒化シリコ
ンからなるサイドウォール７８を形成後、等方性のウエ
ットエッチングによりエミッタ開口部７６内部の第１の
シリコン酸化膜３５をＮ- 型シリコン層６４の表面が露
出するまで除去するとともに、エミッタ開口部７６の端
部から後退させる（図４（Ｃ））。
【０００８】次に図５（Ｄ）に示すように、選択化学気
相成長技術を用いてＮ- 型シリコン層６４上に、Ｐ型ベ
−ス層８０を形成する。この時、同時に第１の多結晶シ
リコン層７０のひさしから、Ｐ型ベ−ス層８０と同様の
厚みの第２の多結晶シリコン層８２が成長し、これによ
りＰ型ベ−ス層８０と第１の多結晶シリコン層７０は接
続される。
相成長技術を用いてＮ- 型シリコン層６４上に、Ｐ型ベ
−ス層８０を形成する。この時、同時に第１の多結晶シ
リコン層７０のひさしから、Ｐ型ベ−ス層８０と同様の
厚みの第２の多結晶シリコン層８２が成長し、これによ
りＰ型ベ−ス層８０と第１の多結晶シリコン層７０は接
続される。
【０００９】次に窒化シリコンからなるサイドウォール
７８の側壁に酸化シリコンからなるサイドウォール８４
を形成した後、Ｎ+ 型多結晶シリコン層８６を基板全面
に形成し、パターニングを行なう。更に第３のシリコン
酸化膜８８を基板全面に形成後、熱処理を行なう。
７８の側壁に酸化シリコンからなるサイドウォール８４
を形成した後、Ｎ+ 型多結晶シリコン層８６を基板全面
に形成し、パターニングを行なう。更に第３のシリコン
酸化膜８８を基板全面に形成後、熱処理を行なう。
【００１０】その後、べ一ス、エミッタ、コレクタの各
領域とのコンタクトをとりるための開口及びメタライゼ
ーション等を行なうことにより電極、配線等を形成し、
バイポーラトランジスタが得られる（図示せず）。
領域とのコンタクトをとりるための開口及びメタライゼ
ーション等を行なうことにより電極、配線等を形成し、
バイポーラトランジスタが得られる（図示せず）。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法では、エミッタ領域となるＮ+
型多結晶シリコン層８６の形成前に酸化シリコンからな
るサイドウォール８４を形成する際にＰ型べ−ス層８０
の表面に薄い酸化膜が形成されために、Ｎ+ 型多結晶シ
リコン層８６を形成した際に上記薄い酸化膜がＰ型べ−
ス層８０とＮ+ 型多結晶シリコン層８６との界面に存在
し、電子の流れを阻害するので、エミッタ抵抗が高くな
り、バイポーラトランジスタの高速化が妨げられる、と
いう問題があった。
た半導体装置の製造方法では、エミッタ領域となるＮ+
型多結晶シリコン層８６の形成前に酸化シリコンからな
るサイドウォール８４を形成する際にＰ型べ−ス層８０
の表面に薄い酸化膜が形成されために、Ｎ+ 型多結晶シ
リコン層８６を形成した際に上記薄い酸化膜がＰ型べ−
ス層８０とＮ+ 型多結晶シリコン層８６との界面に存在
し、電子の流れを阻害するので、エミッタ抵抗が高くな
り、バイポーラトランジスタの高速化が妨げられる、と
いう問題があった。
【００１２】上述した薄い酸化膜は、試料が大気に曝さ
れることのみによっても形成されるために、エミッタ領
域となるＮ+ 型多結晶シリコン層の形成前に酸化シリコ
ンからなるサイドウォールを形成する従来の半導体装置
の製造方法では、Ｐ型べ−ス層８０の表面に薄い酸化膜
が形成されることは回避できないものであった。
れることのみによっても形成されるために、エミッタ領
域となるＮ+ 型多結晶シリコン層の形成前に酸化シリコ
ンからなるサイドウォールを形成する従来の半導体装置
の製造方法では、Ｐ型べ−ス層８０の表面に薄い酸化膜
が形成されることは回避できないものであった。
【００１３】一方、寄生抵抗であるエミッタ抵抗は、エ
ミッタ領域となるＮ+ 型多結晶シリコン層形成後の熱処
理により界面の酸化膜を球状に凝集させ、酸化膜の存在
しない領域を形成することや、Ｎ+ 型多結晶シリコン層
の形成前に、エピタキシャル成長工程で通常行われてい
るように、水素雰囲気中で熱処理し還元除去することに
より低減できるが、いずれの場合も効果を得るためには
９００°C 程度以上の高温での熱処理が必要であった。
このような高温での熱処理により上記酸化膜を除去しよ
うとすると、Ｐ型べ−ス層８０内の不純物であるボロン
の拡散を誘起し、エピタキシャル成長法で得られた急峻
なボロンプロファイルを拡げてしまい、極く薄いべ−ス
層が実現できないという問題があった。
ミッタ領域となるＮ+ 型多結晶シリコン層形成後の熱処
理により界面の酸化膜を球状に凝集させ、酸化膜の存在
しない領域を形成することや、Ｎ+ 型多結晶シリコン層
の形成前に、エピタキシャル成長工程で通常行われてい
るように、水素雰囲気中で熱処理し還元除去することに
より低減できるが、いずれの場合も効果を得るためには
９００°C 程度以上の高温での熱処理が必要であった。
このような高温での熱処理により上記酸化膜を除去しよ
うとすると、Ｐ型べ−ス層８０内の不純物であるボロン
の拡散を誘起し、エピタキシャル成長法で得られた急峻
なボロンプロファイルを拡げてしまい、極く薄いべ−ス
層が実現できないという問題があった。
【００１４】本発明は、このような事情に鑑みてなされ
たものであり、ベース層での不純物の拡散に影響を与え
るような高温での熱処理が不要で、かつエミッタ抵抗を
低くすることができる半導体装置の製造方法を提供する
ことを目的とする。
たものであり、ベース層での不純物の拡散に影響を与え
るような高温での熱処理が不要で、かつエミッタ抵抗を
低くすることができる半導体装置の製造方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、半導体基板上に第１導電型
のシリコン層を形成し、更に該第１導電型のシリコン層
上に第１の絶縁膜を形成する第１の工程と、前記第１の
絶縁膜上に第１導電型と異なる第２導電型の不純物を含
む多結晶シリコン層を形成する第２の工程と、前記多結
晶シリコン層上に第２の絶縁膜を形成する第３の工程
と、第２の絶縁膜と多結晶シリコン層の一部を前記第１
の絶縁膜の表面が露出するまで除去し開口部を形成する
第４の工程と、前記開口部の側壁に第３の絶縁膜からな
るサイドウォールを形成する第５の工程と、開口部底部
の第１の絶縁膜を前記第１導電型のシリコン層の表面が
露出するまで除去し、かつ開口部の端部より所定長、前
記第１導電型のシリコン層の表面に沿って後退させるよ
うに除去することにより多結晶シリコン層からなるひさ
し部分を形成する第６の工程と、露出した第１導電型の
シリコン層上に、第２導電型の不純物を少なくともその
一部に含む半導体層を選択的に成長させ、それと同時に
前記多結晶シリコンのひさし部分から多結晶半導体層を
成長させる第７の工程と、前記第２導電型の不純物を少
なくともその一部に含む半導体層上に、第１導電型の不
純物を含むシリコン層を成長する第８の工程と、を含
み、前記第７及び第８の工程を同一炉内で連続的に行う
と共に、前記第７の工程において、前記第２導電型の不
純物を少なくともその一部に含む半導体層の成長中に、
その表面が前記第３の絶縁膜からなるサイドウォ一ルの
下端に達するように前記半導体層を成長させることを特
徴とする。
に請求項１に記載の発明は、半導体基板上に第１導電型
のシリコン層を形成し、更に該第１導電型のシリコン層
上に第１の絶縁膜を形成する第１の工程と、前記第１の
絶縁膜上に第１導電型と異なる第２導電型の不純物を含
む多結晶シリコン層を形成する第２の工程と、前記多結
晶シリコン層上に第２の絶縁膜を形成する第３の工程
と、第２の絶縁膜と多結晶シリコン層の一部を前記第１
の絶縁膜の表面が露出するまで除去し開口部を形成する
第４の工程と、前記開口部の側壁に第３の絶縁膜からな
るサイドウォールを形成する第５の工程と、開口部底部
の第１の絶縁膜を前記第１導電型のシリコン層の表面が
露出するまで除去し、かつ開口部の端部より所定長、前
記第１導電型のシリコン層の表面に沿って後退させるよ
うに除去することにより多結晶シリコン層からなるひさ
し部分を形成する第６の工程と、露出した第１導電型の
シリコン層上に、第２導電型の不純物を少なくともその
一部に含む半導体層を選択的に成長させ、それと同時に
前記多結晶シリコンのひさし部分から多結晶半導体層を
成長させる第７の工程と、前記第２導電型の不純物を少
なくともその一部に含む半導体層上に、第１導電型の不
純物を含むシリコン層を成長する第８の工程と、を含
み、前記第７及び第８の工程を同一炉内で連続的に行う
と共に、前記第７の工程において、前記第２導電型の不
純物を少なくともその一部に含む半導体層の成長中に、
その表面が前記第３の絶縁膜からなるサイドウォ一ルの
下端に達するように前記半導体層を成長させることを特
徴とする。
【００１６】請求項２に記載の発明は、請求項１に記載
の半導体装置の製造方法において、前記第２導電型の不
純物を少なくともその一部に含む半導体層がシリコンか
らなることを特徴とする。
の半導体装置の製造方法において、前記第２導電型の不
純物を少なくともその一部に含む半導体層がシリコンか
らなることを特徴とする。
【００１７】請求項１、２に記載の半導体装置の製造方
法によれば、化学気相成長法により第３の絶縁膜からな
るサイドウォールの下端に到達するようにベース層を形
成し、次いでエミッタ領域となる半導体層（第１導電型
の不純物を含むシリコン層）を形成するように同一の化
学気相成長炉内でベース層と第１導電型の不純物を含む
シリコン層とを連続的に成長させるようにしたので、ベ
ース層での不純物の拡散に影響を与えるような高温での
熱処理が不要となり、エミッタ領域となる半導体層とベ
−ス層との界面に酸化膜は形成されないので、エミッタ
抵抗を低くすることができる。
法によれば、化学気相成長法により第３の絶縁膜からな
るサイドウォールの下端に到達するようにベース層を形
成し、次いでエミッタ領域となる半導体層（第１導電型
の不純物を含むシリコン層）を形成するように同一の化
学気相成長炉内でベース層と第１導電型の不純物を含む
シリコン層とを連続的に成長させるようにしたので、ベ
ース層での不純物の拡散に影響を与えるような高温での
熱処理が不要となり、エミッタ領域となる半導体層とベ
−ス層との界面に酸化膜は形成されないので、エミッタ
抵抗を低くすることができる。
【００１８】また請求項１、２に記載の半導体装置の製
造方法によれば、第３の絶縁膜からなるサイドウォール
の下端に到達するようにベース層を形成するので、従来
技術（図５（Ｄ））のように上記サイドウォールの側壁
に更に絶縁膜からなる第２のサイドウォールを形成しな
くてもベース領域の取り出し電極となる第２導電型の第
１の多結晶シリコン層とエミッタ領域となる第１導電型
の不純物を含むシリコン層とを分離できるために製造工
程を簡略化することができる。
造方法によれば、第３の絶縁膜からなるサイドウォール
の下端に到達するようにベース層を形成するので、従来
技術（図５（Ｄ））のように上記サイドウォールの側壁
に更に絶縁膜からなる第２のサイドウォールを形成しな
くてもベース領域の取り出し電極となる第２導電型の第
１の多結晶シリコン層とエミッタ領域となる第１導電型
の不純物を含むシリコン層とを分離できるために製造工
程を簡略化することができる。
【００１９】更に請求項１、２に記載の半導体装置の製
造方法では従来技術（図５（Ｄ））のように第２のサイ
ドウォールを形成しなくてもすむので、上記サイドウォ
ールの側壁に更に絶縁膜からなる第２のサイドウォール
を形成する際にベース層表面がエッチングされ、ベース
層の厚さが変動し、トランジスタ特性の制御性が損われ
る、というエッチングダメージを回避することができ
る。
造方法では従来技術（図５（Ｄ））のように第２のサイ
ドウォールを形成しなくてもすむので、上記サイドウォ
ールの側壁に更に絶縁膜からなる第２のサイドウォール
を形成する際にベース層表面がエッチングされ、ベース
層の厚さが変動し、トランジスタ特性の制御性が損われ
る、というエッチングダメージを回避することができ
る。
【００２０】請求項３に記載の発明は、請求項１に記載
の半導体装置の製造方法において、前記第２導電型の不
純物を少なくともその一部に含む半導体層がシリコンゲ
ルマニウムからなることを特徴とする。
の半導体装置の製造方法において、前記第２導電型の不
純物を少なくともその一部に含む半導体層がシリコンゲ
ルマニウムからなることを特徴とする。
【００２１】請求項３に記載の半導体装置の製造方法に
よれば、シリコンゲルマニウムをベース層とする半導体
装置（ヘテロ接合バイポーラトランジスタ）についても
請求項１、２と同様の効果が得られる。
よれば、シリコンゲルマニウムをベース層とする半導体
装置（ヘテロ接合バイポーラトランジスタ）についても
請求項１、２と同様の効果が得られる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態のを図
面を参照して詳細に説明する。本発明の第１の実施の形
態に係る半導体装置の製造方法を図１及び図２に基づい
て説明する。
面を参照して詳細に説明する。本発明の第１の実施の形
態に係る半導体装置の製造方法を図１及び図２に基づい
て説明する。
【００２３】まず図１（Ａ）に示すように、Ｐ型のシリ
コン基板１０にＮ+ 型埋め込み拡散層１２、Ｎ- 型シリ
コン層１４を順次、形成する。次に、素子間分離領域を
形成する予定領域に相当する部分に、フィールドシリコ
ン酸化膜１６を形成した後、Ｎ- 型シリコン層１４上に
膜厚１００ｎｍの第１のシリコン酸化膜１８を形成す
る。次いで、基板全面に、５×ｌ０20ｃｍ-3程度のボロ
ンを含む第１の多結晶シリコン層２０、第２のシリコン
酸化膜２２を順次、形成した後、膜厚１００ｎｍのシリ
コン窒化膜２４を形成する。
コン基板１０にＮ+ 型埋め込み拡散層１２、Ｎ- 型シリ
コン層１４を順次、形成する。次に、素子間分離領域を
形成する予定領域に相当する部分に、フィールドシリコ
ン酸化膜１６を形成した後、Ｎ- 型シリコン層１４上に
膜厚１００ｎｍの第１のシリコン酸化膜１８を形成す
る。次いで、基板全面に、５×ｌ０20ｃｍ-3程度のボロ
ンを含む第１の多結晶シリコン層２０、第２のシリコン
酸化膜２２を順次、形成した後、膜厚１００ｎｍのシリ
コン窒化膜２４を形成する。
【００２４】次にシリコン窒化膜２４、第２のシリコン
酸化膜２２、第１の多結晶シリコン層２０を公知のリソ
グラフィ技術および異方性ドライエッチング技術により
パターニングして、エミッタ開口部３０を形成する（図
１（Ｂ））。 次に、エミッタ開口部３０側壁に窒化シ
リコンからなるサイドウォール３２を形成後、弗酸溶液
を用いた等方性のウエットエッチングによりエミッタ開
口部３０底部の第１のシリコン酸化膜５をＮ- 型シリコ
ン層１４の表面が露出するまで除去するとともに、開口
端から２００ｎｍ程度、Ｎ- 型シリコン層１４の表面に
沿って後退させるように除去する（図１（Ｃ））。
酸化膜２２、第１の多結晶シリコン層２０を公知のリソ
グラフィ技術および異方性ドライエッチング技術により
パターニングして、エミッタ開口部３０を形成する（図
１（Ｂ））。 次に、エミッタ開口部３０側壁に窒化シ
リコンからなるサイドウォール３２を形成後、弗酸溶液
を用いた等方性のウエットエッチングによりエミッタ開
口部３０底部の第１のシリコン酸化膜５をＮ- 型シリコ
ン層１４の表面が露出するまで除去するとともに、開口
端から２００ｎｍ程度、Ｎ- 型シリコン層１４の表面に
沿って後退させるように除去する（図１（Ｃ））。
【００２５】次に図２（Ｄ）に示すように選択化学気相
成長技術を用いてＮ- 型シリコン層１４上に、少なくと
もその一部に高濃度のボロンをドープした膜厚約１２０
ｎｍのべ一ス層３４を形成する。この時第１の多結晶シ
リコン層２０のひさしから、べ一ス層３４と同様の厚み
の第２の多結晶シリコン層３６が成長し、これによりべ
−ス層３４と第１の多結晶シリコン層２０は接続され
る。またべ−ス層３４の表面は、窒化シリコンからなる
サイドウォール３２の下端に達する。このべ−ス層３４
の成長は、例えばキャリアガスである水素中に、シリコ
ンのソースガスとしてジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）、ボロンのドーパントガスとしてジボラン（Ｂ2
Ｈ6 ）を添加し化学気相成長炉内に供給することにより
行われ、さらにこれらのガスに少量の塩化水素（ＨＣ
ｌ）ガスを添加することにより、シリコン表面にはエピ
タキシャル成長が起きるが、絶縁膜表面にはエピタキシ
ャル成長が起きない選択成長が可能となる。
成長技術を用いてＮ- 型シリコン層１４上に、少なくと
もその一部に高濃度のボロンをドープした膜厚約１２０
ｎｍのべ一ス層３４を形成する。この時第１の多結晶シ
リコン層２０のひさしから、べ一ス層３４と同様の厚み
の第２の多結晶シリコン層３６が成長し、これによりべ
−ス層３４と第１の多結晶シリコン層２０は接続され
る。またべ−ス層３４の表面は、窒化シリコンからなる
サイドウォール３２の下端に達する。このべ−ス層３４
の成長は、例えばキャリアガスである水素中に、シリコ
ンのソースガスとしてジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ）、ボロンのドーパントガスとしてジボラン（Ｂ2
Ｈ6 ）を添加し化学気相成長炉内に供給することにより
行われ、さらにこれらのガスに少量の塩化水素（ＨＣ
ｌ）ガスを添加することにより、シリコン表面にはエピ
タキシャル成長が起きるが、絶縁膜表面にはエピタキシ
ャル成長が起きない選択成長が可能となる。
【００２６】続いて、同じ化学気相成長炉内で、塩化水
素の添加をやめ、シリコンのソースガスをシラン（Ｓｉ
Ｈ4 ）に切り替え、リンのドーパントガスとしてホスフ
ィン（ＰＨ3 ）を添加し、厚み２００ｎｍの５×ｌ０20
cm-3程度のリンを含むシリコン層を形成する。これらの
ガスを用いた場合、エピタキシャル成長は非選択的に起
こり、べ一ス層３４上にはＮ+ 型シリコン層３８が、シ
リコン窒化膜２４上及び窒化シリコンからなるサイドウ
ォール３２上にはＮ+ 型多結晶シリコン層４０がそれぞ
れ形成される。
素の添加をやめ、シリコンのソースガスをシラン（Ｓｉ
Ｈ4 ）に切り替え、リンのドーパントガスとしてホスフ
ィン（ＰＨ3 ）を添加し、厚み２００ｎｍの５×ｌ０20
cm-3程度のリンを含むシリコン層を形成する。これらの
ガスを用いた場合、エピタキシャル成長は非選択的に起
こり、べ一ス層３４上にはＮ+ 型シリコン層３８が、シ
リコン窒化膜２４上及び窒化シリコンからなるサイドウ
ォール３２上にはＮ+ 型多結晶シリコン層４０がそれぞ
れ形成される。
【００２７】次に図２（Ｅ）に示すように、Ｎ+ 型多結
晶シリコン層４０をパターニング後、第３のシリコン酸
化膜４２を基板全面に形成する。次に７５０°C で３０
分程度の熱処理を行う。
晶シリコン層４０をパターニング後、第３のシリコン酸
化膜４２を基板全面に形成する。次に７５０°C で３０
分程度の熱処理を行う。
【００２８】その後、べ−ス、エミッタ、コレクタとの
コンタクトをとるための開口を形成し、メタライゼーシ
ョン等を行なうことにより、バイポーラトランジスタが
得られる（図示せず）。
コンタクトをとるための開口を形成し、メタライゼーシ
ョン等を行なうことにより、バイポーラトランジスタが
得られる（図示せず）。
【００２９】本発明の第１の実施の形態に係る半導体装
置の製造方法によれば、第１の酸化膜厚と、べ一ス層の
厚みとを適切に設定することにより、べ−ス層の成長時
に、その表面が窒化シリコンからなるサイドウォールの
下端に達するようにした後、エミッタ領域となるＮ+ シ
リコン層を、べ一ス層の成長に次いで同一の化学気相成
長炉内で連続的に形成するようにしたので、ベース層で
の不純物の拡散に影響を与えるような高温での熱処理が
不要となり、Ｎ+ シリコン層とベ−ス層との界面には酸
化膜は形成されないので、エミッタ抵抗を低くすること
ができる。
置の製造方法によれば、第１の酸化膜厚と、べ一ス層の
厚みとを適切に設定することにより、べ−ス層の成長時
に、その表面が窒化シリコンからなるサイドウォールの
下端に達するようにした後、エミッタ領域となるＮ+ シ
リコン層を、べ一ス層の成長に次いで同一の化学気相成
長炉内で連続的に形成するようにしたので、ベース層で
の不純物の拡散に影響を与えるような高温での熱処理が
不要となり、Ｎ+ シリコン層とベ−ス層との界面には酸
化膜は形成されないので、エミッタ抵抗を低くすること
ができる。
【００３０】また窒化シリコンからなるサイドウォール
サイドウォールの下端に到達するようにベース層を形成
するので、従来技術（図５（Ｄ））のように上記サイド
ウォールの側壁に更に絶縁膜からなる第２のサイドウォ
ールを形成しなくてもベース領域の取り出し電極となる
第１の多結晶シリコン層とエミッタ領域となる第１導電
型の不純物を含むシリコン層とを分離できるために製造
工程を簡略化することができる。
サイドウォールの下端に到達するようにベース層を形成
するので、従来技術（図５（Ｄ））のように上記サイド
ウォールの側壁に更に絶縁膜からなる第２のサイドウォ
ールを形成しなくてもベース領域の取り出し電極となる
第１の多結晶シリコン層とエミッタ領域となる第１導電
型の不純物を含むシリコン層とを分離できるために製造
工程を簡略化することができる。
【００３１】更に本発明の第１の実施の形態に係る半導
体装置の製造方法では従来技術（図５（Ｄ））のように
第２のサイドウォールを形成しなくてもすむので、上記
サイドウォールの側壁に更に絶縁膜からなる第２のサイ
ドウォールを形成する際にベース層表面がエッチングさ
れ、ベース層の厚さが変動し、トランジスタ特性の制御
性が損われる、というエッチングダメージを回避するこ
とができる。
体装置の製造方法では従来技術（図５（Ｄ））のように
第２のサイドウォールを形成しなくてもすむので、上記
サイドウォールの側壁に更に絶縁膜からなる第２のサイ
ドウォールを形成する際にベース層表面がエッチングさ
れ、ベース層の厚さが変動し、トランジスタ特性の制御
性が損われる、というエッチングダメージを回避するこ
とができる。
【００３２】次に本発明の第２の実施の形態に係る半導
体装置の製造方法について説明する。本実施の形態に係
る半導体装置の製造方法では図３に示すように、第１の
実施の形態と同様に図１（Ａ）〜（Ｃ）の各工程を経
て、弗酸溶液を用いた等方性のウエットエッチングによ
りエミッタ開口部底部の第１のシリコン酸化膜を第１導
電型のシリコン層の表面が露出するまで除去するととも
に、開口端から２００ｎｍ程度、第１導電型のシリコン
層の表面に沿って後退させた後、選択化学気相成長技術
を用いてＮ- 型シリコン層１４上に、その一部に５×ｌ
０19cm-3 程度のボロンをド−プした厚み７０ｎｍのシ
リコンゲルマニウムベース層５０をエピタキシャル成長
する。この時第１の多結晶シリコン層２０のひさしか
ら、シリコンゲルマニウムベ−ス層５０と同様の厚みの
多結晶シリコンゲルマニウム層５２が成長し、シリコン
ゲルマニウムベース層５０と多結晶シリコンゲルマニウ
ム層５２とは接続する。続いて、シリコンゲルマニウム
ベース層５０上に、厚み５０ｎｍの低濃度エミッタ層と
なる第２のＮ型シリコン層５４をエピタキシャル成長す
る。この成長中に、Ｎ型シリコン層５４の表面は、窒化
シリコンからなるサイドウォール３２の下端に達する。
シリコンゲルマニウムベース層５０の選択成長は、第１
の実施の形態で示したジクロルシラン、ジボラン、塩化
水素ガスに、ゲルマニウムのソースガスとして、ゲルマ
ン（ＧｅＨ4 ）を加えることにより行われ、第２のＮ型
シリコン層５４の選択成長は、ジクロルシラン、ホスフ
ィン、塩化水素ガスを用いて行われる。
体装置の製造方法について説明する。本実施の形態に係
る半導体装置の製造方法では図３に示すように、第１の
実施の形態と同様に図１（Ａ）〜（Ｃ）の各工程を経
て、弗酸溶液を用いた等方性のウエットエッチングによ
りエミッタ開口部底部の第１のシリコン酸化膜を第１導
電型のシリコン層の表面が露出するまで除去するととも
に、開口端から２００ｎｍ程度、第１導電型のシリコン
層の表面に沿って後退させた後、選択化学気相成長技術
を用いてＮ- 型シリコン層１４上に、その一部に５×ｌ
０19cm-3 程度のボロンをド−プした厚み７０ｎｍのシ
リコンゲルマニウムベース層５０をエピタキシャル成長
する。この時第１の多結晶シリコン層２０のひさしか
ら、シリコンゲルマニウムベ−ス層５０と同様の厚みの
多結晶シリコンゲルマニウム層５２が成長し、シリコン
ゲルマニウムベース層５０と多結晶シリコンゲルマニウ
ム層５２とは接続する。続いて、シリコンゲルマニウム
ベース層５０上に、厚み５０ｎｍの低濃度エミッタ層と
なる第２のＮ型シリコン層５４をエピタキシャル成長す
る。この成長中に、Ｎ型シリコン層５４の表面は、窒化
シリコンからなるサイドウォール３２の下端に達する。
シリコンゲルマニウムベース層５０の選択成長は、第１
の実施の形態で示したジクロルシラン、ジボラン、塩化
水素ガスに、ゲルマニウムのソースガスとして、ゲルマ
ン（ＧｅＨ4 ）を加えることにより行われ、第２のＮ型
シリコン層５４の選択成長は、ジクロルシラン、ホスフ
ィン、塩化水素ガスを用いて行われる。
【００３３】上記工程を終了した後、第１の実施の形態
と同様の工程を経ることにより、バイポーラトランジス
タが得られる。
と同様の工程を経ることにより、バイポーラトランジス
タが得られる。
【００３４】本発明の第２の実施の形態に係る半導体装
置の製造方法によれば、シリコンゲルマニウムをベース
層とする半導体装置（ヘテロ接合バイポーラトランジス
タ）についても第１の実施の形態と同様の効果が得られ
る。
置の製造方法によれば、シリコンゲルマニウムをベース
層とする半導体装置（ヘテロ接合バイポーラトランジス
タ）についても第１の実施の形態と同様の効果が得られ
る。
【００３５】尚、本発明の第１、第２の実施の形態で
は、本発明をＮＰＮ型バイポーラトランジスタに適用し
た例を説明したが、不純物の種類を変更することによ
り、ＰＮＰ型バイポーラトランジスタにも適用すること
が可能である。
は、本発明をＮＰＮ型バイポーラトランジスタに適用し
た例を説明したが、不純物の種類を変更することによ
り、ＰＮＰ型バイポーラトランジスタにも適用すること
が可能である。
【００３６】
【発明の効果】以上説明したように 請求項１、２に記
載の半導体装置の製造方法によれば、化学気相成長法に
より第３の絶縁膜からなるサイドウォールの下端に到達
するようにベース層を形成し、次いでエミッタ領域とな
る半導体層（第１導電型の不純物を含むシリコン層）を
形成するように同一の化学気相成長炉内でベース層と第
１導電型の不純物を含むシリコン層とを連続的に成長さ
せるようにしたので、ベース層での不純物の拡散に影響
を与えるような高温での熱処理が不要となり、エミッタ
領域となる半導体層とベ−ス層との界面に酸化膜は形成
されないので、エミッタ抵抗を低くすることができる。
載の半導体装置の製造方法によれば、化学気相成長法に
より第３の絶縁膜からなるサイドウォールの下端に到達
するようにベース層を形成し、次いでエミッタ領域とな
る半導体層（第１導電型の不純物を含むシリコン層）を
形成するように同一の化学気相成長炉内でベース層と第
１導電型の不純物を含むシリコン層とを連続的に成長さ
せるようにしたので、ベース層での不純物の拡散に影響
を与えるような高温での熱処理が不要となり、エミッタ
領域となる半導体層とベ−ス層との界面に酸化膜は形成
されないので、エミッタ抵抗を低くすることができる。
【００３７】また請求項１、２に記載の半導体装置の製
造方法によれば、第３の絶縁膜からなるサイドウォール
の下端に到達するようにベース層を形成するので、従来
技術（図５（Ｄ））のように上記サイドウォールの側壁
に更に絶縁膜からなる第２のサイドウォールを形成しな
くてもベース領域の取り出し電極となる第２導電型の第
１の多結晶シリコン層とエミッタ領域となる第１導電型
の不純物を含むシリコン層とを分離できるために製造工
程を簡略化することができる。
造方法によれば、第３の絶縁膜からなるサイドウォール
の下端に到達するようにベース層を形成するので、従来
技術（図５（Ｄ））のように上記サイドウォールの側壁
に更に絶縁膜からなる第２のサイドウォールを形成しな
くてもベース領域の取り出し電極となる第２導電型の第
１の多結晶シリコン層とエミッタ領域となる第１導電型
の不純物を含むシリコン層とを分離できるために製造工
程を簡略化することができる。
【００３８】更に請求項１、２に記載の半導体装置の製
造方法では従来技術（図５（Ｄ））のように第２のサイ
ドウォールを形成しなくてもすむので、上記サイドウォ
ールの側壁に更に絶縁膜からなる第２のサイドウォール
を形成する際にベース層表面がエッチングされ、ベース
層の厚さが変動し、トランジスタ特性の制御性が損われ
る、というエッチングダメージを回避することができ
る。
造方法では従来技術（図５（Ｄ））のように第２のサイ
ドウォールを形成しなくてもすむので、上記サイドウォ
ールの側壁に更に絶縁膜からなる第２のサイドウォール
を形成する際にベース層表面がエッチングされ、ベース
層の厚さが変動し、トランジスタ特性の制御性が損われ
る、というエッチングダメージを回避することができ
る。
【００３９】請求項３に記載の半導体装置の製造方法に
よれば、シリコンゲルマニウムをベース層とする半導体
装置（ヘテロ接合バイポーラトランジスタ）についても
請求項１、２と同様の効果が得られる。
よれば、シリコンゲルマニウムをベース層とする半導体
装置（ヘテロ接合バイポーラトランジスタ）についても
請求項１、２と同様の効果が得られる。
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法の内容を示す工程図。
製造方法の内容を示す工程図。
【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法の内容を示す工程図。
製造方法の内容を示す工程図。
【図３】本発明の第２の実施の形態に係る半導体装置の
製造方法の内容を示す工程図。
製造方法の内容を示す工程図。
【図４】従来の半導体装置の製造方法の一例を示す工程
図。
図。
【図５】従来の半導体装置の製造方法の一例を示す工程
図。
図。
１０ Ｐ型シリコン基板 １２ Ｎ+ 型埋込み拡散層（第１導電型のシリコン
層） １４ Ｎ- 型シリコン層（第１導電型のシリコン層） １６ フィールドシリコン酸化膜 １８ 第１のシリコン酸化膜（第１の絶縁膜） ２０ 第１の多結晶シリコン層（第２導電型の多結晶
シリコン層） ２２ 第２のシリコン酸化膜（第２の絶縁膜） ２４ シリコン窒化膜 ３０ エミッタ開口部（開口部） ３２ サイドウォール ３４ ベース層（第２導電型の半導体層） ３６ 第２の多結晶シリコン層（多結晶半導体層） ３８ Ｎ+ 型シリコン層（第１導電型のシリコン層） ４０ Ｎ+ 型多結晶シリコン層
層） １４ Ｎ- 型シリコン層（第１導電型のシリコン層） １６ フィールドシリコン酸化膜 １８ 第１のシリコン酸化膜（第１の絶縁膜） ２０ 第１の多結晶シリコン層（第２導電型の多結晶
シリコン層） ２２ 第２のシリコン酸化膜（第２の絶縁膜） ２４ シリコン窒化膜 ３０ エミッタ開口部（開口部） ３２ サイドウォール ３４ ベース層（第２導電型の半導体層） ３６ 第２の多結晶シリコン層（多結晶半導体層） ３８ Ｎ+ 型シリコン層（第１導電型のシリコン層） ４０ Ｎ+ 型多結晶シリコン層
Claims (3)
- 【請求項１】 半導体基板上に第１導電型のシリコン層
を形成し、更に該第１導電型のシリコン層上に第１の絶
縁膜を形成する第１の工程と、 前記第１の絶縁膜上に第１導電型と異なる第２導電型の
不純物を含む多結晶シリコン層を形成する第２の工程
と、 前記多結晶シリコン層上に第２の絶縁膜を形成する第３
の工程と、 第２の絶縁膜と多結晶シリコン層の一部を前記第１の絶
縁膜の表面が露出するまで除去し開口部を形成する第４
の工程と、 前記開口部の側壁に第３の絶縁膜からなるサイドウォー
ルを形成する第５の工程と、 開口部底部の第１の絶縁膜を前記第１導電型のシリコン
層の表面が露出するまで除去し、かつ開口部の端部より
所定長、前記第１導電型のシリコン層の表面に沿って後
退させるように除去することにより多結晶シリコン層か
らなるひさし部分を形成する第６の工程と、 露出した第１導電型のシリコン層上に、第２導電型の不
純物を少なくともその一部に含む半導体層を選択的に成
長させ、それと同時に前記多結晶シリコンのひさし部分
から多結晶半導体層を成長させる第７の工程と、 前記第２導電型の不純物を少なくともその一部に含む半
導体層上に、高濃度の第１導電型の不純物を含むシリコ
ン層を成長する第８の工程と、 を含み、前記第７及び第８の工程を同一炉内で連続的に
行うと共に、前記第７の工程において、前記第２導電型
の不純物を少なくともその一部に含む半導体層の成長中
に、その表面が前記第３の絶縁膜からなるサイドウォ一
ルの下端に達するように前記半導体層を成長させること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２導電型の不純物を少なくともそ
の一部に含む半導体層がシリコンからなることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第２導電型の不純物を少なくともそ
の一部に含む半導体層がシリコンゲルマニウムからなる
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1724998A JPH11214401A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1724998A JPH11214401A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214401A true JPH11214401A (ja) | 1999-08-06 |
Family
ID=11938687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1724998A Pending JPH11214401A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214401A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004960A1 (fr) * | 1999-07-07 | 2001-01-18 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur et procede de fabrication correspondant |
| JP2005026483A (ja) * | 2003-07-03 | 2005-01-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1998
- 1998-01-29 JP JP1724998A patent/JPH11214401A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001004960A1 (fr) * | 1999-07-07 | 2001-01-18 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur et procede de fabrication correspondant |
| US6399993B1 (en) | 1999-07-07 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2005026483A (ja) * | 2003-07-03 | 2005-01-27 | Hitachi Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040827 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A02 | Decision of refusal |
Effective date: 20061107 Free format text: JAPANESE INTERMEDIATE CODE: A02 |