JP2000114190A - 気相成長方法および半導体装置の製造方法 - Google Patents
気相成長方法および半導体装置の製造方法Info
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- JP2000114190A JP2000114190A JP10286160A JP28616098A JP2000114190A JP 2000114190 A JP2000114190 A JP 2000114190A JP 10286160 A JP10286160 A JP 10286160A JP 28616098 A JP28616098 A JP 28616098A JP 2000114190 A JP2000114190 A JP 2000114190A
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Abstract
(57)【要約】
【課題】 簡便な手法にて選択エピタキシャル成長時に
発生するファセットの問題を防止することができる、気
相成長方法の提供が望まれている。 【解決手段】 シリコン基板２０上の所定領域にシリコ
ン基板２０表面を露出させる開口部２２を有するととも
に、所定領域以外の領域を覆うシリコン酸化膜２１をマ
スクとして用いて、シリコン基板２０の表面が露出した
開口部２２内のみに選択的に単結晶半導体材料を気相成
長させる気相成長方法である。シリコン酸化膜２１の開
口部２２内に露出するシリコン基板２０を気相エッチン
グすることによってこのシリコン基板２０の表層部を開
口部２２より広い状態にアンダーカットし、次いで、こ
のアンダーカットした箇所２３に単結晶半導体材料を選
択エピタキシャル成長させる。
発生するファセットの問題を防止することができる、気
相成長方法の提供が望まれている。 【解決手段】 シリコン基板２０上の所定領域にシリコ
ン基板２０表面を露出させる開口部２２を有するととも
に、所定領域以外の領域を覆うシリコン酸化膜２１をマ
スクとして用いて、シリコン基板２０の表面が露出した
開口部２２内のみに選択的に単結晶半導体材料を気相成
長させる気相成長方法である。シリコン酸化膜２１の開
口部２２内に露出するシリコン基板２０を気相エッチン
グすることによってこのシリコン基板２０の表層部を開
口部２２より広い状態にアンダーカットし、次いで、こ
のアンダーカットした箇所２３に単結晶半導体材料を選
択エピタキシャル成長させる。
Description
【０００１】
【発明の属する技術分野】本発明は、選択的に単結晶半
導体材料を気相成長させる気相成長方法と、この気相成
長方法を用いたバイポーラトランジスタの製造方法に関
する。
導体材料を気相成長させる気相成長方法と、この気相成
長方法を用いたバイポーラトランジスタの製造方法に関
する。
【０００２】
【従来の技術】バイポーラトランジスタでは、これを高
速化するためには高濃度でかつ薄いベース層を形成する
必要がある。しかしながら、従来のイオン注入技術で
は、注入不純物のチャネリングのため、４０ｎｍ以下の
ベース幅を実現することが困難であった。この問題を解
決する方法の一つとして、近年、チャネリングの無いエ
ピタキシャル技術を用いてベース層を形成する方法が提
案され、盛んに研究が進められている。このような研究
の中には、エピタキシャル技術として選択エピタキシャ
ル技術が採用するものもある。
速化するためには高濃度でかつ薄いベース層を形成する
必要がある。しかしながら、従来のイオン注入技術で
は、注入不純物のチャネリングのため、４０ｎｍ以下の
ベース幅を実現することが困難であった。この問題を解
決する方法の一つとして、近年、チャネリングの無いエ
ピタキシャル技術を用いてベース層を形成する方法が提
案され、盛んに研究が進められている。このような研究
の中には、エピタキシャル技術として選択エピタキシャ
ル技術が採用するものもある。
【０００３】選択エピタキシャル成長は、シリコン基板
表面上に該シリコン基板の表面を露出させる開口部を有
するマスクパターンを形成し、開口部内に露出したシリ
コン基板の表面上のみにシリコン等の半導体材料を成長
させ、マスクパターンの表面上には半導体材料を成長さ
せないようにして行う方法である。なお、マスクパター
ンとしては、シリコン酸化膜やシリコン窒化膜などが用
いられる。
表面上に該シリコン基板の表面を露出させる開口部を有
するマスクパターンを形成し、開口部内に露出したシリ
コン基板の表面上のみにシリコン等の半導体材料を成長
させ、マスクパターンの表面上には半導体材料を成長さ
せないようにして行う方法である。なお、マスクパター
ンとしては、シリコン酸化膜やシリコン窒化膜などが用
いられる。
【０００４】このような選択エピタキシャル成長の技術
により、従来の高速バイポーラ技術で用いていた自己整
合技術との組合せが可能となり、これによりデバイス設
計の自由度が大幅に増大する。したがって、例えば真性
ベースとベース電極との間の距離の大幅縮小が達成で
き、ベース抵抗とベース・コレクタ接合容量が低減する
ことから、バイポーラトランジスタからなる半導体装置
の高性能化が可能になる。
により、従来の高速バイポーラ技術で用いていた自己整
合技術との組合せが可能となり、これによりデバイス設
計の自由度が大幅に増大する。したがって、例えば真性
ベースとベース電極との間の距離の大幅縮小が達成で
き、ベース抵抗とベース・コレクタ接合容量が低減する
ことから、バイポーラトランジスタからなる半導体装置
の高性能化が可能になる。
【０００５】ところで、この選択エピタキシャル成長の
技術については、図４（ａ）に示すような「ファセット
発生の抑制」の課題、すなわちシリコン基板１上に形成
したシリコン酸化膜からなる絶縁マスク２の開口部３内
に選択エピタキシャル成長によって選択エピタキシャル
層４を形成した際、開口部３の内壁面側にファセット５
が発生してしまうのを抑制するといった課題や、図４
（ｂ）に示すような「絶縁物マスク上での核形成防止」
の課題、すなわち絶縁マスク２上に選択エピタキシャル
層４の形成のための核６が形成されてしまうのを防止す
るといった課題などに対する様々な提案がなされてい
る。
技術については、図４（ａ）に示すような「ファセット
発生の抑制」の課題、すなわちシリコン基板１上に形成
したシリコン酸化膜からなる絶縁マスク２の開口部３内
に選択エピタキシャル成長によって選択エピタキシャル
層４を形成した際、開口部３の内壁面側にファセット５
が発生してしまうのを抑制するといった課題や、図４
（ｂ）に示すような「絶縁物マスク上での核形成防止」
の課題、すなわち絶縁マスク２上に選択エピタキシャル
層４の形成のための核６が形成されてしまうのを防止す
るといった課題などに対する様々な提案がなされてい
る。
【０００６】また、選択エピタキシャル技術において
は、高品質の結晶性を得るため、エピタキシャルプロセ
ス技術のみだけでなく、デバイス構造を含めた多くの提
案がなされている。図５（ａ）、（ｂ）は、Fumihiko S
ato et al.,IEEE.,vol.41,No.8,pp.1373〜1378(1994)
「A Super Self Selectively Grown SiGe Base(SSSB)Bi
polar Transistor Fabricated by Cold-Wall Type UHV/
CVD Technology」に開示されたＳＳＳＢ（A Super Self
Selectively Grown SiGe Base）の構造を示す図であ
る。この構造では、図５（ａ）に示すようにシリコン基
板１０上に絶縁マスク１１を形成する。ここで、この絶
縁マスク１１については、一番下に位置するシリコン酸
化膜１２にアンダーカット１３を入れ、その上部のＳｉ
3 Ｎ4 からなる絶縁膜１４を庇状に形成し、かつその下
層、すなわちシリコン酸化膜１２と絶縁膜１４との間に
ポリシリコン膜１５を形成している。
は、高品質の結晶性を得るため、エピタキシャルプロセ
ス技術のみだけでなく、デバイス構造を含めた多くの提
案がなされている。図５（ａ）、（ｂ）は、Fumihiko S
ato et al.,IEEE.,vol.41,No.8,pp.1373〜1378(1994)
「A Super Self Selectively Grown SiGe Base(SSSB)Bi
polar Transistor Fabricated by Cold-Wall Type UHV/
CVD Technology」に開示されたＳＳＳＢ（A Super Self
Selectively Grown SiGe Base）の構造を示す図であ
る。この構造では、図５（ａ）に示すようにシリコン基
板１０上に絶縁マスク１１を形成する。ここで、この絶
縁マスク１１については、一番下に位置するシリコン酸
化膜１２にアンダーカット１３を入れ、その上部のＳｉ
3 Ｎ4 からなる絶縁膜１４を庇状に形成し、かつその下
層、すなわちシリコン酸化膜１２と絶縁膜１４との間に
ポリシリコン膜１５を形成している。
【０００７】このような絶縁マスク１１を用いて選択エ
ピタキシャル成長を行えば、図５（ｂ）に示すようにフ
ァセットを抑制することができ、しかも絶縁マスク１１
側壁における結晶性悪化の影響のない、高品質の選択エ
ピタキシャル膜１６を形成することができる。すなわ
ち、このように絶縁膜マスク１１を庇状に形成すること
は、ファセット抑制に効果的なのである。
ピタキシャル成長を行えば、図５（ｂ）に示すようにフ
ァセットを抑制することができ、しかも絶縁マスク１１
側壁における結晶性悪化の影響のない、高品質の選択エ
ピタキシャル膜１６を形成することができる。すなわ
ち、このように絶縁膜マスク１１を庇状に形成すること
は、ファセット抑制に効果的なのである。
【０００８】絶縁膜マスクを庇状に形成する他の技術と
しては、図６に示した特開平６−２３２０６１号公報で
提案されている「高温のＨ2 雰囲気中（Ｈ2 Ｂａｋｅ）
で、〔Ｓｉ＋ＳｉＯ2 →２ＳｉＯ↑〕という反応を用い
て絶縁マスクにアンダーカットを形成する」方法があ
る。この方法では、シリコン基板１６上の絶縁マスク１
７における上層１７ａをＳｉ3 Ｎ4 とし、下層１７ｂを
ＳｉＯ2 とした場合に、アンダーカット１８の形成につ
いては、９００℃以上のＨ2 雰囲気でのＢａｋｅ（焼
成）処理で行う。また、絶縁マスク１７における上層１
７ａをＳｉＯ2 とし、下層１７ｂをＳｉ3 Ｎ4 とした場
合には、アンダーカット１８の形成については、リン酸
によるウエットエッチングによって行う。なお、図６中
符号１９は選択エピタキシャル層である。
しては、図６に示した特開平６−２３２０６１号公報で
提案されている「高温のＨ2 雰囲気中（Ｈ2 Ｂａｋｅ）
で、〔Ｓｉ＋ＳｉＯ2 →２ＳｉＯ↑〕という反応を用い
て絶縁マスクにアンダーカットを形成する」方法があ
る。この方法では、シリコン基板１６上の絶縁マスク１
７における上層１７ａをＳｉ3 Ｎ4 とし、下層１７ｂを
ＳｉＯ2 とした場合に、アンダーカット１８の形成につ
いては、９００℃以上のＨ2 雰囲気でのＢａｋｅ（焼
成）処理で行う。また、絶縁マスク１７における上層１
７ａをＳｉＯ2 とし、下層１７ｂをＳｉ3 Ｎ4 とした場
合には、アンダーカット１８の形成については、リン酸
によるウエットエッチングによって行う。なお、図６中
符号１９は選択エピタキシャル層である。
【０００９】
【発明が解決しようとする課題】ところで、図５
（ａ）、（ｂ）に示した技術では、絶縁マスク１１を形
成するのに複雑な加工が必要となるという欠点がある。
また、図６に示した「Ｈ2 Ｂａｋｅ法」では、図７に示
すようにＳｉＯ2 のエッチングレートが遅いため、効率
良く行うためには１０５０℃以上の高温で焼成処理を行
う必要がある。しかして、このような１０５０℃以上の
高温での焼成処理では、この方法をバイポーラトランジ
スタ等のデバイスの製造に適用した場合に、例えばコレ
クタ埋め込み層等の不純物の再拡散によるデバイス性能
の劣化など、得られるデバイスに悪影響が生じてしま
う。
（ａ）、（ｂ）に示した技術では、絶縁マスク１１を形
成するのに複雑な加工が必要となるという欠点がある。
また、図６に示した「Ｈ2 Ｂａｋｅ法」では、図７に示
すようにＳｉＯ2 のエッチングレートが遅いため、効率
良く行うためには１０５０℃以上の高温で焼成処理を行
う必要がある。しかして、このような１０５０℃以上の
高温での焼成処理では、この方法をバイポーラトランジ
スタ等のデバイスの製造に適用した場合に、例えばコレ
クタ埋め込み層等の不純物の再拡散によるデバイス性能
の劣化など、得られるデバイスに悪影響が生じてしま
う。
【００１０】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、簡便な手法にて選択エピ
タキシャル成長時に発生するファセットの問題を防止す
ることができる、気相成長方法とこの気相成長方法を用
いた半導体装置の製造方法を提供することにある。
で、その目的とするところは、簡便な手法にて選択エピ
タキシャル成長時に発生するファセットの問題を防止す
ることができる、気相成長方法とこの気相成長方法を用
いた半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の気相成長方法で
は、単結晶半導体基板上の所定領域に該単結晶半導体基
板表面を露出させる開口部を有するとともに、該所定領
域以外の領域を覆う絶縁層をマスクとして用いて、前記
単結晶半導体基板の表面が露出した開口部内のみに選択
的に単結晶半導体材料を気相成長させる気相成長方法に
おいて、前記絶縁層の開口部内に露出する単結晶半導体
基板を気相エッチングすることによって該単結晶半導体
基板の表層部を前記開口部より広い状態にアンダーカッ
トし、次いで、該アンダーカットした箇所に単結晶半導
体材料を選択エピタキシャル成長させることを前記課題
の解決手段とした。
は、単結晶半導体基板上の所定領域に該単結晶半導体基
板表面を露出させる開口部を有するとともに、該所定領
域以外の領域を覆う絶縁層をマスクとして用いて、前記
単結晶半導体基板の表面が露出した開口部内のみに選択
的に単結晶半導体材料を気相成長させる気相成長方法に
おいて、前記絶縁層の開口部内に露出する単結晶半導体
基板を気相エッチングすることによって該単結晶半導体
基板の表層部を前記開口部より広い状態にアンダーカッ
トし、次いで、該アンダーカットした箇所に単結晶半導
体材料を選択エピタキシャル成長させることを前記課題
の解決手段とした。
【００１２】この気相成長方法によれば、単結晶半導体
基板を気相エッチングすることによってアンダーカット
を形成するので、この上のマスクとして用いる絶縁層が
見かけ上庇状となる。したがって、このアンダーカット
した箇所に単結晶半導体材料が選択エピタキシャル成長
させられると、この選択エピタキシャル成長時における
ファセットの発生が抑制される。
基板を気相エッチングすることによってアンダーカット
を形成するので、この上のマスクとして用いる絶縁層が
見かけ上庇状となる。したがって、このアンダーカット
した箇所に単結晶半導体材料が選択エピタキシャル成長
させられると、この選択エピタキシャル成長時における
ファセットの発生が抑制される。
【００１３】本発明の半導体装置の製造方法では、バイ
ポーラトランジスタのベース領域を選択エピタキシャル
成長技術によって形成する半導体装置の製造方法におい
て、ベース形成領域を露出させる開口部を有した絶縁材
料部内のシリコン基板を気相エッチングすることによっ
て前記シリコン基板のベース形成領域を前記開口部より
広い状態にアンダーカットし、次いで、該アンダーカッ
トした箇所に単結晶半導体材料を選択エピタキシャル成
長させることを前記課題の解決手段とした。
ポーラトランジスタのベース領域を選択エピタキシャル
成長技術によって形成する半導体装置の製造方法におい
て、ベース形成領域を露出させる開口部を有した絶縁材
料部内のシリコン基板を気相エッチングすることによっ
て前記シリコン基板のベース形成領域を前記開口部より
広い状態にアンダーカットし、次いで、該アンダーカッ
トした箇所に単結晶半導体材料を選択エピタキシャル成
長させることを前記課題の解決手段とした。
【００１４】この半導体装置の製造方法によれば、シリ
コン基板を気相エッチングすることによってベース形成
領域をアンダーカットするので、この上の絶縁材料部が
見かけ上庇状となる。したがって、このアンダーカット
した箇所に単結晶半導体材料が選択エピタキシャル成長
させられると、この選択エピタキシャル成長時における
ファセットの発生が抑制される。
コン基板を気相エッチングすることによってベース形成
領域をアンダーカットするので、この上の絶縁材料部が
見かけ上庇状となる。したがって、このアンダーカット
した箇所に単結晶半導体材料が選択エピタキシャル成長
させられると、この選択エピタキシャル成長時における
ファセットの発生が抑制される。
【００１５】
【発明の実施の形態】以下、本発明を詳しく説明する。
図１（ａ）〜（ｃ）は本発明の気相成長方法の一実施形
態例を説明するための図である。本例では、まず、図１
（ａ）に示すようにシリコン基板（単結晶半導体基板）
２０の全面にシリコン酸化膜（絶縁層）２１を形成し、
さらにレジストマスク（図示略）を形成し希フッ酸を用
いたウエットエッチングによってシリコン酸化膜２１の
一部分を除去し、シリコン基板２０の表面を露出させる
開口部２２を形成する。
図１（ａ）〜（ｃ）は本発明の気相成長方法の一実施形
態例を説明するための図である。本例では、まず、図１
（ａ）に示すようにシリコン基板（単結晶半導体基板）
２０の全面にシリコン酸化膜（絶縁層）２１を形成し、
さらにレジストマスク（図示略）を形成し希フッ酸を用
いたウエットエッチングによってシリコン酸化膜２１の
一部分を除去し、シリコン基板２０の表面を露出させる
開口部２２を形成する。
【００１６】次に、所要の温度に加熱した硫酸−過酸化
水素水溶液を用いてレジストマスクを除去する。続い
て、所要の温度に加熱したアンモニア−過酸化水素水溶
液でシリコン基板２０上、すなわちシリコン酸化膜２１
表面のパーティクルを除去し、さらに、希フッ酸を用い
て金属汚染物を除去するとともに、開口部２２内に露出
したシリコン基板２０の自然酸化膜を除去する。
水素水溶液を用いてレジストマスクを除去する。続い
て、所要の温度に加熱したアンモニア−過酸化水素水溶
液でシリコン基板２０上、すなわちシリコン酸化膜２１
表面のパーティクルを除去し、さらに、希フッ酸を用い
て金属汚染物を除去するとともに、開口部２２内に露出
したシリコン基板２０の自然酸化膜を除去する。
【００１７】続いて、このような処理を行ったシリコン
基板２０を直ちにエピタキシャル成長装置の炉内に入れ
る。このエピタキシャル成長装置としては、例えばロー
ドロック付きの減圧式エピタキシャル成長装置が用いら
れる。このエピタキシャル成長装置の炉内にシリコン基
板２０を入れたら、炉内に水素（Ｈ2 ）を導入し、さら
に炉内を８００℃以上、望ましくは９００℃の温度に昇
温する。
基板２０を直ちにエピタキシャル成長装置の炉内に入れ
る。このエピタキシャル成長装置としては、例えばロー
ドロック付きの減圧式エピタキシャル成長装置が用いら
れる。このエピタキシャル成長装置の炉内にシリコン基
板２０を入れたら、炉内に水素（Ｈ2 ）を導入し、さら
に炉内を８００℃以上、望ましくは９００℃の温度に昇
温する。
【００１８】このようにして昇温したら、チャンバー内
に塩化水素（ＨＣｌ）ガスを導入し、シリコン酸化膜２
１の開口部２２内に露出するシリコン基板２０を気相エ
ッチングすることにより、図１（ｂ）に示すように該シ
リコン基板２０の表層部をアンダーカットして、シリコ
ン酸化膜２１の下部に前記開口部２２より広い状態のア
ンダーカット部２３を形成する。このようにしてアンダ
ーカット部２３を形成すると、この上のシリコン酸化膜
２１は、該アンダーカット部２３内に張り出すことによ
って見かけ上庇状となる。
に塩化水素（ＨＣｌ）ガスを導入し、シリコン酸化膜２
１の開口部２２内に露出するシリコン基板２０を気相エ
ッチングすることにより、図１（ｂ）に示すように該シ
リコン基板２０の表層部をアンダーカットして、シリコ
ン酸化膜２１の下部に前記開口部２２より広い状態のア
ンダーカット部２３を形成する。このようにしてアンダ
ーカット部２３を形成すると、この上のシリコン酸化膜
２１は、該アンダーカット部２３内に張り出すことによ
って見かけ上庇状となる。
【００１９】ここで、このときのＨ2 の導入量（流量）
を１８０ＳＬＭ、ＨＣｌの導入量（流量）を３ＳＬＭと
し、約２０秒間エッチングすることによってシリコン基
板２０表層部を約１００ｎｍ程度エッチングし、前記ア
ンダーカット部２３を得ている。なお、このガス条件に
おける温度とシリコンエッチングレートとの関係を図２
に示す。
を１８０ＳＬＭ、ＨＣｌの導入量（流量）を３ＳＬＭと
し、約２０秒間エッチングすることによってシリコン基
板２０表層部を約１００ｎｍ程度エッチングし、前記ア
ンダーカット部２３を得ている。なお、このガス条件に
おける温度とシリコンエッチングレートとの関係を図２
に示す。
【００２０】次いで、前記アンダーカット部２３の形成
に連続して、以下に述べるようにシリコン酸化膜２１を
マスクにしてアンダーカット部２３内に単結晶半導体材
料を選択エピタキシャル成長させる。すなわち、まず、
シリコン基板２０の温度を７２５℃に下げ、またこれと
同時にキャリアガスのＨ2 の流量を８０ＳＬＭとしてチ
ャンバー内を約２６６０Ｐａにする。次に、チャンバー
内にジクロルシラン（ＳｉＨ2 Ｃｌ2 ）ガスとＨＣｌガ
スとを供給し、選択エピタキシャル成長によってバッフ
ァーエピタキシャル層を約３０ｎｍ形成する。
に連続して、以下に述べるようにシリコン酸化膜２１を
マスクにしてアンダーカット部２３内に単結晶半導体材
料を選択エピタキシャル成長させる。すなわち、まず、
シリコン基板２０の温度を７２５℃に下げ、またこれと
同時にキャリアガスのＨ2 の流量を８０ＳＬＭとしてチ
ャンバー内を約２６６０Ｐａにする。次に、チャンバー
内にジクロルシラン（ＳｉＨ2 Ｃｌ2 ）ガスとＨＣｌガ
スとを供給し、選択エピタキシャル成長によってバッフ
ァーエピタキシャル層を約３０ｎｍ形成する。
【００２１】続いて、キャリアガスであるＨ2 に加え
て、ＳｉＨ2 Ｃｌ2 とゲルマン（ＧｅＨ4 ）およびジボ
ラン（Ｂ2 Ｈ6 ）とＨＣｌの各ガスをチャンバー内に供
給し、選択エピタキシャル成長を行う。このようにして
選択エピタキシャル成長を行うことにより、ボロンがド
ーピングされたシリコンゲルマニウム混晶層を約５０ｎ
ｍの厚さに形成することができた。このとき、ＧｅＨ4
の流量とＢ2 Ｈ6 の流量とを制御することにより、所望
の濃度プロファイルを形成することができる。このよう
にしてシリコンゲルマニウム混晶層を形成したら、Ｇｅ
Ｈ4 、Ｂ2 Ｈ6 の各ガスの供給を停止する。
て、ＳｉＨ2 Ｃｌ2 とゲルマン（ＧｅＨ4 ）およびジボ
ラン（Ｂ2 Ｈ6 ）とＨＣｌの各ガスをチャンバー内に供
給し、選択エピタキシャル成長を行う。このようにして
選択エピタキシャル成長を行うことにより、ボロンがド
ーピングされたシリコンゲルマニウム混晶層を約５０ｎ
ｍの厚さに形成することができた。このとき、ＧｅＨ4
の流量とＢ2 Ｈ6 の流量とを制御することにより、所望
の濃度プロファイルを形成することができる。このよう
にしてシリコンゲルマニウム混晶層を形成したら、Ｇｅ
Ｈ4 、Ｂ2 Ｈ6 の各ガスの供給を停止する。
【００２２】続いて、キャリアガスであるＨ2 に加えて
ＳｉＨ2 Ｃｌ2 およびＨＣｌの各ガスをチャンバー内に
供給し選択エピタキシャル成長を行う。このようにして
選択エピタキシャル成長を行うことにより、前記シリコ
ンゲルマニウム混晶層上にキャッピングエピタキシャル
層を約３０ｎｍの厚さに形成することができた。そし
て、このようにアンダーカット部２３内にバッファーエ
ピタキシャル層、シリコンゲルマニウム混晶層、キャッ
ピングエピタキシャル層を順次形成することにより、図
１（ｃ）に示すようにアンダーカット部２３内に選択エ
ピタキシャル層２４を得た。
ＳｉＨ2 Ｃｌ2 およびＨＣｌの各ガスをチャンバー内に
供給し選択エピタキシャル成長を行う。このようにして
選択エピタキシャル成長を行うことにより、前記シリコ
ンゲルマニウム混晶層上にキャッピングエピタキシャル
層を約３０ｎｍの厚さに形成することができた。そし
て、このようにアンダーカット部２３内にバッファーエ
ピタキシャル層、シリコンゲルマニウム混晶層、キャッ
ピングエピタキシャル層を順次形成することにより、図
１（ｃ）に示すようにアンダーカット部２３内に選択エ
ピタキシャル層２４を得た。
【００２３】このようにしてキャッピングエピタキシャ
ル層を形成し、選択エピタキシャル層２４を得たら、Ｓ
ｉＨ2 Ｃｌ2 、ＨＣｌの各ガスの供給を停止する。そし
て、チャンバー内部にて一定時間のパージを行ってシリ
コン基板２０の温度を５００℃程度に下げ、その後、シ
リコン基板２０をチャンバーから取り出す。
ル層を形成し、選択エピタキシャル層２４を得たら、Ｓ
ｉＨ2 Ｃｌ2 、ＨＣｌの各ガスの供給を停止する。そし
て、チャンバー内部にて一定時間のパージを行ってシリ
コン基板２０の温度を５００℃程度に下げ、その後、シ
リコン基板２０をチャンバーから取り出す。
【００２４】このような気相成長方法にあっては、シリ
コン基板２０を気相エッチングすることによってアンダ
ーカット部２３を形成し、この上のシリコン酸化膜２１
を見かけ上庇状にすることから、このアンダーカット部
２３内に単結晶半導体材料を選択エピタキシャル成長さ
せた際、この選択エピタキシャル成長時におけるファセ
ットの発生を抑制することができる。また、このような
ファセット抑制のためのアンダーカット部２３の加工と
選択エピタキシャル成長とを同一の装置内で連続して行
うことができ、これにより製造プロセスの迅速化、簡略
化を図ることもできる。
コン基板２０を気相エッチングすることによってアンダ
ーカット部２３を形成し、この上のシリコン酸化膜２１
を見かけ上庇状にすることから、このアンダーカット部
２３内に単結晶半導体材料を選択エピタキシャル成長さ
せた際、この選択エピタキシャル成長時におけるファセ
ットの発生を抑制することができる。また、このような
ファセット抑制のためのアンダーカット部２３の加工と
選択エピタキシャル成長とを同一の装置内で連続して行
うことができ、これにより製造プロセスの迅速化、簡略
化を図ることもできる。
【００２５】なお、前記実施形態例では、エピタキシャ
ル成長装置として減圧式エピタキシャル成長装置を用い
た場合について説明したが、本発明はこれに限定される
ことなく、常圧式エピタキシャル成長装置や超真空ＣＶ
Ｄ（ＵＨＶ−ＣＶＤ）を用いて行ってもよい。また、前
記実施形態例では、選択エピタキシャル成長を行うため
のアンダーカット部２３の形成のためのエッチングガス
としてＨＣｌを用いたが、これに代えて塩素（Ｃｌ2 ）
を用いることもできる。
ル成長装置として減圧式エピタキシャル成長装置を用い
た場合について説明したが、本発明はこれに限定される
ことなく、常圧式エピタキシャル成長装置や超真空ＣＶ
Ｄ（ＵＨＶ−ＣＶＤ）を用いて行ってもよい。また、前
記実施形態例では、選択エピタキシャル成長を行うため
のアンダーカット部２３の形成のためのエッチングガス
としてＨＣｌを用いたが、これに代えて塩素（Ｃｌ2 ）
を用いることもできる。
【００２６】さらに、前記実施形態例では、アンダーカ
ット部２３形成の際の圧力を常圧としたが、図１（ｂ）
に示したパターン形状のアンダーカット部２３が得られ
る条件であれば、減圧としてもよい。また、前記実施形
態例においては、選択エピタキシャル成長のときのシリ
コンソースガスとしてＳｉＨ2 Ｃｌ2 を用いたが、モノ
シラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）、トリシ
ラン（Ｓｉ3 Ｈ8 ）等を用いてもよい。さらに、選択エ
ピタキシャル成長層のドーピング材料としてＢ2 Ｈ6 を
用いたが、Ｎ型不純物をドーピングしたい場合には、フ
ォスフィン（ＰＨ3 ）やアルシン（ＡｓＨ3 ）を用いれ
ばよい。
ット部２３形成の際の圧力を常圧としたが、図１（ｂ）
に示したパターン形状のアンダーカット部２３が得られ
る条件であれば、減圧としてもよい。また、前記実施形
態例においては、選択エピタキシャル成長のときのシリ
コンソースガスとしてＳｉＨ2 Ｃｌ2 を用いたが、モノ
シラン（ＳｉＨ4 ）やジシラン（Ｓｉ2 Ｈ6 ）、トリシ
ラン（Ｓｉ3 Ｈ8 ）等を用いてもよい。さらに、選択エ
ピタキシャル成長層のドーピング材料としてＢ2 Ｈ6 を
用いたが、Ｎ型不純物をドーピングしたい場合には、フ
ォスフィン（ＰＨ3 ）やアルシン（ＡｓＨ3 ）を用いれ
ばよい。
【００２７】図３（ａ）〜（ｃ）は、本発明の半導体装
置の製造方法をバイポーラトランジスタの製造方法に適
用した場合の一実施形態例を示す図である。なお、本例
は、特に、図１（ａ）〜（ｃ）に示した本発明の気相成
長方法を応用した製造方法である。
置の製造方法をバイポーラトランジスタの製造方法に適
用した場合の一実施形態例を示す図である。なお、本例
は、特に、図１（ａ）〜（ｃ）に示した本発明の気相成
長方法を応用した製造方法である。
【００２８】本例では、まず、図３（ａ）に示すように
従来と同様にしてＰ型シリコン基板３０上にシリコン酸
化膜（図示略）を形成し、続いて、リソグラフィー技術
とエッチング技術とによってこのシリコン酸化膜の、コ
レクタを形成する領域の直上位置に開口部（図示略）を
形成する。続いて、前記リソグラフィー技術で形成した
エッチングマスクを除去する。
従来と同様にしてＰ型シリコン基板３０上にシリコン酸
化膜（図示略）を形成し、続いて、リソグラフィー技術
とエッチング技術とによってこのシリコン酸化膜の、コ
レクタを形成する領域の直上位置に開口部（図示略）を
形成する。続いて、前記リソグラフィー技術で形成した
エッチングマスクを除去する。
【００２９】次いで、前記シリコン酸化膜をマスクとし
て用い、前記開口部よりＰ型シリコン基板３０に対して
酸化アンチモン（Ｓｂ2 Ｏ3 ）による固体ソース拡散を
行い、Ｐ型シリコン基板３０表面側にＮ+ 型コレクタ領
域３１を形成する。続いて、既存のエピタキシャル成長
法により、Ｐ型シリコン基板３０上にＮ- 型エピタキシ
ャル層３２を形成する。
て用い、前記開口部よりＰ型シリコン基板３０に対して
酸化アンチモン（Ｓｂ2 Ｏ3 ）による固体ソース拡散を
行い、Ｐ型シリコン基板３０表面側にＮ+ 型コレクタ領
域３１を形成する。続いて、既存のエピタキシャル成長
法により、Ｐ型シリコン基板３０上にＮ- 型エピタキシ
ャル層３２を形成する。
【００３０】次いで、公知のＬＯＣＯＳ（Local Oxidat
ion of Sillicon ）法によって素子分離酸化膜３３を形
成し、その後、このＬＯＣＯＳ法に用いたシリコン窒化
膜、シリコン酸化膜等のマスク（図示略）を除去する。
次いで、素子分離酸化膜３３の表面を既存の平坦化技術
によって平坦化し、さらにリソグラフィー技術によって
素子分離酸化膜３３上に開口部を有するレジストパター
ン（図示略）を形成する。そして、このレジストパター
ンに形成した開口部を通して、Ｐ型不純物としてホウ素
（Ｂ）をイオン注入する。
ion of Sillicon ）法によって素子分離酸化膜３３を形
成し、その後、このＬＯＣＯＳ法に用いたシリコン窒化
膜、シリコン酸化膜等のマスク（図示略）を除去する。
次いで、素子分離酸化膜３３の表面を既存の平坦化技術
によって平坦化し、さらにリソグラフィー技術によって
素子分離酸化膜３３上に開口部を有するレジストパター
ン（図示略）を形成する。そして、このレジストパター
ンに形成した開口部を通して、Ｐ型不純物としてホウ素
（Ｂ）をイオン注入する。
【００３１】次いで、このレジストパターンを除去し、
さらに活性化のための熱処理を行って素子分離酸化膜３
３の下部のＮ- 型エピタキシャル層に素子分離領域３４
を形成する。次いで、コレクタ取り出し拡散層を形成す
る領域の直上位置に開口部を有したレジストパターン
（図示略）を形成し、さらにこれをマスクにしてイオン
注入を行い、Ｎ+ 型コレクタ領域３１に接続し、かつコ
レクタ抵抗を低減するための高濃度拡散層３５をＮ- 型
エピタキシャル層に形成する。この後、レジストパター
ンを除去する。
さらに活性化のための熱処理を行って素子分離酸化膜３
３の下部のＮ- 型エピタキシャル層に素子分離領域３４
を形成する。次いで、コレクタ取り出し拡散層を形成す
る領域の直上位置に開口部を有したレジストパターン
（図示略）を形成し、さらにこれをマスクにしてイオン
注入を行い、Ｎ+ 型コレクタ領域３１に接続し、かつコ
レクタ抵抗を低減するための高濃度拡散層３５をＮ- 型
エピタキシャル層に形成する。この後、レジストパター
ンを除去する。
【００３２】次いで、Ｎ- 型エピタキシャル層３２上に
シリコン酸化膜３６を形成し、さらに、リソグラフィー
技術とエッチング技術とにより、このシリコン酸化膜３
６の、ベース領域を形成する領域の直上位置を開口す
る。次いで、化学気相成長（ＣＶＤ）法によってこの開
口を含む前記シリコン酸化膜３６上に多結晶シリコン膜
（図示略）を形成し、さらにイオン注入法によって該多
結晶シリコン膜の全面にＰ型不純物であるホウ素を注入
する。
シリコン酸化膜３６を形成し、さらに、リソグラフィー
技術とエッチング技術とにより、このシリコン酸化膜３
６の、ベース領域を形成する領域の直上位置を開口す
る。次いで、化学気相成長（ＣＶＤ）法によってこの開
口を含む前記シリコン酸化膜３６上に多結晶シリコン膜
（図示略）を形成し、さらにイオン注入法によって該多
結晶シリコン膜の全面にＰ型不純物であるホウ素を注入
する。
【００３３】次いで、リソグラフィー技術とＲＩＥ等の
エッチング技術とによって前記多結晶シリコン膜をパタ
ーニングし、ベース取り出し電極３７を形成する。この
後、レジストパターンを除去する。次いで、ＣＶＤ法に
よって前記ベース取り出し電極３７を覆う状態にシリコ
ン酸化膜３８を形成し、さらにこのシリコン酸化膜３８
にリソグラフィー技術とエッチング技術とによってベー
ス領域およびエミッタ領域を形成するための開口部３９
を形成する。この後、エッチングに用いたレジストパタ
ーンを除去する。
エッチング技術とによって前記多結晶シリコン膜をパタ
ーニングし、ベース取り出し電極３７を形成する。この
後、レジストパターンを除去する。次いで、ＣＶＤ法に
よって前記ベース取り出し電極３７を覆う状態にシリコ
ン酸化膜３８を形成し、さらにこのシリコン酸化膜３８
にリソグラフィー技術とエッチング技術とによってベー
ス領域およびエミッタ領域を形成するための開口部３９
を形成する。この後、エッチングに用いたレジストパタ
ーンを除去する。
【００３４】次いで、ＣＶＤ法にて全面にシリコン酸化
膜（図示略）を形成し、さらに得られたシリコン酸化膜
をエッチングして前記開口部の内壁部にサイドウォール
酸化膜４０を形成する。続いて、熱処理を行い、前記ベ
ース取り出し電極３７中のＰ型不純物をＮ- 型エピタキ
シャル層の上部に拡散させ、外部ベース抵抗を下げるた
めの高濃度拡散層４１を形成する。ここで、この高濃度
拡散層４１の形成にあたっては、これがサイドウォール
酸化膜４０の内側にまで位置するようにする。
膜（図示略）を形成し、さらに得られたシリコン酸化膜
をエッチングして前記開口部の内壁部にサイドウォール
酸化膜４０を形成する。続いて、熱処理を行い、前記ベ
ース取り出し電極３７中のＰ型不純物をＮ- 型エピタキ
シャル層の上部に拡散させ、外部ベース抵抗を下げるた
めの高濃度拡散層４１を形成する。ここで、この高濃度
拡散層４１の形成にあたっては、これがサイドウォール
酸化膜４０の内側にまで位置するようにする。
【００３５】次いで、図１（ａ）〜（ｃ）に示した例の
気相成長方法を用い、ベース領域およびエミッタ領域を
形成するための開口部３９内のみにホウ素をドーピング
したシリコンゲルマニウム混晶を成長させる。すなわ
ち、先の例と同様にして、まず開口部３９内のサイドウ
ォール酸化膜４０内に形成される開口部（図示略）内を
気相エッチングし、この開口部より広い状態のアンダー
カット部（図示略）を形成する。この後、キャリアガス
としてＨ2 を用いてＳｉＨ2 Ｃｌ2 とゲルマン（ＧｅＨ
4 ）およびジボラン（Ｂ2 Ｈ6 ）とＨＣｌの各ガスを供
給し、選択エピタキシャル成長を行うことによってボロ
ンがドーピングされたシリコンゲルマニウム混晶層から
なるＰ型エピタキシャルベース層４２を形成する。
気相成長方法を用い、ベース領域およびエミッタ領域を
形成するための開口部３９内のみにホウ素をドーピング
したシリコンゲルマニウム混晶を成長させる。すなわ
ち、先の例と同様にして、まず開口部３９内のサイドウ
ォール酸化膜４０内に形成される開口部（図示略）内を
気相エッチングし、この開口部より広い状態のアンダー
カット部（図示略）を形成する。この後、キャリアガス
としてＨ2 を用いてＳｉＨ2 Ｃｌ2 とゲルマン（ＧｅＨ
4 ）およびジボラン（Ｂ2 Ｈ6 ）とＨＣｌの各ガスを供
給し、選択エピタキシャル成長を行うことによってボロ
ンがドーピングされたシリコンゲルマニウム混晶層から
なるＰ型エピタキシャルベース層４２を形成する。
【００３６】なお、このＰ型エピタキシャルベース層４
２については、前述したようにシリコンゲルマニウム混
晶層の形成の前後にバッファーエピタキシャル層の形成
や、キャッピングエピタキシャル層の形成を行い、これ
らもＰ型エピタキシャルベース層４２の一部とするよう
にしてもよい。また、原料ガスとしてＧｅＨ4 を供給せ
ず、これによりシリコンゲルマニウム混晶層４２に代
え、ホウ素をドーピングしたシリコン層（図示略）を成
膜するようにしてもよい。
２については、前述したようにシリコンゲルマニウム混
晶層の形成の前後にバッファーエピタキシャル層の形成
や、キャッピングエピタキシャル層の形成を行い、これ
らもＰ型エピタキシャルベース層４２の一部とするよう
にしてもよい。また、原料ガスとしてＧｅＨ4 を供給せ
ず、これによりシリコンゲルマニウム混晶層４２に代
え、ホウ素をドーピングしたシリコン層（図示略）を成
膜するようにしてもよい。
【００３７】次いで、図３（ｂ）に示すように、ＣＶＤ
法にて全面にシリコン酸化膜（図示略）を形成し、さら
にこのシリコン酸化膜をエッチバックすることによって
前記サイドウォール酸化膜４０上に新たにサイドウォー
ル酸化膜４３を形成する。次いで、Ｎ型不純物を導入し
た多結晶シリコン膜（図示略）を全面に形成し、さらに
リソグラフィー技術とＲＩＥ等のエッチング技術とによ
ってこの多結晶シリコン膜をパターニングすることによ
り、エミッタ取り出し電極４４を形成する。次いで、熱
処理を行い、エミッタ取り出し電極４４からその下に位
置するＰ型エピタキシャルベース層４２の表面領域にＮ
型不純物を拡散させ、このＰ型エピタキシャルベース層
４２の表面領域にＮ型エミッタ領域４５を形成する。
法にて全面にシリコン酸化膜（図示略）を形成し、さら
にこのシリコン酸化膜をエッチバックすることによって
前記サイドウォール酸化膜４０上に新たにサイドウォー
ル酸化膜４３を形成する。次いで、Ｎ型不純物を導入し
た多結晶シリコン膜（図示略）を全面に形成し、さらに
リソグラフィー技術とＲＩＥ等のエッチング技術とによ
ってこの多結晶シリコン膜をパターニングすることによ
り、エミッタ取り出し電極４４を形成する。次いで、熱
処理を行い、エミッタ取り出し電極４４からその下に位
置するＰ型エピタキシャルベース層４２の表面領域にＮ
型不純物を拡散させ、このＰ型エピタキシャルベース層
４２の表面領域にＮ型エミッタ領域４５を形成する。
【００３８】次いで、図３（ｃ）に示すように、ＣＶＤ
法にて全面にシリコン酸化膜４６を形成し、さらにリソ
グラフィー技術とＲＩＥ等のエッチング技術とによって
コレクター、ベースおよびエミッタの取り出し電極用の
貫通孔（図示略）をそれぞれ形成する。その後、前記貫
通孔を埋め込んだ状態で全面にアルミニウム系合金から
なる金属膜（図示略）を形成し、さらにリソグラフィー
技術とＲＩＥ等のエッチング技術とによってコレクター
電極４７、ベース電極４８、エミッタ電極４９をそれぞ
れ形成することにより、バイポーラトランジスタを得
る。
法にて全面にシリコン酸化膜４６を形成し、さらにリソ
グラフィー技術とＲＩＥ等のエッチング技術とによって
コレクター、ベースおよびエミッタの取り出し電極用の
貫通孔（図示略）をそれぞれ形成する。その後、前記貫
通孔を埋め込んだ状態で全面にアルミニウム系合金から
なる金属膜（図示略）を形成し、さらにリソグラフィー
技術とＲＩＥ等のエッチング技術とによってコレクター
電極４７、ベース電極４８、エミッタ電極４９をそれぞ
れ形成することにより、バイポーラトランジスタを得
る。
【００３９】このようなバイポーラトランジスタの製造
方法にあっては、Ｐ型シリコン基板３０の、サイドウォ
ール酸化膜４０内に形成される開口部内を気相エッチン
グすることによってベース形成領域にアンダーカット部
を形成し、この上のサイドウォール酸化膜４０を見かけ
上庇状にすることから、このアンダーカット部内に選択
エピタキシャル成長させてＰ型エピタキシャルベース層
４２を形成した際、この選択エピタキシャル成長時にお
けるファセットの発生を抑制することができる。
方法にあっては、Ｐ型シリコン基板３０の、サイドウォ
ール酸化膜４０内に形成される開口部内を気相エッチン
グすることによってベース形成領域にアンダーカット部
を形成し、この上のサイドウォール酸化膜４０を見かけ
上庇状にすることから、このアンダーカット部内に選択
エピタキシャル成長させてＰ型エピタキシャルベース層
４２を形成した際、この選択エピタキシャル成長時にお
けるファセットの発生を抑制することができる。
【００４０】
【発明の効果】以上説明したように本発明の気相成長方
法によれば、選択エピタキシャル成長時におけるファセ
ットの発生を抑制することができることから、この成長
方法を応用して形成するデバイスの性能を向上すること
ができる。また、ファセットの発生を抑制するためのア
ンダーカットによる庇形状の形成を、エピタキシャル成
長装置内部で行うことができることから、アンダーカッ
ト形成に連続して選択エピタキシャル成長を行うことが
でき、したがって、例えばこの成長方法を応用してデバ
イスを製造した場合に、デバイスの製造コストを低減す
ることができる。
法によれば、選択エピタキシャル成長時におけるファセ
ットの発生を抑制することができることから、この成長
方法を応用して形成するデバイスの性能を向上すること
ができる。また、ファセットの発生を抑制するためのア
ンダーカットによる庇形状の形成を、エピタキシャル成
長装置内部で行うことができることから、アンダーカッ
ト形成に連続して選択エピタキシャル成長を行うことが
でき、したがって、例えばこの成長方法を応用してデバ
イスを製造した場合に、デバイスの製造コストを低減す
ることができる。
【００４１】本発明の半導体装置の製造方法によれば、
前記気相成長方法を応用していることにより、ファセッ
トの発生を抑制してバイポーラトランジスタの性能を向
上することができ、また、アンダーカット形成に連続し
て選択エピタキシャル成長を行うことができることか
ら、バイポーラトランジスタの製造コスト低減を図るこ
とができる。
前記気相成長方法を応用していることにより、ファセッ
トの発生を抑制してバイポーラトランジスタの性能を向
上することができ、また、アンダーカット形成に連続し
て選択エピタキシャル成長を行うことができることか
ら、バイポーラトランジスタの製造コスト低減を図るこ
とができる。
【００４２】さらに、ベース形成領域を例えば反応性イ
オンエッチング（ＲＩＥ）によってパターニングする
と、シリコン基板側にダメージが入り、選択エピタキシ
ャル成長時の結晶性が悪化することから、通常はウエッ
トによってエッチング（パターニング）を行うが、本発
明では、シリコン基板表面を気相エッチングしてアンダ
ーカット部を形成することにより、先に形成されたＲＩ
Ｅダメージ層を除去することができる。よって、ベース
形成領域のパターニング（開口）を、ＲＩＥを用いて行
うことができ、これにより微細な加工を良好な均一性で
行うことができ、したがって素子間の特性バラツキを低
減することができる。
オンエッチング（ＲＩＥ）によってパターニングする
と、シリコン基板側にダメージが入り、選択エピタキシ
ャル成長時の結晶性が悪化することから、通常はウエッ
トによってエッチング（パターニング）を行うが、本発
明では、シリコン基板表面を気相エッチングしてアンダ
ーカット部を形成することにより、先に形成されたＲＩ
Ｅダメージ層を除去することができる。よって、ベース
形成領域のパターニング（開口）を、ＲＩＥを用いて行
うことができ、これにより微細な加工を良好な均一性で
行うことができ、したがって素子間の特性バラツキを低
減することができる。
【図１】（ａ）〜（ｃ）は、本発明の気相成長方法の一
実施形態例を工程順に説明するための要部側断面図であ
る。
実施形態例を工程順に説明するための要部側断面図であ
る。
【図２】一定のガス条件における、温度とシリコンエッ
チングレートとの関係を示すグラフ図である。
チングレートとの関係を示すグラフ図である。
【図３】（ａ）〜（ｃ）は、本発明の半導体装置の製造
方法の一実施形態例を工程順に説明するための要部側断
面図である。
方法の一実施形態例を工程順に説明するための要部側断
面図である。
【図４】（ａ）、（ｂ）は従来技術における課題の説明
図である。
図である。
【図５】（ａ）、（ｂ）は従来の選択エピタキシャル技
術の一例を示す要部側断面図である。
術の一例を示す要部側断面図である。
【図６】従来の「Ｈ2 Ｂａｋｅ法」を説明するための要
部側断面図である。
部側断面図である。
【図７】図６に示した「Ｈ2 Ｂａｋｅ法」の課題を説明
するための図であって、温度とＳｉＯ2 のエッチングレ
ートとの関係を示すグラフ図である。
するための図であって、温度とＳｉＯ2 のエッチングレ
ートとの関係を示すグラフ図である。
２０…シリコン基板（単結晶半導体基板）、２１…シリ
コン酸化膜（絶縁層）、２２…開口部、２３…アンダー
カット部、２４…選択エピタキシャル層、３０…Ｐ型シ
リコン基板、４２…Ｐ型エピタキシャルベース層
コン酸化膜（絶縁層）、２２…開口部、２３…アンダー
カット部、２４…選択エピタキシャル層、３０…Ｐ型シ
リコン基板、４２…Ｐ型エピタキシャルベース層
フロントページの続き Ｆターム(参考） 5F003 AP00 BA11 BA97 BB02 BB05 BB07 BB08 BE07 BE08 BF03 BF06 BF90 BG03 BM01 BP06 BP11 BP12 BP21 BP31 BP33 BP41 BP42 BP93 BS06 5F045 AA06 AB01 AB02 AB03 AB32 AC01 AC05 AC13 AC19 AD11 AD12 AD13 AD14 AD15 AD16 AD17 AD18 AE23 AF03 BB08 CA01 DB02 HA03 HA04 HA15
Claims (8)
- 【請求項１】 単結晶半導体基板上の所定領域に該単結
晶半導体基板表面を露出させる開口部を有するととも
に、該所定領域以外の領域を覆う絶縁層をマスクとして
用いて、前記単結晶半導体基板の表面が露出した開口部
内のみに選択的に単結晶半導体材料を気相成長させる気
相成長方法であって、 前記絶縁層の開口部内に露出する単結晶半導体基板を気
相エッチングすることによって該単結晶半導体基板の表
層部を前記開口部より広い状態にアンダーカットし、 次いで、該アンダーカットした箇所に単結晶半導体材料
を選択エピタキシャル成長させることを特徴とする気相
成長方法。 - 【請求項２】 前記選択エピタキシャル成長を８００℃
以上の温度で行うことを特徴とする請求項１記載の気相
成長方法。 - 【請求項３】 前記気相エッチングを、塩化水素、塩素
ガス、塩化水素と水素との混合ガス、または塩素ガスと
水素との混合ガスを用いて行うことを特徴とする請求項
１記載の気相成長方法。 - 【請求項４】 単結晶半導体基板がシリコンであり、選
択エピタキシャル成長させる単結晶半導体材料がシリコ
ンあるいはシリコンとゲルマニウムとの混晶であり、か
つ、この選択エピタキシャル成長の際にＰ型あるいはＮ
型の不純物ガスを供給して得られる単結晶半導体材料中
にＰ型あるいはＮ型の不純物を導入することを特徴とす
る請求項１記載の気相成長方法。 - 【請求項５】 バイポーラトランジスタのベース領域を
選択エピタキシャル成長技術によって形成する半導体装
置の製造方法であって、 ベース形成領域を露出させる開口部を有した絶縁材料部
内のシリコン基板を気相エッチングすることによって前
記シリコン基板のベース形成領域を前記開口部より広い
状態にアンダーカットし、 次いで、該アンダーカットした箇所に単結晶半導体材料
を選択エピタキシャル成長させることを特徴とする半導
体装置の製造方法。 - 【請求項６】 前記選択エピタキシャル成長を８００℃
以上の温度で行うことを特徴とする請求項５記載の半導
体装置の製造方法。 - 【請求項７】 前記気相エッチングを、塩化水素、塩素
ガス、塩化水素と水素との混合ガス、または塩素ガスと
水素との混合ガスを用いて行うことを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項８】 選択エピタキシャル成長させる単結晶半
導体材料がシリコンあるいはシリコンとゲルマニウムと
の混晶であり、かつ、この選択エピタキシャル成長の際
にＰ型あるいはＮ型の不純物ガスを供給して得られる単
結晶半導体材料中にＰ型あるいはＮ型の不純物を導入す
ることを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286160A JP2000114190A (ja) | 1998-10-08 | 1998-10-08 | 気相成長方法および半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286160A JP2000114190A (ja) | 1998-10-08 | 1998-10-08 | 気相成長方法および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114190A true JP2000114190A (ja) | 2000-04-21 |
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ID=17700722
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286160A Pending JP2000114190A (ja) | 1998-10-08 | 1998-10-08 | 気相成長方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114190A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515955A (ja) * | 2002-10-18 | 2006-06-08 | アプライド マテリアルズ インコーポレイテッド | シリコン化合物によるシリコン含有層の堆積 |
| JP2007305798A (ja) * | 2006-05-11 | 2007-11-22 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2007305730A (ja) * | 2006-05-10 | 2007-11-22 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2008160123A (ja) * | 2006-12-21 | 2008-07-10 | Interuniv Micro Electronica Centrum Vzw | 選択エピタキシャル成長プロセスの改良方法 |
| JP2010245286A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
| JP2010245287A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
| WO2011066800A1 (en) * | 2009-12-04 | 2011-06-09 | Csmc Technologies Fab1 Co.,Ltd. | Bipolar transistor and method for manufacturing the same |
| JP2014175337A (ja) * | 2013-03-06 | 2014-09-22 | Tokyo Electron Ltd | 選択エピタキシャル成長法および成膜装置 |
| JP2014183194A (ja) * | 2013-03-19 | 2014-09-29 | Hitachi Ltd | 半導体装置の製造方法 |
-
1998
- 1998-10-08 JP JP10286160A patent/JP2000114190A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515955A (ja) * | 2002-10-18 | 2006-06-08 | アプライド マテリアルズ インコーポレイテッド | シリコン化合物によるシリコン含有層の堆積 |
| JP2010232674A (ja) * | 2002-10-18 | 2010-10-14 | Applied Materials Inc | シリコン化合物によるシリコン含有層の堆積 |
| JP2007305730A (ja) * | 2006-05-10 | 2007-11-22 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2007305798A (ja) * | 2006-05-11 | 2007-11-22 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2008160123A (ja) * | 2006-12-21 | 2008-07-10 | Interuniv Micro Electronica Centrum Vzw | 選択エピタキシャル成長プロセスの改良方法 |
| JP2010245286A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
| JP2010245287A (ja) * | 2009-04-06 | 2010-10-28 | Canon Inc | 半導体装置の製造方法 |
| WO2011066800A1 (en) * | 2009-12-04 | 2011-06-09 | Csmc Technologies Fab1 Co.,Ltd. | Bipolar transistor and method for manufacturing the same |
| US8729669B2 (en) | 2009-12-04 | 2014-05-20 | Csmc Technologies Fab1 Co., Ltd. | Bipolar transistor and method for manufacturing the same |
| JP2014175337A (ja) * | 2013-03-06 | 2014-09-22 | Tokyo Electron Ltd | 選択エピタキシャル成長法および成膜装置 |
| JP2014183194A (ja) * | 2013-03-19 | 2014-09-29 | Hitachi Ltd | 半導体装置の製造方法 |
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