KR100518561B1 - 단결정 실리콘층에의 저메인 가스 전처리를 포함하는바이폴라 소자 제조 방법 및 이에 의한 바이폴라 소자 - Google Patents
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Abstract
단결정 실리콘층에의 저메인(GeH4) 가스 전처리를 포함하는 바이폴라(bi polar) 소자 제조 방법 및 이에 의한 바이폴라 소자를 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 컬렉터(collector) 영역 상에 베이스(base) 영역을 구성하는 단결정 실리콘층을 형성하고, 그 상에 에미터(emitter) 영역을 구성하는 다결정 실리콘층을 형성할 때, 저메인 가스를 사용하는 전처리 단계를 단결정 실리콘층 상에 상기 다결정 실리콘층을 형성하는 단계와 인시튜로 수행한다. 이에 따라, 단결정 실리콘층 상에 원하지 않게 존재할 수 있는 산화층을 용이하게 효과적으로 제거할 수 있고, 단결정 실리콘층 상에 저머늄(Ge)을 포함하는 층이 형성되도록 허용하여 다결정 실리콘층에 실리콘 재배치(Si-rearrangement) 현상이 발생하는 것을 방지할 수 있다.
Description
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 바이폴라 소자(bipolar device)의 단결정 실리콘 에미터 영역 상에 다결정 실리콘 에미터 영역을 형성하기 이전에 저메인(germane:GeH4) 가스를 전처리하는 단계를 포함하는 바이폴라 소자 제조 방법 및 이에 의한 바이폴라 소자에 관한 것이다.
바이폴라 소자는 컬렉터(collector), 베이스(base) 및 에미터(emitter)를 포함하는 트랜지스터 구조 구성되며, 로직(logic) 소자 등에 스위칭(switching) 소자 또는 증폭 소자(amplifier) 등으로 이용되고 있다. 특히, 이동 전화(mobile phone) 등에 채용되는 바이폴라 소자에는 높은 동작 속도 특성과 함께 전류 이득(current gain)의 안정된 산포가 요구되고 있다.
도 1은 전형적인 바이폴라 소자에서의 원하지 않는 산화층의 발생을 설명하기 위해서 개략적으로 도시한 도면이다. 도 2는 전형적인 바이폴라 소자에서의 원하지 않는 실리콘 재배치(Si-rearrangement) 현상의 발생을 설명하기 위해서 개략적으로 도시한 도면이다.
도 1을 참조하면, 전형적인 바이폴라 소자는 실리콘(Si) 기판 상에 형성된 컬렉터 영역(20)과 컬렉터 영역(20) 상에 형성되는 베이스 영역(30) 및 에미터 영역(도 2의 40)을 포함하여 구성된다. 에미터 영역(40)은 다결정 실리콘층으로 형성된다. 이에 반해, 베이스 영역(30)은 단결정 실리콘층으로 형성된다. 이때, 에미터 영역(40)의 측부에는 절연을 위한 스페이서(spacer:50)가 도입될 수 있다.
이러한 다결정 실리콘층의 에미터 영역(40)과 베이스 영역(30)을 실질적으로 구성하는 단결정 실리콘층의 계면 특성에 따라 바이폴라 소자의 동작 특성, 예컨대, 동작 속도 또는/ 및 트랜지스터의 전류 이득 산포 등이 영향을 받게 된다.
보다 구체적으로 설명하면, 베이스 영역(30)을 실질적으로 이루는 단결정 실리콘층을 형성한 후, 단결정 실리콘층 상에 스페이서층을 실리콘 질화물 등으로 형성한다. 이후에, 스페이서층을 패터닝하여 베이스 영역(30)의 단결정 실리콘층 부분을 노출하는 콘택홀(51)을 형성한다. 콘택홀(51)에 의해서 외부로 노출되는 베이스 영역(30)의 단결정 실리콘층 부분에는 자연 산화층 또는 잔류 산화층 등과 같은 원하지 않는 산화층(60)이 발생할 수 있다.
이러한 산화층(60)이 존재하는 상태에서 에미터 영역(도 2의 40)을 이루는 다결정 실리콘층을 형성하면, 산화층(60)의 존재에 의해서 에미터 영역(40)의 다결정 실리콘층과 그 하부의 단결정 실리콘층 간의 접촉 저항이 바람직하지 않게 증가하게 된다. 이와 같은 접촉 저항의 증가는 전류 이득 산포 불량 또는 1/f 노이즈(noise) 증가, 바이폴라 소자의 동작에서 전압 강하를 초래하는 등과 같이 소자의 특성을 열화시키는 요인으로 작용할 수 있다. 따라서, 이러한 산화층(60)을 효과적으로 제거할 수 있는 방법이 요구되고 있다.
도 2를 참조하면, 단결정 실리콘층에 접촉하여 에미터 영역(40)인 다결정 실리콘층을 형성하면, 다결정 실리콘층(도 2의 40에 해당된다)과 단결정 실리콘층(도 2의 30에 해당된다)의 계면에 공정 영향에 의해서 원하지 않는 실리콘 재배치 현상이 발생할 수 있다. 다결정 실리콘층(40)은 스페이서(50)에 형성된 콘택홀(51)을 채우도록 증착되는 데, 이러한 증착 과정 중에 또는 후속되는 열 공정 등에 의해서 영향을 받아 실리콘 재배치 현상이 발생될 수 있다.
이러한 실리콘 재배치 현상은 단결정 실리콘층(30)의 단결정 격자 상태에 의해서 이에 접촉되는 다결정 실리콘층(40) 부분의 실리콘 원자 배열이 단결정의 원자 배열로 재배치되는 것을 의미한다. 이에 따라, 다결정 실리콘층(40)에 단결정 실리콘 부분(35)이 성장되게 된다. 이는 결국, 단결정 실리콘층(30)이 재성장되는 것과 같은 효과를 발휘하여 결국 단결정 실리콘층(30)의 두께가 원하지 않게 두꺼워지는 결과를 초래하게 된다.
이러한 재배치 현상은 결국 바이폴라 트랜지스터가 동작할 때 에미터 영역(40)이 실질적으로 감소되는(실질적인 유효 베이스 영역이 확장되는) 효과를 초래하게 된다. 이에 따라, 바이폴라 트랜지스터 소자의 전류 이득이 감소하는 특성 상의 열화를 초래하게 된다. 따라서, 이러한 실리콘 재배치 현상이 발생되는 것을 효과적으로 방지할 필요가 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 단결정 실리콘층 상에 다결정 실리콘층을 형성할 때, 단결정 실리콘층을 선택적으로 노출시키는 콘택 과정 등에서 단결정 실리콘 상에 발생될 수 있는 원하지 않는 산화층을 효과적으로 제거할 수 있고, 또한, 단결정 실리콘층과 다결정 실리콘층이 접촉되는 계면에서 실리콘 재배치 현상에 의해서 단결정 실리콘이 재성장되어 에미터 영역의 감소를 초래하는 것을 효과적으로 방지할 수 있는 바이폴라 소자 제조 방법을 제공하는 데 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 저메인(GeH4) 가스를 사용하는 전처리 단계를 다결정 실리콘층을 단결정 실리콘층 상에 형성하기 이전에 수행하는 바이폴라 소자 제조 방법을 제공한다.
상기 제조 방법은 컬렉터 영역 상에 베이스 영역을 구성하는 단결정 실리콘층을 형성하는 단계와, 상기 단결정 실리콘층 상에 에미터 영역을 구성하는 다결정 실리콘층을 형성하는 단계, 및 상기 단결정 실리콘층과 상기 다결정 실리콘층 사이 계면에 저머늄(Ge)을 포함하는 층이 형성되도록 상기 다결정 실리콘층을 형성하기 이전에 상기 단결정 실리콘층 표면을 저메인 가스를 사용하여 전처리하는 단계를 포함하여 구성될 수 있다.
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여기서, 상기 단결정 실리콘층 상에 상기 단결정 실리콘층의 일부 표면을 노출하는 콘택홀(contact hole)을 가지는 스페이서를 형성하는 단계를 더 포함하고, 상기 저메인 가스는 상기 콘택홀을 형성하는 과정 중에 상기 노출되는 상기 단결정 실리콘층의 일부 표면 상에 유발되는 원하지 않는 산화층과 반응하여 상기 산화층을 제거한 후 상기 저머늄을 포함하는 층이 형성되는 데 사용될 수 있다.
이때, 상기 저메인 가스를 사용하는 전처리 단계는 상기 다결정 실리콘층을 형성하는 단계와 인 시튜(in situ)로 수행될 수 있다. 상기 저메인 가스를 사용하는 전처리 단계는 상기 다결정 실리콘층을 형성하는 단계와 동일한 증착 장비 내의 동일한 공간 내에서 동일한 온도 범위에서 수행될 수 있다. 이때, 상기 온도 범위는 대략 500℃ 내지 700℃일 수 있다. 상기 저메인 가스는 수소 가스에 희석되어 사용될 수 있다.
한편, 상기 저머늄을 포함하는 층은 상기 단결정 실리콘층 상에 섬 형태 또는 연속되는 층으로 형성될 수 있다.
상기 제조 방법은 상기 단결정 실리콘층 상에 상기 베이스 영역과 반대 도전형으로 도핑(doping)되는 캐핑(capping) 실리콘층을 단결정 실리콘으로 성장하는 단계를 더 포함할 수 있다.
이와 같이 제조될 수 있는 바이폴라 소자는 컬렉터 영역과, 상기 컬렉터 영역 상에 단결정 실리콘층으로 형성된 베이스 영역과, 상기 베이스 영역 상에 다결정 실리콘층으로 형성된 에미터 영역, 및 상기 단결정 실리콘층과 상기 다결정 실리콘층 간의 계면에 형성된 저머늄(Ge)을 포함하는 층을 포함하여 구성될 수 있다.
본 발명에 따르면, 단결정 실리콘층 상에 다결정 실리콘층을 형성할 때 계면에 존재하는 산화층을 용이하게 제거할 수 있고, 또한, 계면에 저머늄을 포함하는 층을 허용하여 다결정 실리콘층에 단결정 실리콘이 재배치 또는 재성장되는 것을 방지할 수 있다. 이에 따라, 바이폴라 소자의 특성을 효과적으로 개선할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예에서는, 바이폴라 트랜지스터 소자를 구성하는 베이스 영역 또는/및 제1에미터 영역을 구성하는 데 이용되는 단결정 실리콘층 상에 접촉하는 다결정 실리콘층의 제2에미터 영역을 형성하기 이전에, 상기 다결정 실리콘층을 증착하는 과정에 바람직하게 인 시튜(in situ)로 단결정 실리콘층 표면을 저메인(germane) 가스를 이용하여 전처리하는 단계를 수행하는 바를 제시한다. 이러한 저메인 가스를 이용하는 전처리 단계에 의해서 단결정 실리콘층 표면에 발생되었을 수 있는 원하지 않는 산화층을 효과적으로 제거할 수 있다. 또한, 이러한 전처리 과정을 보다 긴 시간 동안 수행하여 단결정 실리콘층 표면에 얇거나 또는 섬(island) 형태의 저머늄(Ge)층이 존재하도록 유도할 수 있다.
이하 본 발명의 실시예들을 단결정 실리콘층에 베이스 영역과 제1에미터 영역이 순차적으로 적층되고, 제1에미터 영역의 단결정 실리콘층 상에 다결정 실리콘층으로 제2에미터 영역을 구성하는 바이폴라 트랜지스터 소자를 구체적인 예로 들어 설명한다. 그럼에도 불구하고, 본 발명은 바이폴라 소자에서 단결정 실리콘층과 다결정 실리콘층을 접촉하도록 의도할 경우에 바람직하게 적용될 수 있다.
제1실시예
도 3 및 도 4는 본 발명의 제1실시예에 의한 바이폴라 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 의한 바이폴라 소자는 컬렉터 영역(210, 250), 베이스 영역(300) 및 에미터 영역(700)이 기판 상에 적층됨으로써 구현된다. 구체적으로, 도 3에 제시된 바와 같이 바람직하게 실리콘 기판(100)에 불순물이 도핑되어 컬렉터 영역(210, 250)이 형성된다. 이때, 바이폴라 트랜지스터가 npn형일 경우 컬렉터 영역(210, 250)은 n 도전형의 불순물이 도핑(doping)되어 형성된다. 예를 들어, P(인) 또는 As(비소) 등이 도핑되어 컬렉터 영역(210, 250)이 형성된다.
컬렉터 영역(210, 250)은 그 농도에 따라 두 영역으로 구비될 수 있는 데, 상대적으로 낮은 도핑 농도로 구현되는 제1컬렉터 영역(210)은 예를 들어 n-컬렉터 영역으로 형성되고, 상대적으로 높은 도핑 농도로 구현되는 제2컬렉터 영역(250)은 예를 들어 n+-컬렉터 영역으로 형성될 수 있다. 제2컬렉터 영역(250)은 도 4에 제시된 바와 같이 기판(100)의 외부 표면으로 연장되어 이후에 컬렉터 전극(도시되지 않음)에 연결된다.
한편, 기판(100) 상에는 소자 분리 영역(150)이 도입되어 각각의 바이폴라 트랜지스터 소자를 소자 단위로 구분하게 된다. 이러한 소자 분리 영역(150)에 의해서 노출되는 컬렉터 영역(210, 250) 상에 단결정 실리콘층을 에피(epi) 성장 등으로 성장시켜 베이스 영역(300)을 형성한다. 이때, 베이스 영역(300)은 컬렉터 영역(210, 250)과 반대 도정형의 불순물이 도핑되어 형성된다. 예를 들어, 베이스 영역(300)은 p-베이스 영역으로 형성된다. 베이스 영역(300)은 단결정 실리콘층에 보론(B) 등의 불순물을 도핑시켜 형성된다.
베이스 영역(300) 상에는 베이스 영역(300)과 에미터 영역(도 4의 700)의 계면에서 정션(junction) 영역으로 작용할 캐핑 실리콘층(capping silicon layer:400)이 더 형성될 수 있다. 캐핑 실리콘층(400)은 역시 단결정 실리콘층으로 성장되어 형성될 수 있으며, 베이스 영역(300)과는 다른 도전형, 예컨대, n형으로 도핑되며 에미터(도 4의 700) 보다는 낮은 농도로 도핑된다.
이후에, 베이스 영역(300)의 단결정 실리콘층 부분을 노출하는(캐핑 실리콘층(400)이 도입될 경우 캐핑 실리콘층(400)의 단결정 실리콘 부분을 노출하는) 콘택홀(510)을 가지는 스페이서(500)를 형성한다. 스페이서(500)는 실리콘 질화물 또는 산화물 등으로 형성될 수 있다.
이와 같이 콘택홀(510)의 형성에 의해서 노출되는 단결정 실리콘층 표면, 즉, 베이스 영역(300)이 표면이나 도 3에서와 같이 캐핑 실리콘층(400)이 도입될 경우에는 캐핑 실리콘층(400)의 표면에는, 콘택홀(510) 형성 과정에서 발생되는 자연 산화층 또는 잔류 산화층 등의 원하지 않는 산화층(600)이 대략 10 내지 20Å 정도 존재할 수 있다. 이러한 산화층(600)은 도 1을 참조하여 기술한 바와 같이 바이폴라 트랜지스터의 특성 열화를 초래하므로 효과적으로 제거되는 것이 바람직하다.
이러한 산화층(600)의 제거를 위해서, 콘택홀(510)을 채우는 에미터 영역(도 4의 700)을 이루는 다결정 실리콘층을 증착하기 이전에, 노출된 단결정 실리콘층(도 3에서는 400에 해당된다)의 표면에 저메인(GeH4) 가스를 이용하여 전처리를 수행한다. 이러한 전처리는 다결정 실리콘층을 증착하는 과정과 인 시튜(in-situ)로 수행되는 것이 바람직하다.
저메인 가스는 활성화되었을 때 다음의 수학식 1과 같이 실리콘 산화물과 반응하여 휘발성인 이산화 저머늄(GeO2)을 발생시켜 실리콘 산화물을 제거하는 작용을 한다.
[수학식 1]
G e H sub4 (g) + SiO sub 2 (s) -> G e O sub 2 (g) + Si (s) + 2 H sub 2
상기한 수학식 1에 제시된 반응에서 알 수 있듯이 저메인 가스를 사용한 전처리 과정에 의해서 콘택홀(510)의 바닥, 즉, 단결정 실리콘층(400) 상에 존재하는 산화층(600)은 효과적으로 제거된다.
도 4를 참조하면, 이와 같이 산화층(600)을 제거하는 전처리 단계를 수행한 후, 콘택홀(510)을 채우는 다결정 실리콘층을 증착하여 에미터 영역(700)을 형성한다. 에미터 영역(700)은 고농도로 불순물이 도핑된 n+-에미터 영역으로 형성된다. 따라서, 다결정 실리콘층을 증착할 때 인 시튜로 인(phosphorous)나 비소(arsenic)를 대략 1e20/㎤ 이상의 고농도로 도핑하여 에미터 영역(700)을 형성한다.
이러한 에미터 영역(700)을 이룰 다결정 실리콘층의 증착은 튜브 로(tube furnace)나 매엽식 화학 기상 증착(CVD) 장비 등을 이용하여 수행되는 데, 이때, SiH4나 PH3(또는 AsH3) 가스를 반응 가스로 사용하며, 대략 500℃ 내지 700℃ 정도의 온도 범위를 이용하며, 대략 10mTorr 내지 100 Torr 정도의 증착 압력에서 수행될 수 있다.
이와 같이 다결정 실리콘층이 형성되는 과정에 이용되는 장비에서 상기한 저메인 가스를 이용하는 전처리 단계는 인 시튜로 수행될 수 있다. 즉, 다결정 실리콘층이 증착되는 조건들과 반응 가스들 외에 다른 조건들은 동일하게 유지하며, 저메인 가스를 대략 10 내지 100 ppm - 수소 분위기에서 흘려주면, 실리콘 기판 상에 형성된 실리콘 산화물인 산화층(600)은 효과적으로 제거된다. 이러한 전처리 단계는 실질적으로 다결정 실리콘층을 형성하는 증착 장비의 동일한 공간에서 수행되므로, 전처리 단계를 수행하기 위한 추가적인 공간 또는 챔버(chamber) 등이 불필요하므로 전처리 단계는 보다 용이하게 수행될 수 있다.
이와 같은 전처리 단계에 의해서, 에미터(700)인 다결정 실리콘층과 베이스(300)(또는 캐핑 실리콘층(400))인 단결정 실리콘층 간의 접촉 저항이 원하지 않게 증가되는 것을 효과적으로 방지할 수 있다. 산화층(도 3의 600)의 존재는 이러한 접촉 저항을 증가시키는 요인으로 작용할 뿐만 아니라, 바이폴라 소자의 전류 이득의 산포를 커지게 하는 요인으로도 작용한다. 따라서, 산화층(600)의 효과적인 제거에 의해서 바이폴라 소자의 전류 이득의 산포를 양호하게 낮게 개선하는 효과를 구현할 수 있다. 이러한 효과는 바이폴라 소자를 양산 공정으로 생산하는 데 유리한 이점을 제공한다.
제2실시예
도 5 및 도 6은 본 발명의 제2실시예에 의한 바이폴라 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5 및 도 6을 참조하면, 제1실시예에서 도 3을 참조하여 설명한 바와 같은 저메인 가스를 이용한 전처리 과정을 상대적으로 긴 시간 동안 수행하여, 콘택홀(510)에 의해서 노출되는 단결정 실리콘층(도 5에서는 400에 해당된다) 상에 저머늄이 증착되도록 한다.
즉, 도 3을 참조하여 설명한 바와 같이 단결정 실리콘층(400) 상으로 저메인 가스를 흘려주면, 저메인 가스는 산화층(도 3의 600)과 수학식 1에 제시된 바와 같이 반응하여 산화층(600)을 제거하게 된다. 계속하여 저메인 가스를 더 흘려주면, 산화층(600)의 실리콘 산화물이 모두 소진되게 되고, 이에 따라, 단결정 실리콘층(400) 상에 직접적으로 저메인 가스가 작용하게 된다. 산화층(600)이 모두 소모된 후에는 저메인 가스는 더 이상 수학식 1과 같은 반응을 수행하지 못하게 되므로, 노출된 단결정 실리콘층(400) 상에 저머늄층(800)으로 증착되게 된다.
이러한 저머늄층(800)을 의도적으로 생성시킴으로써, 바이폴라 소자에서 예상하지 못할 매우 유효한 효과를 구현할 수 있다. 도 2를 참조하여 설명한 바와 같이 에미터인 다결정 실리콘층(도 2의 40)을 증착하는 과정 또는 후속되는 다른 제조 과정들에 영향을 받아 다결정 실리콘층(도 2의 40)과 단결정 실리콘층(도 2의 30)의 계면에는 실리콘 재배치 현상이 발생될 수 있다. 이와 같은 실리콘 재배치 현상은 이미 논의한 바와 같이 바이폴라 소자의 동작 시에, 즉, 고전류가 유입될 때 실질적인 에미터 영역(도 2의 40)의 감소 또는 유효 베이스 영역의 확장과 같은 원하지 않는 좋지 않은 효과를 유발할 수 있다.
그런데, 도 5에 제시된 바와 같이 저메인 가스를 사용하여 전처리하여 산화층(도 3의 600)을 제거하며 동시에 깨끗이 세정된 단결정 실리콘층(도 5의 400) 상에 저머늄층(800)을 생성하도록 유도하면, 결국, 도 6에 제시된 바와 같이 에미터 영역(700)인 다결정 실리콘층과 베이스 영역(300)인 단결정 실리콘층(실질적으로는 캐핑 실리콘층(400)을 구성하는)과의 계면에 저머늄층(800)이 존재하게 된다. 이러한 저머늄층(800)은 섬 형태로 형성될 수도 있고 매우 얇은 두께의 층으로도 존재할 수 있다.
이러한 다결정 실리콘층(도 6의 700에 해당한다)과 단결정 실리콘층(도 6의 300 및 400에 해당)의 계면에 존재하게 되는 저머늄층(800)은 실리콘 재배치 현상이 발생하는 것을 방지하는 역할을 한다. 계면에서의 저머늄층(800)은 다결정 실리콘층(700)으로의 실리콘 단결정의 재성장을 방지하고 억제하는 역할을 하게 된다.
이와 같이 다결정 실리콘층(700)으로의 실리콘 단결정의 재성장 또는 실리콘 재배치 현상이 방지되므로, 앞서 설명한 바와 같은 바이폴라 소자 동작에서 에미터 영역(도 2의 40)의 감소 또는 베이스 영역(도 2의 30)의 확장 현상이 발생하는 것을 방지할 수 있다. 따라서, 이러한 에미터 영역(도 2의 40)의 감소 또는 베이스 영역(도 2의 30)의 확장 현상에 의한 전류 이득이 감소하는 것을 효과적으로 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 바이폴라 소자에서 에미터 영역인 다결정 실리콘층을 형성할 때, 상기 다결정 실리콘층 하부에서 접촉하는 베이스 영역 또는/ 및 캐핑 실리콘층을 구성하는 단결정 실리콘층 표면을 저메인 가스를 사용하는 전처리 과정을 효과적으로 세정할 수 있다. 저메인 가스를 사용하는 전처리 과정은 상기 다결정 실리콘층을 형성하는 과정 이전에 다결정 실리콘층을 형성하는 데 이용되는 증착 장비와 동일한 장비 내에서 인 시튜로 수행될 수 있어, 별도의 장비가 필요하지 않아 그 수행이 용이하다.
이때, 저메인 가스를 사용하는 전처리 단계에 의해서 단결정 실리콘층 상에 발생되어 있을 자연 산화물 또는 잔류 산화물 등과 같은 산화층을 효과적으로 제거할 수 있어, 단결정 실리콘층과 다결정 실리콘층 간의 접촉 저항이 증가되는 것을 방지할 수 있다. 또한, 바이폴라 소자의 전류 이득 산포가 증가되거나 1/f 노이즈가 증가하는 것을 효과적으로 방지할 수 있다.
또한, 저메인 가스를 사용하는 전처리 단계를 상대적으로 긴 시간 동안 수행함으로써, 원하지 않는 산화층의 제거 효과를 구현할 뿐만 아니라 다결정 실리콘층으로의 단결정 실리콘층의 재성장 또는 실리콘의 재배치 등의 원하지 않는 나쁜 효과를 방지할 수 있다. 이에 따라, 바이폴라 소자의 전류 이득이 감소되는 것을 효과적으로 방지할 수 있다.
도 1은 전형적인 바이폴라 소자에서의 원하지 않는 산화층의 발생을 설명하기 위해서 개략적으로 도시한 도면이다.
도 2는 전형적인 바이폴라 소자에서의 원하지 않는 실리콘 재배치(Si-rearrangement) 현상의 발생을 설명하기 위해서 개략적으로 도시한 도면이다.
도 3 및 도 4는 본 발명의 제1실시예에 의한 바이폴라 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5 및 도 6은 본 발명의 제2실시예에 의한 바이폴라 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
Claims (16)
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- 실리콘 기판에 분순물을 도핑하여 컬렉터 영역을 형성하는 단계;상기 기판 상에 베이스 영역을 위한 단결정 실리콘층을 성장시키는 단계;상기 단결정 실리콘층 상에 상기 단결정 실리콘층의 베이스 영역의 일부 표면을 노출하는 콘택홀(contact hole)을 가지는 스페이서를 형성하는 단계;상기 콘택홀 내의 상기 단결정 실리콘층의 베이스 영역 상에 에미터 영역을 구성하는 다결정 실리콘층을 형성하는 단계; 및상기 콘택홀을 형성하는 과정 중에 상기 노출되는 상기 단결정 실리콘층의 일부 표면 상에 유발되는 원하지 않는 산화층과 반응하여 상기 산화층을 제거하고 상기 단결정 실리콘층과 상기 다결정 실리콘층 사이 계면에 저머늄(Ge)을 포함하는 층이 형성되도록 상기 다결정 실리콘층을 형성하기 이전에 상기 다결정 실리콘층을 형성하는 단계와 동일한 증착 장비 내의 동일한 공간 내에서 동일한 온도 범위에서 인 시튜(in situ)로 상기 단결정 실리콘층 표면을 저메인 가스를 사용하여 전처리하는 단계를 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
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- 제11항에 있어서,상기 온도 범위는 대략 500℃ 내지 700℃인 것을 특징으로 하는 바이폴라 소자 제조 방법.
- 제8항에 있어서,상기 저메인 가스는 수소 가스에 희석되어 사용되는 것을 특징으로 하는 바이폴라 소자 제조 방법.
- 제8항에 있어서,상기 저머늄을 포함하는 층은 상기 단결정 실리콘층 상에 섬 형태 또는 연속되는 층으로 형성되는 것을 특징으로 하는 바이폴라 소자 제조 방법.
- 제8항에 있어서,상기 단결정 실리콘층 상에 상기 베이스 영역과 반대 도전형으로 도핑(doping)되는 캐핑(capping) 실리콘층을 단결정 실리콘으로 성장하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 소자 제조 방법.
- 컬렉터 영역;상기 컬렉터 영역 상에 단결정 실리콘층으로 형성된 베이스 영역;상기 베이스 영역 상에 다결정 실리콘층으로 형성된 에미터 영역; 및상기 단결정 실리콘층과 상기 다결정 실리콘층 간의 계면에 형성된 저머늄(Ge)을 포함하는 층을 포함하는 것을 특징으로 하는 바이폴라 소자.
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