JP2002305205A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラトランジスタのベース層にシリコ
ン−ゲルマニウムのエピタキシャル混晶層を使用する場
合にベース層と下地との熱膨張係数の差に伴う応力によ
るミスフィット転位を抑制する。 【解決手段】 Ｐ型シリコン基板１にＮ＋のコレクタ領
域２、Ｎ−エピタキシャル層３、素子分離酸化シリコン
膜４、酸化シリコン膜５等を形成した後、応力緩和層と
なる減圧ＣＶＤ技術によるシリコン窒化膜５１を形成す
る。続いて、ＣＶＤ酸化シリコン膜をマスクとして、シ
リコン窒化膜５１を開口し、さらに希フッ酸水溶液を用
いて酸化シリコン膜５を開口すると同時に、シリコン窒
化膜５１のマスクとして用いたＣＶＤ酸化シリコン膜の
除去を行う。この後、従来例と同じ手法によってＳｉＧ
ｅのエピタキシャル混晶層を形成し、さらに、ベース、
エミッタ、コレクタの電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコンとゲルマ
ニウムの混晶層をベース領域に用いた半導体装置及びそ
の製造方法に関し、特にヘテロ接合バイポーラトランジ
スタに適用して有効な技術に関する。

【０００２】

【従来の技術】近年、情報、サービス、エンターティメ
ント、通信が融合したマルチメディア時代の到来に伴
い、大容量データの高速伝送を行なう必要性の高まりか
ら、バイポーラトランジスタにもさらなる高性能化が要
求されている。そして、バイポーラトランジスタの高速
化を図るためには、高濃度でかつ薄いベース層の形成が
不可欠である。しかし、従来のイオン注入技術を用いた
ベース層の形成では、注入不純物のチャネリングのた
め、４０ｎｍ以下のベース幅を実現することは困難であ
った。この問題の解決策として、シリコン（Ｓｉ）基板
上にシリコン−ゲルマニウム（Ｓｉ_1-x Ｇｅ_x ；以下、
ＳｉＧｅという）の混晶層をエピタキシャル成長させる
技術を応用したヘテロ接合バイポーラトランジスタ（he
tero bipolar transistor ；以下、ＨＢＴという）が注
目されている。

【０００３】すなわち、ベースの浅接合化はベース不純
物濃度の増大を招き、エミッタへの正孔の注入が問題と
なるが、ＳｉＧｅＨＢＴでは、ベース領域にシリコンに
比べてバンドギャップの狭いＳｉＧｅを用いることで、
エミッタ−ベース間に電位障壁が生じるので、正孔のエ
ミッタへの注入は大幅に減少する。従って、ベースを高
キャリア濃度にしてベース抵抗の低減ができ、さらに十
分大きい電流増幅率（ｈ_FE）が得られる。この結果、十
分な耐圧を確保しながら、高い高周波特性を実現するこ
とができる。また、ゲルマニウムのプロファイルに傾斜
をつけることにより、キャリアのベース走行時間（τ
_B ）を短縮した、優れた高周波特性をもつ高速バイポー
ラトランジスタを実現することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、ＳｉＧ
ｅ混晶層は、シリコンとゲルマニウムの格子定数、およ
び熱膨張係数が異なることから、その内部に応力が発生
し、ミスフィット転位とよばれる結晶欠陥の問題が起こ
る。そして、このミスフィット転位は、ゲルマニウム濃
度に強く依存するためゲルマニウム濃度を少なくすれ
ば、結晶欠陥の発生を抑制することは可能であるが、バ
ンドギャップを狭める効果が少なくなり、所望のバイポ
ーラトランジスタの性能が得られなくなる。また、Ｓｉ
ＧｅＨＢＴの製造工程においては、ＬＯＣＯＳ（local
oxidationof silicon：局部シリコン酸化）法によって
分離された能動領域にＳｉＧｅ混晶層をエピタキシャル
成長させ、同時に能動領域を分離している酸化膜上に多
結晶のＳｉＧｅ混晶層を形成する場合がある。この場合
は、シリコンとゲルマニウムの物性の違いに加えて、Ｌ
ＯＣＯＳによる応力や酸化膜とシリコンおよびゲルマニ
ウムとの熱膨張係数の違いによる応力も発生するため、
ミスフィット転位が起こり易い。

【０００５】以下、このようなＳｉＧｅＨＢＴの製造工
程と、その問題点について図４〜図８を用いて具体的に
説明する。図４及び図５は、従来のＳｉＧｅＨＢＴの製
造工程を示す断面図であり、図６は、図４（ｂ）に示す
工程におけるＳｉＧｅＨＢＴの一部を拡大して示す断面
図である。まず、図４（ａ）において、Ｐ型シリコン基
板１の上層に酸化シリコン膜を熱酸化により形成し、Ｎ
ＰＮトランジスタのコレクタ領域に対応する酸化シリコ
ン膜を開口する。そこに、Ｓｂ₂ Ｏ₃ による固体ソース
拡散を行ない、Ｎ＋のコレクタ領域２を形成する。その
後、既存の技術により、Ｎ−エピタキシャル層３を形成
する。その後、ＬＯＣＯＳ法による素子分離酸化シリコ
ン膜４を形成する。続いて、前記Ｎ−エピタキシャル層
３中の所定部分に、Ｎ＋のコレクタ領域２と接続するＮ
＋型プラグ層２１を形成する。

【０００６】その後、原料ガスとしてテトラエトキシシ
ラン（ＴＥＯＳ）を用いて、ＣＶＤ（chemical vapor d
eposition ）技術により酸化シリコン膜（ＴＥＯＳ−Ｃ
ＶＤ膜）５を形成し、さらに熱処理を加えて酸化シリコ
ン膜５を緻密化させる。続いて、ＮＰＮトランジスタの
ベース領域となる部分にレジストパターンを形成し、Ｒ
ＩＥ（reactive ionetcing）技術とウエットエッチング
により酸化シリコン膜５を開口する。

【０００７】続いて、半導体基板の表面に付着している
有機物を除去するために、例えば、所定の温度に加熱し
た硫酸と過酸化水素水との混合液を用いて洗浄する。次
に、半導体基板上のパーティクルを除去するために、例
えば、所定の温度に加熱したアンモニアと過酸化水素水
との混合液を用いて洗浄する。次に、半導体基板上の表
面の金属汚染物および自然酸化膜を除去するために、希
フッ酸水溶液を用いて洗浄する。なお、この希フッ酸水
溶液による洗浄では、水素パッシべーション処理も行わ
れ、Ｎ−エピタキシャル層３の露出した表面が水素でタ
ーミネートされる。続いて、上述のような各洗浄処理が
施された半導体基板は、図４（ｂ）及び図６に示すＳｉ
Ｇｅエピタキシャル混晶層６を形成するための成膜装置
に導入される。通常、この成膜は、低温エピタキシャル
技術（lowtemperature epitaxial）で行われる。ここで
は、減圧化学気相成長法（ＲＰＣＶＤ：reduced pressu
re chemical vapor deposition）によって成膜される。

【０００８】次に、半導体基板は、真空排気機能を有す
るロードロックに搬入され、所定時間の真空排気が行わ
れる。そして、このロードロックに接続された反応炉に
半導体基板を大気に解放せずに搬入する。次に、反応炉
に水素ガスを導入しながら、約９００°Ｃまで半導体基
板を加熱し、約５分間の水素べークを行う。次に水素ガ
スを導入したままで、約７１０〜６６０°Ｃの温度まで
降温し、成膜のための原料ガスであるモノシラン（Ｓｉ
Ｈ ₄ ）、ゲルマン（ＧｅＨ₄ ）、および不純物ガスとし
てジポラン（Ｂ₂ Ｈ₆ ）ガスを供給してエピタキシャル
成長を行う。

【０００９】次に、このようなエピタキシャル成長によ
るＳｉＧｅ混晶層６の成膜手順について説明する。図７
は、ＳｉＧｅ混晶層の成膜作業におけるタイムチャート
を示す説明図であり、図８は、ＳｉＧｅ混晶層の構造を
拡大して示す断面図である。ＳｉＧｅ混晶層６は、図８
に示すようにシリコンバッファ層６１、ＳｉＧｅ混晶層
６２、シリコンキャップ層６３の３層構造となってい
る。シリコンバッファ層６１は、ベースの能動領域を開
口した際に、Ｎ−エピタキシャル層３の表面に微妙な凹
凸が発生するために、その凹凸を平滑化すること、及び
素子分離酸化シリコン膜４上に多結晶のＳｉＧｅ混晶層
６を形成する際に、ｓｅｅｄとなる層を形成することを
目的としている。

【００１０】なお、ＳｉＧｅ混晶層６を形成する場合、
素子分離酸化シリコン膜４及び酸化シリコン膜５の下地
の相違から、素子分離酸化シリコン膜４の上ではＳｉと
Ｇｅの多結晶層となり、酸化シリコン膜５の上ではＳｉ
とＧｅのエピタキシャル混晶層となる。また、シリコン
キャップ層６３は、エミッタの拡散を行うための領域と
して用いている。さらに、素子分離酸化シリコン膜４上
に形成した多結晶ＳｉＧｅ膜はベースの取り出し電極と
して用いる。

【００１１】このようなＳｉＧｅエピタキシャル混晶層
の成膜工程は、まず第１に、例えば約７１０°Ｃの温度
で、モノシラン分圧を２６．７Ｐａ（０．２Ｔｏｒｒ）
とし、反応炉内にモノシランを供給し、シリコンエピタ
キシャル膜を約１５ｎｍ形成する。この時、素子分離酸
化シリコン膜４上には多結晶シリコン膜が同時に形成さ
れる。続いて、反応炉内の温度を約６６０°Ｃに降温
し、モノシランとゲルマンのガスを所望のゲルマニウム
濃度および所望の膜厚となるようガス流量を制御して反
応炉内に供給する。この際に、所望のボロンのプロファ
イルとなるようにジポランガス流量を制御して反応炉内
に供給する。続いて、反応炉内の温度を約６８０°Ｃに
して反応炉内にモノシランおよびジポランガスを供給し
てボロンドープのシリコンエピタキシャル層を所望の膜
厚となるよう成膜を行う。

【００１２】ＳｉＧｅ混晶層を形成後、図４（ｃ）に示
すように、素子分離酸化シリコン膜４上の多結晶ＳｉＧ
ｅ混晶層は、ベースの取り出し電極以外の領域に関し
て、既存のＲＩＥ技術により除去する。続いて、図５
（ｄ）に示すようにＣＶＤ技術により酸化シリコン膜２
２を形成し、熱処理を加えて、このＣＶＤ技術による酸
化シリコン膜２２を緻密化させる。その後、エミッタと
なる領域を既存のＲＩＥ技術により開口する。続いて、
このエミッタ開口を用いて、イオン注入技術により、ベ
ース不純物のコレクタ側の不純物を相殺するために、リ
ンを導入した領域（以下、ＳＩＩＣ（Selectively Ion
Implanted Collecter ）領域という）７を形成する。

【００１３】続いて、エミッタ領域となる部分に既存の
ＣＶＤ技術およびＲＩＥ技術を用いて多結晶シリコン膜
８を形成する。このエミッタ領域の多結晶シリコン膜８
の膜中には、ヒ素をイオン注入技術によって導入する。
続いて、既存のＲＩＥ技術により、多結晶ＳｉＧｅ混晶
層６のベースの取り出し電極となる部分を開口し、イオ
ン注入技術によりボロンを導入する。その後、熱処理を
行い、エミッタ、ベース取り出し電極部およびＳＩＩＣ
部７の各領域に導入した不純物を活性化させる。

【００１４】続いて、図５（ｅ）に示すように、既存の
ＣＶＤ技術にて酸化シリコン膜２３を形成し、酸化シリ
コン膜２３のベース、エミッタ、コレクタ電極部を開口
する。その後、既存のＣＶＤ技術によって、ベース、エ
ミッタ、コレクタ電極部にタングステンコンタクト９を
形成する。次に、例えばスパッタリング法により例えば
Ａｌ合金膜を形成し、この後、Ａｌ合金膜を所定形状に
パターニングすることにより、ベース電極配線１０、エ
ミッタ電極配線１１、およびコレクタ電極配線１２を形
成する。

【００１５】しかしながら、上述のようなＳｉＧｅ混晶
層の形成方法においては、素子分離用の絶縁膜として酸
化シリコン膜４を用いるために、この素子分離用絶縁膜
上に形成される多結晶膜と能動領域に形成されるエピタ
キシャル膜との境界付近において結晶欠陥が発生する。
これは、酸化シリコンの熱膨張係数（５．０×１０^-7／
°Ｃ）とシリコンの熱膨張係数（７．６×１０^-6／°
Ｃ）が大きく異なることから、この境界部分に応力が集
中し、ミスフィット転位を引き起こすからである。従っ
て、このような結晶欠陥により半導体装置の歩留りを著
しく低下させる問題が発生する。また、このような結晶
欠陥は電流増幅率の低下にも影響し、半導体装置の品質
低下を招くものとなる。

【００１６】本発明は、このような実状に鑑みてなされ
たものであり、その目的とするところは、例えばバイポ
ーラトランジスタのベース層にシリコン−ゲルマニウム
のエピタキシャル混晶層を使用する場合等に、ベース層
と下地との熱膨張係数の差に伴う応力によるミスフィッ
ト転位を抑制し、これによる歩留り低下の防止や品質の
劣化を防止することが可能な半導体装置及びその製造方
法を提供することにある。

【００１７】

【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板上に設けられる素子形成層と、前
記素子形成層上に設けられ、バイポーラトランジスタの
ベースとなる能動領域に対応する開口部を有して形成さ
れた素子分離絶縁膜と、前記素子分離絶縁膜の開口部か
らその周辺領域にわたる領域に形成されるベース層と、
前記素子分離絶縁膜とベース層との間に設けられ、熱膨
張による応力を緩和する応力緩和層とを有することを特
徴とする。また本発明は、半導体基板上に素子形成層を
設ける第１のステップと、前記素子形成層上にバイポー
ラトランジスタのベースとなる能動領域に対応する開口
部を有する素子分離絶縁膜を設ける第２のステップと、
前記素子分離絶縁膜上に応力緩和層を形成する第３のス
テップと、前記素子分離絶縁膜の開口部からその周辺領
域にわたる領域にベース層を形成する第４のステップと
を有することを特徴とする。

【００１８】本発明の半導体装置によれば、素子分離絶
縁膜とベース層との間に熱膨張による応力を緩和する応
力緩和層を設けたことから、素子分離絶縁膜とベース層
の熱膨張係数の差によって生じる応力を緩和でき、この
応力に伴うミスフィット転位を抑制できる。したがっ
て、例えばベース層にシリコン−ゲルマニウムのエピタ
キシャル混晶層を使用するヘテロ接合バイポーラトラン
ジスタにおいて、歩留りの改善や品質の向上を図ること
が可能となる。また本発明の半導体装置の製造方法によ
れば、素子分離絶縁膜とベース層との間に熱膨張による
応力を緩和する応力緩和層を設けたことから、素子分離
絶縁膜とベース層の熱膨張係数の差によって生じる応力
を緩和でき、この応力に伴うミスフィット転位を抑制で
きる。したがって、例えばベース層にシリコン−ゲルマ
ニウムのエピタキシャル混晶層を使用するヘテロ接合バ
イポーラトランジスタにおいて、歩留りの改善や品質の
向上を図ることが可能となる。

【００１９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。なお、以下に説明する実施
の形態は、本発明の好適な具体例であり、技術的に好ま
しい種々の限定が付されているが、本発明の範囲は、以
下の説明において、特に本発明を限定する旨の記載がな
い限り、これらの態様に限定されないものとする。図１
及び図２は、本発明の実施の形態によるＳｉＧｅＨＢＴ
の製造工程を示す断面図である。本実施の形態では、バ
イポーラトランジスタのベース領域となる素子分離絶縁
膜の能動領域開口部に、シリコン−ゲルマニウム（Ｓｉ
Ｇｅ）のエピタキシャル混晶層によるベース層を設ける
場合に、シリコン酸化膜よりなる素子分離絶縁膜とＳｉ
Ｇｅ混晶層との間に熱膨張係数がシリコンに近い窒化シ
リコン膜よりなる応力緩和層を設けるようにしたもので
ある。このような応力緩和層を設けることにより、素子
分離用絶縁膜上に形成される多結晶膜と能動領域に形成
されるエピタキシャル膜との境界付近にかかる応力を低
減し、境界付近の結晶性を改善する。

【００２０】以下、本実施の形態における具体的な構成
について図１及び図２を用いて説明する。なお、従来例
と共通の構成については、同一符号を用いて説明する。
まず、図１（Ａ）において、Ｐ型シリコン基板１に酸化
シリコン膜を熱酸化により形成し、ＮＰＮトランジスタ
のコレクタ領域に対応する酸化シリコン膜を開口する。
そこに、Ｓｂ2 Ｏ3 による固体ソース拡散を行ない、Ｎ
＋のコレクタ領域２を形成する。その後、既存技術によ
りＮ−エピタキシャル層３を形成する。その後、ＬＯＣ
ＯＳ法による素子分離酸化シリコン膜４を形成する。続
いて、前記Ｎ−エピタキシャル層３中の所定部分にＮ＋
のコレクタ領域２と接続するＮ＋型プラグ層２１を形成
する。その後、熱酸化による酸化シリコン膜５を１０ｎ
ｍ形成し、さらに減圧ＣＶＤ技術によるシリコン窒化膜
（Ｓｉ₃ Ｎ₄ ）５１を５０ｎｍ形成する。このシリコン
窒化膜５１が上述した応力緩和層を構成するものであ
る。

【００２１】続いて、図示しないＣＶＤ技術によりＣＶ
Ｄ酸化シリコン膜を形成し、さらに熱処理を加えて、こ
のＣＶＤ酸化シリコン膜を緻密化させる。続いて、ＮＰ
Ｎトランジスタのベース領域となる部分にレジストパタ
ーンを形成し、希フッ酸水溶液を用いて、ＣＶＤ酸化シ
リコン膜を開口する。続いて、この開口したＣＶＤ酸化
シリコン膜をマスクとして所定の温度に加熱（１５０°
Ｃ程度）した燐酸を用いてシリコン窒化膜５１を開口す
る。続いて、希フッ酸水溶液を用いて酸化シリコン膜５
を開口すると同時に、シリコン窒化膜５１のエッチング
時にマスクとして用いたＣＶＤ酸化シリコン膜の除去を
行う。以下、上述した従来例と同じ手法によってＳｉＧ
ｅのエピタキシャル混晶層を形成する。そして、ＳｉＧ
ｅのエピタキシャル成長工程の後は、従来技術で説明し
た手法により、ベース、エミッタ、コレクタの電極を形
成する。なお、これらは従来例と同様であるので説明は
省略する。

【００２２】以上のように、本実施の形態による半導体
装置の製造方法においては、素子分離酸化シリコン膜４
及び酸化シリコン膜５の上層に応力緩和層として減圧Ｃ
ＶＤ技術によって形成したシリコン窒化膜５１を設け
た。ここで、シリコン窒化膜の熱膨張係数は４．０×１
０^-6／°Ｃであり、図８に示すシリコンバッファ層６１
との熱膨張係数の差が小さくなり、剪断応力を低減する
ことが可能となる。したがって、ＳｉＧｅ混晶層形成後
のミスフィット転位の発生を低減することが可能であ
り、半導体デバイスの歩留りを改善し、かつ、半導体装
置の信頼性が向上でき、さらに高集積な半導体装置を提
供することが可能になる。

【００２３】図３は、以上のようにして形成されたＮＰ
Ｎトランジスタにおいて、Ｎ＋型エミッタ領域の表面か
らＰ型シリコン基板１の方向へ向かって見たときの深さ
方向の不純物分布の一例を示す説明図である。図３の横
軸は深さを示し、左側の縦軸は対数で不純物濃度を示
し、右側の縦軸は線形でゲルマニウム濃度を示してい
る。また、折線ａはＡｓの濃度分布、破線ｂはＢの濃度
分布、破線ｃはＧｅの濃度分布、破線ｄはＰの濃度分
布、破線ｅはＳｂの濃度分布を示している。そして、図
３でαに示す領域がベース層に対応する部分であり、従
来はこの領域付近でベース層のミスフィット転位が発生
していたが、本実施の形態による手法により、この部分
のミスフィット転位を低減できる。

【００２４】

【発明の効果】以上説明したように本発明の半導体装置
によれば、素子分離絶縁膜とベース層との間に熱膨張に
よる応力を緩和する応力緩和層を設けたことから、素子
分離絶縁膜とベース層の熱膨張係数の差によって生じる
応力を緩和でき、この応力に伴うミスフィット転位を抑
制できる。したがって、例えばベース層にシリコン−ゲ
ルマニウムのエピタキシャル混晶層を使用するヘテロ接
合バイポーラトランジスタにおいて、歩留りの改善や品
質の向上を図ることが可能となる。

【００２５】また本発明の半導体装置の製造方法によれ
ば、素子分離絶縁膜とベース層との間に熱膨張による応
力を緩和する応力緩和層を設けたことから、素子分離絶
縁膜とベース層の熱膨張係数の差によって生じる応力を
緩和でき、この応力に伴うミスフィット転位を抑制でき
る。したがって、例えばベース層にシリコン−ゲルマニ
ウムのエピタキシャル混晶層を使用するヘテロ接合バイ
ポーラトランジスタにおいて、歩留りの改善や品質の向
上を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるＳｉＧｅＨＢＴの製
造工程を示す断面図である。

【図２】本発明の実施の形態によるＳｉＧｅＨＢＴの製
造工程を示す断面図である。

【図３】図１及び図２に示すＳｉＧｅＨＢＴにおける不
純物分布の一例を示す説明図である。

【図４】従来のＳｉＧｅＨＢＴの製造工程を示す断面図
である。

【図５】従来のＳｉＧｅＨＢＴの製造工程を示す断面図
である。

【図６】図４（ｂ）に示す工程におけるＳｉＧｅＨＢＴ
の一部を拡大して示す断面図である。

【図７】ＳｉＧｅ混晶層の成膜作業におけるタイムチャ
ートを示す説明図である。

【図８】ＳｉＧｅ混晶層の構造を拡大して示す断面図で
ある。

【符号の説明】

１……Ｐ型シリコン基板、２……Ｎ＋型コレクタ領域、
３……Ｎ−型エピタキシャル層、４……素子分離酸化シ
リコン膜、５……酸化シリコン膜、６……ＳｉＧｅ混晶
層、７……ＳＩＩＣ領域、８……多結晶シリコン膜、９
……タングステンコンタクト、１０……ベース電極配
線、１１……エミッタ電極配線、１２……コレクタ電極
配線、２１……Ｎ＋型プラグ層、２２……酸化シリコン
膜、２３……酸化シリコン膜、５１……シリコン窒化膜
（応力緩和層）。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 AA05 AA06 BA09 BA29 BA48 BB12 CA04 FA10 LA15 5F003 BA97 BB02 BB04 BB90 BC01 BC08 BE07 BF06 BG06 BH18 BH93 BM01 BP31 BP34 BS06 BS08

Claims (22)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に設けられる素子形成層
   と、 前記素子形成層上に設けられ、バイポーラトランジスタ
   のベースとなる能動領域に対応する開口部を有して形成
   された素子分離絶縁膜と、 前記素子分離絶縁膜の開口部からその周辺領域にわたる
   領域に形成されるベース層と、 前記素子分離絶縁膜とベース層との間に設けられ、熱膨
   張による応力を緩和する応力緩和層と、 を有することを特徴とする半導体装置。
2. 【請求項２】 前記応力緩和層は、前記ベース層の熱膨
   張係数に近い熱膨張係数を有することを特徴とする請求
   項１記載の半導体装置。
3. 【請求項３】 前記素子形成層は、Ｐ型の半導体基板上
   に形成したＮ型エピタキシャル層よりなることを特徴と
   する請求項１記載の半導体装置。
4. 【請求項４】 前記素子分離絶縁膜は酸化シリコン膜よ
   りなることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 前記応力緩和層と素子分離絶縁膜との間
   に、酸化シリコン膜よりなる絶縁膜を有することを特徴
   とする請求項４記載の半導体装置。
6. 【請求項６】 前記ベース層はシリコンとゲルマニウム
   の混晶層を含むことを特徴とする請求項１記載の半導体
   装置。
7. 【請求項７】 前記ベース層は 前記素子分離絶縁膜の
   開口部に露出した前記素子形成層のベース領域上に形成
   されるシリコンとゲルマニウムのエピタキシャル混晶層
   と、前記応力緩和層上に形成されるシリコンとゲルマニ
   ウムの多結晶層とを同時工程により一体形成したもので
   あることを特徴とする請求項６記載の半導体装置。
8. 【請求項８】 前記ベース層は複数層構造を有すること
   を特徴とする請求項６記載の半導体装置。
9. 【請求項９】 前記ベース層は、シリコンバッファ層
   と、シリコン−ゲルマニウム混晶層と、シリコンキャッ
   プ層の３層構造を有することを特徴とする請求項８記載
   の半導体装置。
10. 【請求項１０】 前記応力緩和層は、シリコン窒化膜よ
    りなることを特徴とする請求項１記載の半導体装置。
11. 【請求項１１】 半導体基板上に素子形成層を設ける第
    １のステップと、 前記素子形成層上にバイポーラトランジスタのベースと
    なる能動領域に対応する開口部を有する素子分離絶縁膜
    を設ける第２のステップと、 前記素子分離絶縁膜上に応力緩和層を形成する第３のス
    テップと、 前記素子分離絶縁膜の開口部からその周辺領域にわたる
    領域にベース層を形成する第４のステップと、 を有することを特徴とする半導体装置の製造方法。
12. 【請求項１２】 前記応力緩和層は、前記ベース層の熱
    膨張係数に近い熱膨張係数を有することを特徴とする請
    求項１１記載の半導体装置の製造方法。
13. 【請求項１３】 前記素子形成層は、Ｐ型の半導体基板
    上に形成したＮ型エピタキシャル層よりなることを特徴
    とする請求項１１記載の半導体装置の製造方法。
14. 【請求項１４】 前記素子分離絶縁膜は酸化シリコン膜
    よりなることを特徴とする請求項１１記載の半導体装置
    の製造方法。
15. 【請求項１５】 前記応力緩和層と素子分離絶縁膜との
    間に、酸化シリコン膜よりなる絶縁膜を有することを特
    徴とする請求項１４記載の半導体装置の製造方法。
16. 【請求項１６】 前記ベース層はシリコンとゲルマニウ
    ムの混晶層を含むことを特徴とする請求項１１記載の半
    導体装置の製造方法。
17. 【請求項１７】 前記ベース層は 前記素子分離絶縁膜
    の開口部に露出した前記素子形成層のベース領域上に形
    成されるシリコンとゲルマニウムのエピタキシャル混晶
    層と、前記応力緩和層上に形成されるシリコンとゲルマ
    ニウムの多結晶層とを同時工程により一体形成したもの
    であることを特徴とする請求項１６記載の半導体装置の
    製造方法。
18. 【請求項１８】 前記ベース層は複数層構造を有するこ
    とを特徴とする請求項１６記載の半導体装置の製造方
    法。
19. 【請求項１９】 前記ベース層は、シリコンバッファ層
    と、シリコン−ゲルマニウム混晶層と、シリコンキャッ
    プ層の３層構造を有することを特徴とする請求項１８記
    載の半導体装置の製造方法。
20. 【請求項２０】 シリコン原料ガスのみを反応炉内に導
    入し、前記素子形成層の単結晶シリコン表面が露出して
    いるベース領域の活性領域にシリコンエピタキシャル層
    を形成すると同時に、前記応力緩和層上に多結晶シリコ
    ン膜を形成するシリコンバッファ層形成ステップと、 シリコン原料ガスとゲルマニウム原料ガスを反応炉内に
    導入し、前記ベース領域の活性領域上のシリコンエピタ
    キシャル層上にシリコンとゲルマニウムのエピタキシャ
    ル層を形成すると同時に、前記応力緩和層上の前記多結
    晶シリコン上に多結晶のシリコン−ゲルマニウム膜を形
    成するシリコン−ゲルマニウム混晶層形成ステップと、 シリコン原料ガスのみを反応炉内に導入し、前記シリコ
    ン−ゲルマニウムのエピタキシャル層が露出しているベ
    ース領域の活性領域にシリコンエピタキシャル層を形成
    すると同時に、前記応力緩和層上の前記シリコン−ゲル
    マニウム膜の上に多結晶のシリコン膜を形成するシリコ
    ンキャップ層形成ステップと、 を有することを特徴とする請求項１９記載の半導体装置
    の製造方法。
21. 【請求項２１】 前記シリコン原料ガスとしてモノシラ
    ンを用い、前記ゲルマニウム原料ガスとしてゲルマンを
    用いることを特徴とする請求項２０記載の半導体装置の
    製造方法。
22. 【請求項２２】 前記応力緩和層は、シリコン窒化膜よ
    りなることを特徴とする請求項１１記載の半導体装置の
    製造方法。