JP2001196385A - 垂直型バイポーラ・トランジスタの製造方法 - Google Patents
垂直型バイポーラ・トランジスタの製造方法Info
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- 238000000034 method Methods 0.000 title claims description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 34
- 239000010703 silicon Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000926 separation method Methods 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 50
- 238000002955 isolation Methods 0.000 claims description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 24
- 235000012239 silicon dioxide Nutrition 0.000 claims description 24
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 18
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 238000000407 epitaxy Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 4
- 229910000077 silane Inorganic materials 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 238000004320 controlled atmosphere Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000000284 resting effect Effects 0.000 claims 1
- 239000013078 crystal Substances 0.000 abstract description 10
- 230000003068 static effect Effects 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 31
- 230000008021 deposition Effects 0.000 description 14
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 150000003377 silicon compounds Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0895—Tunnel injectors
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Abstract
(57)【要約】 （修正有）
【課題】 低減された低周波数ノイズを有しながら、許
容可能な静的パラメータを有する垂直型バイポーラ・ト
ランジスタを提案する。 【解決手段】 半導体基板に埋め込まれたエキストリン
シック・コレクタ層２上の真性コレクタ４、真性コレク
タ４の上部を囲む側方分離領域５、オフセット・エキス
トリンシック・コレクタ井戸６０、真性コレクタ４の上
および側方分離領域５の上に配置されかつ少なくとも１
つのシリコン層を含む半導体領域からなるベース８、お
よびベース８によって囲まれるドープされた２部構成エ
ミッタ１１を含む。２部構成エミッタ１１は、あらかじ
め定めた窓８００内の上部表面に直接接触する単結晶シ
リコンの第１の部分１１０と、多結晶から形成された第
２の部分１１１とを含む。エミッタの２つの部分は、エ
ミッタ−ベース接合部から任意の距離に配置された分離
酸化物層１１２によって分離される。
容可能な静的パラメータを有する垂直型バイポーラ・ト
ランジスタを提案する。 【解決手段】 半導体基板に埋め込まれたエキストリン
シック・コレクタ層２上の真性コレクタ４、真性コレク
タ４の上部を囲む側方分離領域５、オフセット・エキス
トリンシック・コレクタ井戸６０、真性コレクタ４の上
および側方分離領域５の上に配置されかつ少なくとも１
つのシリコン層を含む半導体領域からなるベース８、お
よびベース８によって囲まれるドープされた２部構成エ
ミッタ１１を含む。２部構成エミッタ１１は、あらかじ
め定めた窓８００内の上部表面に直接接触する単結晶シ
リコンの第１の部分１１０と、多結晶から形成された第
２の部分１１１とを含む。エミッタの２つの部分は、エ
ミッタ−ベース接合部から任意の距離に配置された分離
酸化物層１１２によって分離される。
Description
【０００１】
【発明の属する技術分野】本発明は、垂直型バイポーラ
・トランジスタ（vertical bipolar transistor）に関
し、特に高周波および超大規模集積回路（ＶＬＳＩ；ve
ry large-scale integration）技術に取り込まれること
を意図されるトランジスタに関する。具体的には、これ
らのトランジスタのエミッタの特性および製造に関連す
る。
・トランジスタ（vertical bipolar transistor）に関
し、特に高周波および超大規模集積回路（ＶＬＳＩ；ve
ry large-scale integration）技術に取り込まれること
を意図されるトランジスタに関する。具体的には、これ
らのトランジスタのエミッタの特性および製造に関連す
る。
【０００２】
【従来の技術】ポリシリコン・エミッタを使用するバイ
ポーラ技術では、エミッタは、ポリシリコンの堆積から
もたらされる。これは、従来技術のオーブン（炉；ove
n）で実行され、ドーピングがこれに続く。変形とし
て、エミッタは、化学蒸着堆積(ＣＶＤ)反応器において
インサイチュー（in situ）・ドープされてもよい。
ポーラ技術では、エミッタは、ポリシリコンの堆積から
もたらされる。これは、従来技術のオーブン（炉；ove
n）で実行され、ドーピングがこれに続く。変形とし
て、エミッタは、化学蒸着堆積(ＣＶＤ)反応器において
インサイチュー（in situ）・ドープされてもよい。
【０００３】いずれにしろ、酸化物層がエミッタ／ベー
スの界面に存在する。この層は、ベースにおけるホール
電流（トンネル効果によって流れ続ける注入電子（inje
ctedelectron））を制限する。これは、十分な電流利得
（Ｉｃ／Ｉｂ）を実現するのに貢献する。
スの界面に存在する。この層は、ベースにおけるホール
電流（トンネル効果によって流れ続ける注入電子（inje
ctedelectron））を制限する。これは、十分な電流利得
（Ｉｃ／Ｉｂ）を実現するのに貢献する。
【０００４】しかしながら、ポリシリコン・エミッタを
有するトランジスタは、低周波ノイズ（low-frequency
noise）を示す。これは、トランジスタ電流における低
周波ゆらぎ（low frequency fluctuation）によって現
れる。これは、そのようなトランジスタを組み込み、そ
れによって２つの接近した搬送波を分離する無線周波数
の回路の場合、あるいは発信器の場合においては、面倒
なことになる。
有するトランジスタは、低周波ノイズ（low-frequency
noise）を示す。これは、トランジスタ電流における低
周波ゆらぎ（low frequency fluctuation）によって現
れる。これは、そのようなトランジスタを組み込み、そ
れによって２つの接近した搬送波を分離する無線周波数
の回路の場合、あるいは発信器の場合においては、面倒
なことになる。
【０００５】
【発明が解決しようとする課題】本発明の１つの課題
は、低減された低周波数ノイズを有しながら、同時に許
容可能な静的パラメータ（特に電流利得）を有する垂直
型バイポーラ・トランジスタを提案することである。
は、低減された低周波数ノイズを有しながら、同時に許
容可能な静的パラメータ（特に電流利得）を有する垂直
型バイポーラ・トランジスタを提案することである。
【０００６】
【課題を解決するための手段】したがって、本発明は、
垂直型バイポーラ・トランジスタを製造する方法を提案
する。その製造方法は、半導体基板に埋め込まれたエキ
ストリンシック・コレクタ層（extrinsic collector la
yer）上に、例えばエピタキシまたは注入（implantatio
n）などによって、真性コレクタ（intrinsic collecto
r）を生成するステップと、真性コレクタおよびオフセ
ット・エキストリンシック・コレクタ井戸の上部を囲む
側方分離領域を生成するステップと、真性コレクタの
上、および側方分離領域の上に配置されるベースを生成
するステップであって、（完全なシリコンのベースの場
合）少なくとも１つのシリコン層を含む半導体領域の非
選択的エピタキシを含むベース（例えば完全なシリコン
のベース、または好ましくはＳｉＧｅヘテロ接合を有す
るベース）の生成ステップと、インサイチュー・ドープ
された２部構成エミッタ（insitu doped bipartite emi
tter）の生成ステップと、を含む。その２部構成エミッ
タ（insitu doped bipartite emitter）の生成ステップ
は、真性半導体の上にある前記半導体領域の上面（エミ
ッタ窓）に直接接触する単結晶シリコンから形成される
第１のエミッタ部を生成する第１のサブステップと、分
離酸化物層により単結晶シリコンの第１部分から分離さ
れ多結晶シリコンから形成される第２のエミッタ部を生
成する第２のサブステップと、を含む。
垂直型バイポーラ・トランジスタを製造する方法を提案
する。その製造方法は、半導体基板に埋め込まれたエキ
ストリンシック・コレクタ層（extrinsic collector la
yer）上に、例えばエピタキシまたは注入（implantatio
n）などによって、真性コレクタ（intrinsic collecto
r）を生成するステップと、真性コレクタおよびオフセ
ット・エキストリンシック・コレクタ井戸の上部を囲む
側方分離領域を生成するステップと、真性コレクタの
上、および側方分離領域の上に配置されるベースを生成
するステップであって、（完全なシリコンのベースの場
合）少なくとも１つのシリコン層を含む半導体領域の非
選択的エピタキシを含むベース（例えば完全なシリコン
のベース、または好ましくはＳｉＧｅヘテロ接合を有す
るベース）の生成ステップと、インサイチュー・ドープ
された２部構成エミッタ（insitu doped bipartite emi
tter）の生成ステップと、を含む。その２部構成エミッ
タ（insitu doped bipartite emitter）の生成ステップ
は、真性半導体の上にある前記半導体領域の上面（エミ
ッタ窓）に直接接触する単結晶シリコンから形成される
第１のエミッタ部を生成する第１のサブステップと、分
離酸化物層により単結晶シリコンの第１部分から分離さ
れ多結晶シリコンから形成される第２のエミッタ部を生
成する第２のサブステップと、を含む。
【０００７】言い換えれば、本発明によるトランジスタ
のエミッタは、２つの部分を含む。第１のエミッタ部、
すなわちエミッタ−ベース接合部に近接する底部は、エ
ピタキシャル成長する。それにより接合部から酸化物界
面を遠ざけることが可能になる。この酸化物界面は低周
波ノイズの原因である。次に、エピタキシャル成長した
単結晶部分上に酸化物界面を生成した後で、エミッタが
インサイチュー・ドープされたポリシリコンから生成さ
れる。それにより、高い静的特性、特に高い電流利得を
維持することが可能になる。
のエミッタは、２つの部分を含む。第１のエミッタ部、
すなわちエミッタ−ベース接合部に近接する底部は、エ
ピタキシャル成長する。それにより接合部から酸化物界
面を遠ざけることが可能になる。この酸化物界面は低周
波ノイズの原因である。次に、エピタキシャル成長した
単結晶部分上に酸化物界面を生成した後で、エミッタが
インサイチュー・ドープされたポリシリコンから生成さ
れる。それにより、高い静的特性、特に高い電流利得を
維持することが可能になる。
【０００８】ＳｉＧｅのベースに互換性のある本発明の
実施の１つの方法によれば、ベースの生成ステップは、
積層を非選択的エピタキシすることを含む。この積層
は、前記半導体領域を形成し、前記シリコン層とは別に
少なくとも１つのシリコン・ゲルマニウム層を含む。そ
のような少なくとも１つのシリコン・ゲルマニウム層
は、例えば２つのシリコン層によってカプセル化された
ＳｉＧｅ層、あるいはシリコン層の上に配置されたＳｉ
Ｇｅ層などである。さらに、エミッタを生成する第１の
サブステップは、真性コレクタの上にある前記積層の表
面におけるあらかじめ定めた窓上にエピタキシすること
を含む。それにより、前記積層の上部の層に直接接触す
る単結晶シリコンの前記第１のエミッタ部が前記窓の上
に得られる。
実施の１つの方法によれば、ベースの生成ステップは、
積層を非選択的エピタキシすることを含む。この積層
は、前記半導体領域を形成し、前記シリコン層とは別に
少なくとも１つのシリコン・ゲルマニウム層を含む。そ
のような少なくとも１つのシリコン・ゲルマニウム層
は、例えば２つのシリコン層によってカプセル化された
ＳｉＧｅ層、あるいはシリコン層の上に配置されたＳｉ
Ｇｅ層などである。さらに、エミッタを生成する第１の
サブステップは、真性コレクタの上にある前記積層の表
面におけるあらかじめ定めた窓上にエピタキシすること
を含む。それにより、前記積層の上部の層に直接接触す
る単結晶シリコンの前記第１のエミッタ部が前記窓の上
に得られる。
【０００９】第２のサブステップに関しては、これは、
第１のエミッタ部上に分離酸化物層を堆積すること、お
よび分離酸化物層上に多結晶シリコンを堆積することを
含むことが有利である。
第１のエミッタ部上に分離酸化物層を堆積すること、お
よび分離酸化物層上に多結晶シリコンを堆積することを
含むことが有利である。
【００１０】先に示したように、「ベース上に直接に」
部分的に単結晶エピタキシャル成長されるエミッタの生
成（実際には、真性ベースの上部を定めるエミッタ−ベ
ース接合は、上部カプセル化層に横たわるので、ここで
の言い回しは誤りである）は、エミッタ−ベース接合の
近くに界面酸化物が無いようにする。それにより、低周
波ノイズにおける明らかな低減が導かれる。さらに、シ
リコン−ゲルマニウム・ヘテロ接合を有するベースの存
在は、ポテンシャル障壁の低下から許容可能な電流利得
を得るのにも貢献する。したがって、ＳｉＧｅベースと
２部構成エミッタとの組み合わせは、電流利得の観点か
ら特に利点を有する。
部分的に単結晶エピタキシャル成長されるエミッタの生
成（実際には、真性ベースの上部を定めるエミッタ−ベ
ース接合は、上部カプセル化層に横たわるので、ここで
の言い回しは誤りである）は、エミッタ−ベース接合の
近くに界面酸化物が無いようにする。それにより、低周
波ノイズにおける明らかな低減が導かれる。さらに、シ
リコン−ゲルマニウム・ヘテロ接合を有するベースの存
在は、ポテンシャル障壁の低下から許容可能な電流利得
を得るのにも貢献する。したがって、ＳｉＧｅベースと
２部構成エミッタとの組み合わせは、電流利得の観点か
ら特に利点を有する。
【００１１】本発明の実施の１つの方法によれば、エミ
ッタ（単結晶部分）を生成する第１のサブステップは、
第１のフェーズおよび第２のフェーズを含む。第１のフ
ェーズは、前記積層の表面上に二酸化珪素の第１の層を
堆積すること、二酸化珪素の第１の層上に窒化珪素の第
２の層を堆積すること、エミッタ窓の場所に相当する区
域の窒化珪素層をエッチングして二酸化珪素の第１の層
でストップするステップ、および１０１５／ｃｍ２以下
の酸素原子濃度を有するシリコン表面を前記窓内に得る
ために前記区域を化学脱酸すること、を含む。第２のフ
ェーズは、前記第１のフェーズにおいて得られた半導体
のブロックを、当業者に既知の超クリーンＣＶＤ堆積反
応器（ultra-clean CVD deposition reactor）内で、非
酸化制御雰囲気（例えば真空）におけるシラン／ドーパ
ントのガス混合物にさらすステップを含む。
ッタ（単結晶部分）を生成する第１のサブステップは、
第１のフェーズおよび第２のフェーズを含む。第１のフ
ェーズは、前記積層の表面上に二酸化珪素の第１の層を
堆積すること、二酸化珪素の第１の層上に窒化珪素の第
２の層を堆積すること、エミッタ窓の場所に相当する区
域の窒化珪素層をエッチングして二酸化珪素の第１の層
でストップするステップ、および１０１５／ｃｍ２以下
の酸素原子濃度を有するシリコン表面を前記窓内に得る
ために前記区域を化学脱酸すること、を含む。第２のフ
ェーズは、前記第１のフェーズにおいて得られた半導体
のブロックを、当業者に既知の超クリーンＣＶＤ堆積反
応器（ultra-clean CVD deposition reactor）内で、非
酸化制御雰囲気（例えば真空）におけるシラン／ドーパ
ントのガス混合物にさらすステップを含む。
【００１２】したがって、本発明は、超クリーンＣＶＤ
反応器においてポリシリコンを堆積するための従来技術
の条件を使用することを可能にする。しかしながら、シ
リコンは、ベースにおける窓の化学的にクリーンな性質
から、ベース上に単結晶として成長する。
反応器においてポリシリコンを堆積するための従来技術
の条件を使用することを可能にする。しかしながら、シ
リコンは、ベースにおける窓の化学的にクリーンな性質
から、ベース上に単結晶として成長する。
【００１３】一方で、ポリシリコン堆積のための従来の
条件の使用は、分離酸化物層が存在するので、第２のサ
ブステップ（エミッタの上部）において多結晶シリコン
を得ることを可能にする。
条件の使用は、分離酸化物層が存在するので、第２のサ
ブステップ（エミッタの上部）において多結晶シリコン
を得ることを可能にする。
【００１４】本発明の第１の変形によれば、第２のサブ
ステップの後で、多結晶シリコン層が得られ、これは、
エミッタ窓より広い上部領域を有するエミッタを形成す
るようにエッチングされ、窒化珪素層の部分に載る。そ
れから、より広いエミッタの上部領域の垂直な壁に接触
する分離スペーサが形成される。
ステップの後で、多結晶シリコン層が得られ、これは、
エミッタ窓より広い上部領域を有するエミッタを形成す
るようにエッチングされ、窒化珪素層の部分に載る。そ
れから、より広いエミッタの上部領域の垂直な壁に接触
する分離スペーサが形成される。
【００１５】本発明の別の変形によれば、第１のサブス
テップの前記第１のフェーズは、窒化珪素の第２の層の
上に二酸化珪素の厚い第３の層を堆積すること、および
（結果的にエミッタ窓になる）区域の位置に対応する領
域の二酸化珪素の第３の層を前もってエッチングして窒
化珪素の第２の層でストップし、第１のフェーズによっ
て、前記エミッタ窓と同じ幅の穴を定める、３つの分離
層の積層からなる半導体のブロックを得るステップを含
む。第２のフェーズ（すなわちエミッタのエピタキ
シ）、および第２のサブステップによって、前記穴は、
単結晶シリコン、その単結晶シリコンの上に載る分離酸
化物層、およびその分離酸化物層の上に載る多結晶シリ
コンで満たされる。それから、その穴に形成されたエミ
ッタのブロックの両側で二酸化珪素の第３の層がエッチ
ングされ、エミッタの垂直な壁に接触する分離スベーサ
が形成される。
テップの前記第１のフェーズは、窒化珪素の第２の層の
上に二酸化珪素の厚い第３の層を堆積すること、および
（結果的にエミッタ窓になる）区域の位置に対応する領
域の二酸化珪素の第３の層を前もってエッチングして窒
化珪素の第２の層でストップし、第１のフェーズによっ
て、前記エミッタ窓と同じ幅の穴を定める、３つの分離
層の積層からなる半導体のブロックを得るステップを含
む。第２のフェーズ（すなわちエミッタのエピタキ
シ）、および第２のサブステップによって、前記穴は、
単結晶シリコン、その単結晶シリコンの上に載る分離酸
化物層、およびその分離酸化物層の上に載る多結晶シリ
コンで満たされる。それから、その穴に形成されたエミ
ッタのブロックの両側で二酸化珪素の第３の層がエッチ
ングされ、エミッタの垂直な壁に接触する分離スベーサ
が形成される。
【００１６】言い換えると、本発明のこの変形によれ
ば、エミッタの端とエキストリンシック・ベースの注入
区域との間に、比較的小さな距離が得られ、これがベー
ス抵抗およびベース−コレクタ容量を低減するのに役立
つ。さらに、この減少した距離は、１つのフォトリソグ
ラフィの段階によって制御される。
ば、エミッタの端とエキストリンシック・ベースの注入
区域との間に、比較的小さな距離が得られ、これがベー
ス抵抗およびベース−コレクタ容量を低減するのに役立
つ。さらに、この減少した距離は、１つのフォトリソグ
ラフィの段階によって制御される。
【００１７】本発明の課題は、半導体基板に埋め込まれ
たエキストリンシック・コレクタ層上にある真性コレク
タ、真性コレクタの上部を囲む側方分離領域、オフセッ
ト・エキストリンシック・コレクタ井戸、および真性コ
レクタと側方分離領域の上にあって少なくとも１つのシ
リコン層を含む半導体領域を含むベース、を含む垂直型
バイポーラ・トランジスタでもある。トランジスタは、
ベースによって囲まれドープされた２部構成エミッタも
含み、ドープされた２部構成エミッタは、真性コレクタ
の上方の半導体領域上面のあらかじめ定めた窓（エミッ
タ窓）における前記上面に直接接触する、単結晶シリコ
ンから形成された第１のエミッタ部を有する。２部構成
エミッタは、多結晶シリコンから形成された第２のエミ
ッタ部も有する。第１および第２のエミッタ部は、トラ
ンジスタのエミッタ−ベース接合から任意の距離に配置
された分離酸化物層によって分離される。
たエキストリンシック・コレクタ層上にある真性コレク
タ、真性コレクタの上部を囲む側方分離領域、オフセッ
ト・エキストリンシック・コレクタ井戸、および真性コ
レクタと側方分離領域の上にあって少なくとも１つのシ
リコン層を含む半導体領域を含むベース、を含む垂直型
バイポーラ・トランジスタでもある。トランジスタは、
ベースによって囲まれドープされた２部構成エミッタも
含み、ドープされた２部構成エミッタは、真性コレクタ
の上方の半導体領域上面のあらかじめ定めた窓（エミッ
タ窓）における前記上面に直接接触する、単結晶シリコ
ンから形成された第１のエミッタ部を有する。２部構成
エミッタは、多結晶シリコンから形成された第２のエミ
ッタ部も有する。第１および第２のエミッタ部は、トラ
ンジスタのエミッタ−ベース接合から任意の距離に配置
された分離酸化物層によって分離される。
【００１８】半導体領域の上面における前記窓は、１０
１５／ｃｍ２以下の酸素濃度を有するのが有利である。
１５／ｃｍ２以下の酸素濃度を有するのが有利である。
【００１９】本発明の１つの実施形態によれば、第１の
エミッタ部（単結晶）の高さは、数ｎｍから数１０ｎｍ
の間である。
エミッタ部（単結晶）の高さは、数ｎｍから数１０ｎｍ
の間である。
【００２０】ベースがシリコン−ゲルマニウムのヘテロ
接合を有するベースであれば、前記半導体領域は、少な
くとも１つのシリコン層および少なくとも１つのＳｉＧ
ｅ層を含む積層から形成されるのが有利である。
接合を有するベースであれば、前記半導体領域は、少な
くとも１つのシリコン層および少なくとも１つのＳｉＧ
ｅ層を含む積層から形成されるのが有利である。
【００２１】本発明のさらなる利点および特徴は、実施
の方法、実施形態を完全に制限されることのない詳細な
説明を考察することにより明らかになるであろう。
の方法、実施形態を完全に制限されることのない詳細な
説明を考察することにより明らかになるであろう。
【００２２】
【発明の実施の形態】図１から図７は、本発明によるプ
ロセスを実施する第１の方法を模式的に示し、したがっ
て、本発明によるバイポーラ・トランジスタの第１の実
施形態となる。図８から図１３は、本発明によるプロセ
スを実施する第２の方法を模式的に示し、したがって、
本発明によるバイポーラ・トランジスタの第２の実施形
態となる。
ロセスを実施する第１の方法を模式的に示し、したがっ
て、本発明によるバイポーラ・トランジスタの第１の実
施形態となる。図８から図１３は、本発明によるプロセ
スを実施する第２の方法を模式的に示し、したがって、
本発明によるバイポーラ・トランジスタの第２の実施形
態となる。
【００２３】図１において、参照番号１は、例えばｐ型
のシリコン基板を示す。シリコン基板の表面上のｎ＋ド
ープ型埋込エキストリンシック・コレクタ層（n+-doped
buried extrinsic-collector layer）２は、ヒ素の注
入（implantationによって、それ自体は既知の方法にお
ける従来技術で生成される。さらに２つのｐ＋ドープ埋
込層３は、エキストリンシック・コレクタ２の両側にホ
ウ素の注入によって従来技術で生成される。したがっ
て、形成された基板１上で、エピタキシが実行され（こ
れは、それ自体は既知の技術である）、一般的に１μｍ
程度の厚さのｎ型の単結晶シリコン層４が生成される。
のシリコン基板を示す。シリコン基板の表面上のｎ＋ド
ープ型埋込エキストリンシック・コレクタ層（n+-doped
buried extrinsic-collector layer）２は、ヒ素の注
入（implantationによって、それ自体は既知の方法にお
ける従来技術で生成される。さらに２つのｐ＋ドープ埋
込層３は、エキストリンシック・コレクタ２の両側にホ
ウ素の注入によって従来技術で生成される。したがっ
て、形成された基板１上で、エピタキシが実行され（こ
れは、それ自体は既知の技術である）、一般的に１μｍ
程度の厚さのｎ型の単結晶シリコン層４が生成される。
【００２４】次に、側方分離領域（lateral isolating
area）５が、ローカル酸化（LOCOS；ロコス）プロセス
か、または「浅溝（shallow trench）」型のプロセスの
どちらかによって（それ自体は既知の方法）、この層４
内に生成される。便宜的に浅溝型の側方分離領域５を図
１に示す。埋込層２に接触するｎ＋ドープ型コレクタ井
戸（n+-doped collector well）６０も、リン注入によ
って従来技術で生成される。
area）５が、ローカル酸化（LOCOS；ロコス）プロセス
か、または「浅溝（shallow trench）」型のプロセスの
どちらかによって（それ自体は既知の方法）、この層４
内に生成される。便宜的に浅溝型の側方分離領域５を図
１に示す。埋込層２に接触するｎ＋ドープ型コレクタ井
戸（n+-doped collector well）６０も、リン注入によ
って従来技術で生成される。
【００２５】次に、ホウ素の注入が実行されて、側方分
離領域５の真下にｐドープ型井戸（p-doped well）７が
生成され、ここで説明するバイポーラ・トランジスタに
隣接するトランジスタに対する分離が可能になる。
離領域５の真下にｐドープ型井戸（p-doped well）７が
生成され、ここで説明するバイポーラ・トランジスタに
隣接するトランジスタに対する分離が可能になる。
【００２６】次に、エピタキシャル成長された単結晶真
性コレクタ４の表面上に、熱酸化物（一般的に二酸化珪
素）が従来技術で生成される。この二酸化珪素の成長
も、ウエーハ全体上で、特にコレクタ井戸６０上で生成
される。この酸化物は、同じウエーハ上でバイポーラ・
トランジスタと共に生成される絶縁ゲート・フィールド
効果相補型トランジスタ（ＣＭＯＳトランジスタ）のた
めのゲート酸化物も形成する（ＢｉＣＭＯＳまたはバイ
ポーラ・ＣＭＯＳ技術）。
性コレクタ４の表面上に、熱酸化物（一般的に二酸化珪
素）が従来技術で生成される。この二酸化珪素の成長
も、ウエーハ全体上で、特にコレクタ井戸６０上で生成
される。この酸化物は、同じウエーハ上でバイポーラ・
トランジスタと共に生成される絶縁ゲート・フィールド
効果相補型トランジスタ（ＣＭＯＳトランジスタ）のた
めのゲート酸化物も形成する（ＢｉＣＭＯＳまたはバイ
ポーラ・ＣＭＯＳ技術）。
【００２７】次に、形成された半導体のブロック上に、
５００Å程度の厚さのアモルファス・シリコン層１７が
堆積される。次に、「ベース窓」と呼ばれる窓１７０が
プラズマエッチングによってエッチングされ、酸化物層
６でストップする。エッチングされたシリコン層１７の
２つの部分は、真性コレクタ４にわずかに突出しても、
しなくてもよい。
５００Å程度の厚さのアモルファス・シリコン層１７が
堆積される。次に、「ベース窓」と呼ばれる窓１７０が
プラズマエッチングによってエッチングされ、酸化物層
６でストップする。エッチングされたシリコン層１７の
２つの部分は、真性コレクタ４にわずかに突出しても、
しなくてもよい。
【００２８】次に（図２）、コレクタ上にある酸化物層
６は、化学脱酸を受ける。ここでアモルファス・シリコ
ン層１７の機能の１つが、この化学脱酸の間にウエーハ
の残りを保護すること、特に浅溝によって生成されたと
きの側方分離区域を保護することであることに留意すべ
きである。
６は、化学脱酸を受ける。ここでアモルファス・シリコ
ン層１７の機能の１つが、この化学脱酸の間にウエーハ
の残りを保護すること、特に浅溝によって生成されたと
きの側方分離区域を保護することであることに留意すべ
きである。
【００２９】次に、ベース窓が６００℃以上の温度で水
素中での脱着（desorption in hydrogen）を受ける処理
の後で、３つの層（８０、８１、８２）を含む積層８を
エピタキシャル成長させる。この層の内部に将来のトラ
ンジスタのベースが生成される。さらに具体的には、非
ドープ型シリコンの第１の層８０を数１０ｎｍの厚さに
わたってエピタキシャル成長させる。それからシリコン
−ゲルマニウムから形成される第２の層８１をエピタキ
シャル成長させる。実際には、これは、Ｓｉ１ −ｘＧｅ
ｘ（ここでｘは、０．１から０．２の間の定数である）
の第１のサブ層、およびその第１のサブ層の上に載るＳ
ｉ１−ｘ／Ｇｅｘ合金（例えばｘは、０まで下がる）か
ら形成される第２のサブ層からなり、第２のサブ層がホ
ウ素によってｐドープされる。層８１の全体の厚さは、
さほど大きくなく、一般的に１０から１００ｎｍであ
る。
素中での脱着（desorption in hydrogen）を受ける処理
の後で、３つの層（８０、８１、８２）を含む積層８を
エピタキシャル成長させる。この層の内部に将来のトラ
ンジスタのベースが生成される。さらに具体的には、非
ドープ型シリコンの第１の層８０を数１０ｎｍの厚さに
わたってエピタキシャル成長させる。それからシリコン
−ゲルマニウムから形成される第２の層８１をエピタキ
シャル成長させる。実際には、これは、Ｓｉ１ −ｘＧｅ
ｘ（ここでｘは、０．１から０．２の間の定数である）
の第１のサブ層、およびその第１のサブ層の上に載るＳ
ｉ１−ｘ／Ｇｅｘ合金（例えばｘは、０まで下がる）か
ら形成される第２のサブ層からなり、第２のサブ層がホ
ウ素によってｐドープされる。層８１の全体の厚さは、
さほど大きくなく、一般的に１０から１００ｎｍであ
る。
【００３０】それからホウ素によりｐドープされたシリ
コンの層８２が層８１の第２のサブ層に載せられ、この
層が数１０ｎｍの厚さにエピタキシャル成長させられ
る。したがって、このエピタキシ（超クリーンＣＶＤ堆
積反応器において一般的に７００℃で実行される）の後
では、単結晶層を含む積層がベース窓の真性コレクタ上
に得られており、アモルファス・シリコン層１７上に多
結晶層が得られている。この積層は、シリコン−ゲルマ
ニウムのヘテロ接合を有するベースを形成することを可
能にする。ここで、ヘテロ接合を有するベースを生成す
るためのエピタキシが非選択的エピタキシであることに
留意すべきである。
コンの層８２が層８１の第２のサブ層に載せられ、この
層が数１０ｎｍの厚さにエピタキシャル成長させられ
る。したがって、このエピタキシ（超クリーンＣＶＤ堆
積反応器において一般的に７００℃で実行される）の後
では、単結晶層を含む積層がベース窓の真性コレクタ上
に得られており、アモルファス・シリコン層１７上に多
結晶層が得られている。この積層は、シリコン−ゲルマ
ニウムのヘテロ接合を有するベースを形成することを可
能にする。ここで、ヘテロ接合を有するベースを生成す
るためのエピタキシが非選択的エピタキシであることに
留意すべきである。
【００３１】さらにアモルファス・シリコン層１７の存
在は、基本的にシリコンから形成された表面が、エピタ
キシの始めに存在することを可能にする。その結果、ほ
ぼ同じ成長速度が真性コレクタとアモルファス・シリコ
ン上とで得られることを可能にし、よりよい厚さの均一
なベースをもたらす。
在は、基本的にシリコンから形成された表面が、エピタ
キシの始めに存在することを可能にする。その結果、ほ
ぼ同じ成長速度が真性コレクタとアモルファス・シリコ
ン上とで得られることを可能にし、よりよい厚さの均一
なベースをもたらす。
【００３２】次に、層８２上に、二酸化珪素の第１の層
９が約２００Åの厚さで堆積される。窒化珪素（Ｓｉ３
Ｎ４）の第２の層１０も、二酸化珪素の第１の層９上に
３００Åの厚さで堆積される。
９が約２００Åの厚さで堆積される。窒化珪素（Ｓｉ３
Ｎ４）の第２の層１０も、二酸化珪素の第１の層９上に
３００Åの厚さで堆積される。
【００３３】次に（図３）、真性コレクタ４上に配置さ
れるエミッタ窓に対応する窒化物層１０に、マスクを使
用して区画１００が定められる。したがって窒化物層１
０は、前記マスクに対応する樹脂層を使用して、従来技
術のプラズマエッチングされる。エッチングは、二酸化
珪素層９でストップし、それにより区画１００が露出す
る。次に、層１０上にある樹脂を維持し、後者のエッチ
ングを利用する一方で、リンがベースを通って注入され
る。エミッタの窓の下のコレクタの選択的オーバドープ
（コレクタの選択的注入）は、１つまたは複数の注入ス
テップで実行することができ、コレクタ抵抗を低減する
一方でトランジスタのスピードを増加するのに役立つ。
結果としてエミッタ窓の下に、オーバドープされたＳＩ
Ｃ区域が得られる。
れるエミッタ窓に対応する窒化物層１０に、マスクを使
用して区画１００が定められる。したがって窒化物層１
０は、前記マスクに対応する樹脂層を使用して、従来技
術のプラズマエッチングされる。エッチングは、二酸化
珪素層９でストップし、それにより区画１００が露出す
る。次に、層１０上にある樹脂を維持し、後者のエッチ
ングを利用する一方で、リンがベースを通って注入され
る。エミッタの窓の下のコレクタの選択的オーバドープ
（コレクタの選択的注入）は、１つまたは複数の注入ス
テップで実行することができ、コレクタ抵抗を低減する
一方でトランジスタのスピードを増加するのに役立つ。
結果としてエミッタ窓の下に、オーバドープされたＳＩ
Ｃ区域が得られる。
【００３４】このステップの後で、窒化珪素層１０上に
ある樹脂が取り除かれ、区画１００にある二酸化珪素層
９の部分を取り除くために、化学脱酸処理が実行され、
エミッタ窓８００（図４）が生成される。そのような化
学脱酸処理の例は、およそ１％に希釈されたフッ酸に基
づく酸浴槽（acid bath）を１分間使用することであ
り、これにより化学的にクリーンな単結晶シリコン表面
（すなわち酸素原子濃度が１０１５／ｃｍ２以下）を得
ることが可能になる。さらに、そのような化学脱酸は、
（例えばプラズマ・エッチングとは異なり、）下にある
単結晶シリコンの表面の品位を低下させず、その結果、
結晶欠陥が導入されない。
ある樹脂が取り除かれ、区画１００にある二酸化珪素層
９の部分を取り除くために、化学脱酸処理が実行され、
エミッタ窓８００（図４）が生成される。そのような化
学脱酸処理の例は、およそ１％に希釈されたフッ酸に基
づく酸浴槽（acid bath）を１分間使用することであ
り、これにより化学的にクリーンな単結晶シリコン表面
（すなわち酸素原子濃度が１０１５／ｃｍ２以下）を得
ることが可能になる。さらに、そのような化学脱酸は、
（例えばプラズマ・エッチングとは異なり、）下にある
単結晶シリコンの表面の品位を低下させず、その結果、
結晶欠陥が導入されない。
【００３５】シリコンの表面状態をさらに改善する目的
で、水素中での脱着処理が高温（＞５５０℃）で実行さ
れ、脱酸処理の間にシリコンの表面に吸着された残留不
純物が取り除かれる。
で、水素中での脱着処理が高温（＞５５０℃）で実行さ
れ、脱酸処理の間にシリコンの表面に吸着された残留不
純物が取り除かれる。
【００３６】次に、トランジスタの第１のエミッタ部
が、超クリーンＣＶＤ堆積炉（例えばアプライド・マテ
リアル社が販売する「reference Centura HTF」）で生
成される。より具体的には、エミッタ窓８００内の覆わ
れてないベースを有する半導体のブロックは、非酸素雰
囲気（一般的に真空）か、または水素中で、シラン／ア
ルシンのガス混合物にさらされる。例えばＣＶＤの堆積
条件は、１０リットル／分の水素流量、０．５リットル
／分のシラン流量、０．１２ｃｍ３／分のアルシン流
量、６３０℃、および８０ｔｏｒｒの圧力である。
が、超クリーンＣＶＤ堆積炉（例えばアプライド・マテ
リアル社が販売する「reference Centura HTF」）で生
成される。より具体的には、エミッタ窓８００内の覆わ
れてないベースを有する半導体のブロックは、非酸素雰
囲気（一般的に真空）か、または水素中で、シラン／ア
ルシンのガス混合物にさらされる。例えばＣＶＤの堆積
条件は、１０リットル／分の水素流量、０．５リットル
／分のシラン流量、０．１２ｃｍ３／分のアルシン流
量、６３０℃、および８０ｔｏｒｒの圧力である。
【００３７】本分野における当業者は、これらの条件
が、実際の多結晶の堆積に対応することに気づくであろ
う。しかしながら、窓８００内の露出されたベースの単
結晶表面の化学的クリーンな性質により、この反応器で
堆積されるシリコンは、エピタキシャル成長する。すな
わち、ベース上で単結晶として成長する。一方で、層９
および１０の側壁、並びに層１０の上面に接触して堆積
されるシリコンは、多結晶である。
が、実際の多結晶の堆積に対応することに気づくであろ
う。しかしながら、窓８００内の露出されたベースの単
結晶表面の化学的クリーンな性質により、この反応器で
堆積されるシリコンは、エピタキシャル成長する。すな
わち、ベース上で単結晶として成長する。一方で、層９
および１０の側壁、並びに層１０の上面に接触して堆積
されるシリコンは、多結晶である。
【００３８】（ベースのシリコンに接触する部分の）単
結晶シリコン層１１０および（層９と１０の側壁に沿っ
てかつ層１０の表面上の）多結晶シリコン層（図５）
が、数ｎｍから数１０ｎｍの間（例えば約４ｎｍから約
２０ｎｍの間の約８ｎｍ）の厚さで得られた後で、プロ
セスは、一般的に層１１０をクリーンにするための酸化
ステップによって、分離酸化シリコン層１１２を従来技
術で生成する。この分離酸化シリコン層１１２は、一般
的に１ｎｍ以下の厚さを有する。それから、第１のエミ
ッタ部１１０を得るのに使用されるのと同じ堆積条件を
維持しながら、多結晶シリコン層１１１が堆積される。
この層１１１も、従来技術のポリシリコン堆積炉におい
て従来技術で堆積される。この場合、界面酸化物１１２
は、炉に入れると自然に形成される。
結晶シリコン層１１０および（層９と１０の側壁に沿っ
てかつ層１０の表面上の）多結晶シリコン層（図５）
が、数ｎｍから数１０ｎｍの間（例えば約４ｎｍから約
２０ｎｍの間の約８ｎｍ）の厚さで得られた後で、プロ
セスは、一般的に層１１０をクリーンにするための酸化
ステップによって、分離酸化シリコン層１１２を従来技
術で生成する。この分離酸化シリコン層１１２は、一般
的に１ｎｍ以下の厚さを有する。それから、第１のエミ
ッタ部１１０を得るのに使用されるのと同じ堆積条件を
維持しながら、多結晶シリコン層１１１が堆積される。
この層１１１も、従来技術のポリシリコン堆積炉におい
て従来技術で堆積される。この場合、界面酸化物１１２
は、炉に入れると自然に形成される。
【００３９】それから、プロセスは、従来技術の新たな
フォトリソグラフィ・マスクおよび対応する樹脂のブロ
ックを使用し、エミッタ１１を得るように（図５）多結
晶シリコン層がエッチングされる。エミッタ１１は、単
結晶シリコンから形成された第１の部分１１０、第１の
部分の上に載る分離酸化物層１１２、分離酸化物層の上
に載る多結晶シリコンから形成された第２の部分１１１
を有する。エミッタの全高さは、一般的に１５０から２
５０ｎｍの間である。
フォトリソグラフィ・マスクおよび対応する樹脂のブロ
ックを使用し、エミッタ１１を得るように（図５）多結
晶シリコン層がエッチングされる。エミッタ１１は、単
結晶シリコンから形成された第１の部分１１０、第１の
部分の上に載る分離酸化物層１１２、分離酸化物層の上
に載る多結晶シリコンから形成された第２の部分１１１
を有する。エミッタの全高さは、一般的に１５０から２
５０ｎｍの間である。
【００４０】したがって、このエミッタ（これはインサ
イチュー・ドープされる）は、エミッタ窓におけるベー
スとの界面近くで単結晶であり、分離酸化物層の上で多
結晶である。その結果として、分離酸化物層は、従来技
術の多結晶エミッタを有するトランジスタと比較して、
エミッタ−ベース接合から、より離れた距離に置かれ
る。これにより、多結晶エミッタを有するトランジスタ
の高い静的および動的特性を依然として維持しながら、
低周波数雑音を低減することが可能になる。
イチュー・ドープされる）は、エミッタ窓におけるベー
スとの界面近くで単結晶であり、分離酸化物層の上で多
結晶である。その結果として、分離酸化物層は、従来技
術の多結晶エミッタを有するトランジスタと比較して、
エミッタ−ベース接合から、より離れた距離に置かれ
る。これにより、多結晶エミッタを有するトランジスタ
の高い静的および動的特性を依然として維持しながら、
低周波数雑音を低減することが可能になる。
【００４１】さらに、本発明のこの変形では、エミッタ
の上部１１Ｕは、エミッタ窓内に横たわるエミッタの下
部１１Ｌより広い。一般的に、エミッタ窓の端と上部領
域１１Ｕの端との間の距離は、約０．２μｍである。
の上部１１Ｕは、エミッタ窓内に横たわるエミッタの下
部１１Ｌより広い。一般的に、エミッタ窓の端と上部領
域１１Ｕの端との間の距離は、約０．２μｍである。
【００４２】次に、窒化珪素層が堆積され、スペーサ１
２０を得るようにエッチングされる。このスペーサは、
窒化珪素層１０を含み、エミッタの上部領域の垂直な壁
および二酸化珪素層９に載る。
２０を得るようにエッチングされる。このスペーサは、
窒化珪素層１０を含み、エミッタの上部領域の垂直な壁
および二酸化珪素層９に載る。
【００４３】次に、樹脂のマスク（resin vignette）が
エミッタの上に堆積され、積層８がホウ素を使用するｐ
＋注入を受け、エキストリンシック・ベースＢｅが定め
られる。
エミッタの上に堆積され、積層８がホウ素を使用するｐ
＋注入を受け、エキストリンシック・ベースＢｅが定め
られる。
【００４４】次に、新たなマスクを使用し、トランジス
タのベースの幾何学的配置が定められて酸化物層９が前
もってエッチングされた後で、８を含む積層および層１
７がエッチングされ、図６に示す構成が得られる。
タのベースの幾何学的配置が定められて酸化物層９が前
もってエッチングされた後で、８を含む積層および層１
７がエッチングされ、図６に示す構成が得られる。
【００４５】次に、樹脂でトランジスタを保護した後
で、ヒ素が注入され、コレクタ井戸の表面に、６００で
参照されるｎ＋注入区画が生成される。
で、ヒ素が注入され、コレクタ井戸の表面に、６００で
参照されるｎ＋注入区画が生成される。
【００４６】最終ステップは、「セルフアライメイント
（self-aligned）珪素化合物」型の既知の技術を使用し
て、ベース−エミッタおよびベース−コレクタの接続パ
ッドＳを生成することである。これは、エキストリンシ
ック・ベース、エミッタ、およびエキストリンシック・
コレクタのシリコン区画上に、珪素化合物（ＴｉＳ
ｉ ２）を形成するための金属層（例えばチタニウム）の
堆積を含む。
（self-aligned）珪素化合物」型の既知の技術を使用し
て、ベース−エミッタおよびベース−コレクタの接続パ
ッドＳを生成することである。これは、エキストリンシ
ック・ベース、エミッタ、およびエキストリンシック・
コレクタのシリコン区画上に、珪素化合物（ＴｉＳ
ｉ ２）を形成するための金属層（例えばチタニウム）の
堆積を含む。
【００４７】したがって、図７に示すように本発明によ
るトランジスタは、シリコン−ゲルマニウムのヘテロ接
合に基づく、ｎ−ｐ−ｎ型の垂直型バイポーラ・トラン
ジスタであり、これは、ＶＬＳＩ型のＢｉＣＭＯＳ技術
において使用することができる。このトランジスタは、
上部カプセル化層８２のシリコンに直接接触する単結晶
シリコンから形成される第１の部分を有するエミッタを
含む。しかしながら、ドーパント拡散および様々な従来
技術の熱処理のせいで、エミッタ−ベース接合は、層８
２内部に横たわる。分離酸化物層１１２は、エミッタ−
ベース接合から、ある距離で横たわる。トランジスタ
は、良好な静的パラメータ（特に電流利得）を維持しな
がら、低減された低周波数ノイズを有する。さらに、そ
れは、従来技術の多結晶エミッタを有するトランジスタ
におけるものと比較して小さなエミッタ抵抗を有する。
図面を簡単にするために、層１１０および１１２の比較
的低い直線部分でしか図６および図７に示されないこと
に留意すべきである。
るトランジスタは、シリコン−ゲルマニウムのヘテロ接
合に基づく、ｎ−ｐ−ｎ型の垂直型バイポーラ・トラン
ジスタであり、これは、ＶＬＳＩ型のＢｉＣＭＯＳ技術
において使用することができる。このトランジスタは、
上部カプセル化層８２のシリコンに直接接触する単結晶
シリコンから形成される第１の部分を有するエミッタを
含む。しかしながら、ドーパント拡散および様々な従来
技術の熱処理のせいで、エミッタ−ベース接合は、層８
２内部に横たわる。分離酸化物層１１２は、エミッタ−
ベース接合から、ある距離で横たわる。トランジスタ
は、良好な静的パラメータ（特に電流利得）を維持しな
がら、低減された低周波数ノイズを有する。さらに、そ
れは、従来技術の多結晶エミッタを有するトランジスタ
におけるものと比較して小さなエミッタ抵抗を有する。
図面を簡単にするために、層１１０および１１２の比較
的低い直線部分でしか図６および図７に示されないこと
に留意すべきである。
【００４８】ここで説明した実施形態では、窓８００の
端と、エミッタの上部領域１１Ｕの端との間の距離は、
エミッタ窓を適当にエッチングするのに使用するフォト
リソグラフィ・マスクに対する、エミッタの上部領域を
エッチングするのに使用するフォトリソグラフィ・マス
クの位置合わせに依存する。これは、トランジスタの製
造を少し手の込んだものとする。
端と、エミッタの上部領域１１Ｕの端との間の距離は、
エミッタ窓を適当にエッチングするのに使用するフォト
リソグラフィ・マスクに対する、エミッタの上部領域を
エッチングするのに使用するフォトリソグラフィ・マス
クの位置合わせに依存する。これは、トランジスタの製
造を少し手の込んだものとする。
【００４９】図８から図１３に示す実施形態は、この問
題を克服することを可能にする。これは、図８に示すよ
うに、一般的に２０００Åの厚さを有する、厚い、二酸
化珪素の第３の層９０が、窒化珪素層１０に堆積される
からである。次に（図９）、層１０（図３）における区
画１００の場所に対応し、したがってエミッタ窓８００
の位置に対応する領域９００の厚い層９０が従来技術で
プラズマエッチングされ、窒化珪素の第２の層１０でス
トップする。エミッタ窓のエッチングは、先に述べた実
施形態において説明したのと同じ方法で続けられる（図
１０）。同様にＳＩＣ区画の注入は、先に説明したのと
同じである。
題を克服することを可能にする。これは、図８に示すよ
うに、一般的に２０００Åの厚さを有する、厚い、二酸
化珪素の第３の層９０が、窒化珪素層１０に堆積される
からである。次に（図９）、層１０（図３）における区
画１００の場所に対応し、したがってエミッタ窓８００
の位置に対応する領域９００の厚い層９０が従来技術で
プラズマエッチングされ、窒化珪素の第２の層１０でス
トップする。エミッタ窓のエッチングは、先に述べた実
施形態において説明したのと同じ方法で続けられる（図
１０）。同様にＳＩＣ区画の注入は、先に説明したのと
同じである。
【００５０】次に、先に述べたのと同様の方法で、シリ
コンがポリシリコンの堆積条件下で堆積され、二酸化珪
素９、窒化珪素１０、および二酸化珪素９０の連続する
層からなる積層に配置された穴におけるベース上にシリ
コン１１０を再エピタキシさせる。先に述べたのと同様
の方法における分離酸化物層１１２の形成が、この単結
晶シリコンの堆積に続き、多結晶シリコンの堆積がその
分離酸化物層の形成に続く。
コンがポリシリコンの堆積条件下で堆積され、二酸化珪
素９、窒化珪素１０、および二酸化珪素９０の連続する
層からなる積層に配置された穴におけるベース上にシリ
コン１１０を再エピタキシさせる。先に述べたのと同様
の方法における分離酸化物層１１２の形成が、この単結
晶シリコンの堆積に続き、多結晶シリコンの堆積がその
分離酸化物層の形成に続く。
【００５１】次に、例えば、化学機械的ポリッシングに
よってか、あるいは全ウエーハのエッチングと酸化物層
９０でのストップによって、穴の外側に突き出る多結晶
シリコンが取り除かれる。それから多結晶シリコン１１
１の両側の層９０がプラズマエッチングされ、窒化珪素
層１０でストップされる（図１１）。それによりエミッ
タ窓と同じ幅を有する単一のブロックから形成されたエ
ミッタが得られる。ここで再び、図面を簡単にするため
に、図１１および以下の図面では、層１１０および１１
２は、下部の直線部分でしか示さなかった。
よってか、あるいは全ウエーハのエッチングと酸化物層
９０でのストップによって、穴の外側に突き出る多結晶
シリコンが取り除かれる。それから多結晶シリコン１１
１の両側の層９０がプラズマエッチングされ、窒化珪素
層１０でストップされる（図１１）。それによりエミッ
タ窓と同じ幅を有する単一のブロックから形成されたエ
ミッタが得られる。ここで再び、図面を簡単にするため
に、図１１および以下の図面では、層１１０および１１
２は、下部の直線部分でしか示さなかった。
【００５２】この操作における次のステップ、特にスペ
ーサ１２０の形成は、先に述べたものと同様である（図
１２および図１３）。その結果、エミッタの端とスペー
サ１２０の端との間に短い距離が得られ、この距離が、
もはやフォトリソグラフィ操作によって制御されない。
技術的単純化は別として、図１３に示すトランジスタの
ために低いベース抵抗および低いベース−コレクタ容量
が得られる。
ーサ１２０の形成は、先に述べたものと同様である（図
１２および図１３）。その結果、エミッタの端とスペー
サ１２０の端との間に短い距離が得られ、この距離が、
もはやフォトリソグラフィ操作によって制御されない。
技術的単純化は別として、図１３に示すトランジスタの
ために低いベース抵抗および低いベース−コレクタ容量
が得られる。
【図１】 図１は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、コ
レクタおよび分離層を形成するプロセスを図示する。
スタの第１の実施形態のプロセスを模式的に図示し、コ
レクタおよび分離層を形成するプロセスを図示する。
【図２】 図２は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、ベ
ースを形成するプロセスを図示する。
スタの第１の実施形態のプロセスを模式的に図示し、ベ
ースを形成するプロセスを図示する。
【図３】 図３は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、コ
レクタおよび区画１００を形成するプロセスを図示す
る。
スタの第１の実施形態のプロセスを模式的に図示し、コ
レクタおよび区画１００を形成するプロセスを図示す
る。
【図４】 図４は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、エ
ミッタ窓を形成するプロセスを図示する。
スタの第１の実施形態のプロセスを模式的に図示し、エ
ミッタ窓を形成するプロセスを図示する。
【図５】 図５は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、エ
ミッタを形成するプロセスを図示する。
スタの第１の実施形態のプロセスを模式的に図示し、エ
ミッタを形成するプロセスを図示する。
【図６】 図６は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、エ
ッチングにより形成された構成を図示する。
スタの第１の実施形態のプロセスを模式的に図示し、エ
ッチングにより形成された構成を図示する。
【図７】 図７は、本発明によるバイポーラ・トランジ
スタの第１の実施形態のプロセスを模式的に図示し、最
終的に得られた第１の実施形態のｎｐｎ型トランジスタ
を図示する。
スタの第１の実施形態のプロセスを模式的に図示し、最
終的に得られた第１の実施形態のｎｐｎ型トランジスタ
を図示する。
【図８】 図８は、本発明によるバイポーラ・トランジ
スタの第２の実施形態のプロセスを模式的に図示し、二
酸化珪素の堆積のプロセスを図示する。
スタの第２の実施形態のプロセスを模式的に図示し、二
酸化珪素の堆積のプロセスを図示する。
【図９】 図９は、本発明によるバイポーラ・トランジ
スタの第２の実施形態のプロセスを模式的に図示し、エ
ッチングにより穴を形成するプロセスを図示する。
スタの第２の実施形態のプロセスを模式的に図示し、エ
ッチングにより穴を形成するプロセスを図示する。
【図１０】 図１０は、本発明によるバイポーラ・トラ
ンジスタの第２の実施形態のプロセスを模式的に図示
し、エミッタ窓を形成するプロセスを図示する。
ンジスタの第２の実施形態のプロセスを模式的に図示
し、エミッタ窓を形成するプロセスを図示する。
【図１１】 図１１は、本発明によるバイポーラ・トラ
ンジスタの第２の実施形態のプロセスを模式的に図示
し、層９０をプラズマエッチングするプロセスを図示す
る。
ンジスタの第２の実施形態のプロセスを模式的に図示
し、層９０をプラズマエッチングするプロセスを図示す
る。
【図１２】 図１２は、本発明によるバイポーラ・トラ
ンジスタの第２の実施形態のプロセスを模式的に図示
し、スペーサを形成するプロセスを図示する。
ンジスタの第２の実施形態のプロセスを模式的に図示
し、スペーサを形成するプロセスを図示する。
【図１３】 図１３は、本発明によるバイポーラ・トラ
ンジスタの第２の実施形態のプロセスを模式的に図示
し、最終的に得られた第２の実施形態のｎｐｎ型トラン
ジスタを図示する。
ンジスタの第２の実施形態のプロセスを模式的に図示
し、最終的に得られた第２の実施形態のｎｐｎ型トラン
ジスタを図示する。
８ 積層 ９ 二酸化珪素の第１の層 １０ 窒化珪素の第２の層 ８０ 非ドープ型シリコンの第１の層 ８１ シリコン−ゲルマニウムの第２の層 ８２ ｐドープされたシリコンの層 １１０ 単結晶シリコン層 １１１ 多結晶シリコン層 １１２ 分離酸化物層 ８００ エミッタ窓
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディディエール・デュタートゥル フランス、エフ−38000、グルノーブル、 シェミン・デュ・ゴモンド １ (72)発明者 アライン・シャントゥル フランス、エフ−38180、セイシンズ、 ル・デ・プリメヴァース 32 (72)発明者 セバスチャン・ヨーアン フランス、エフ−38000、グルノーブル、 ル・マルソー 39 (72)発明者 ピエール・リナーレ フランス、エフ−38920、クロレ、ヘレ ン・ボウシャー 184
Claims (9)
- 【請求項１】 垂直型バイポーラ・トランジスタを製造
する方法であって、 半導体基板に埋め込まれたエキストリンシック・コレク
タ層上に真性コレクタを生成するステップと、 前記真性コレクタの上部およびオフセット・エキストリ
ンシック・コレクタ井戸の上部を囲む側方分離領域を生
成するステップと、 前記真性コレクタの上および前記側方分離領域の上に配
置されるベースを生成するステップであって、少なくと
も１つのシリコン層を含む半導体領域の非選択的エピタ
キシを含むステップと、 インサイチュー・ドープされた２部構成エミッタを生成
するステップと、を含み、 前記２部構成エミッタの生成ステップは、前記真性コレ
クタの上にある前記半導体領域の上面部分に直接接触す
る単結晶シリコンの第１のエミッタ部を生成する第１の
サブステップ、および多結晶シリコンから形成される第
２のエミッタ部を生成する第２のサブステップを含み、
前記第１および第２のエミッタ部が分離酸化物層によっ
て分けられている前記垂直型バイポーラ・トランジスタ
の製造方法。 - 【請求項２】 前記ベースを生成するステップは、前記
シリコン層とは別に少なくとも１つのＳｉＧｅ層を含
む、前記半導体領域を形成する積層を非選択的エピタキ
シすることを含み、 前記エミッタを生成する第１のサブステップは、真性コ
レクタの上方の前記積層に設けた窓上でエピタキシを行
い、該積層の上部の層に接触する単結晶シリコンの前記
第１のエミッタ部を該窓の上に得ることを含み、 前記第２のサブステップは、前記第１のエミッタ部上に
分離酸化物層を形成すること、および該分離酸化物層上
に多結晶シリコンを堆積することを含む請求項１に記載
の垂直型バイポーラ・トランジスタの製造方法。 - 【請求項３】 前記エミッタを製造する第１のサブステ
ップは、第１および第２のフェーズを含み、 前記第１のフェーズが、 前記積層の表面上に二酸化珪素の第１の層を堆積するこ
と、該二酸化珪素の第１の層上に窒化珪素の第２の層の
堆積すること、前記窓の場所に対応する区画の該窒化珪
素層をエッチングして該二酸化珪素でストップするステ
ップ、および該区画を化学脱酸して１０１５／ｃｍ２以
下の酸素原子濃度を有するシリコン表面を該窓に得るこ
と、を含み、 前記第２のフェーズが、 非酸化制御雰囲気におけるシラン／ドーパントのガス混
合物に、前記第１のフェーズで得られた半導体のブロッ
クを露出させることを含む請求項２に記載の垂直型バイ
ポーラ・トランジスタの製造方法。 - 【請求項４】 前記第２のサブステップの後で、前記多
結晶シリコン層がエッチングされて、前記窓より広い上
部領域を有し、かつ窒化珪素の部分に載るエミッタを形
成し、 前記広いエミッタの上部領域の垂直な壁に接触する分離
スペーサが形成される請求項３に記載の垂直型バイポー
ラ・トランジスタの製造方法。 - 【請求項５】 前記第１のサブステップは、 前記窒化珪素の第２の層上に厚い二酸化珪素の第３の層
を堆積することと、 前記区画の位置に対応する領域の前記二酸化珪素の第３
の層を前もってエッチングして前記窒化珪素の第２の層
でストップし、前記第１のサブステップの第１のフェー
ズによって、３つの分離層からなる積層における前記窓
と同じ幅の穴を有する半導体のブロックを得るステップ
と、を含み、 前記第１のサブステップの第２のフェーズ、および前記
第２のサブステップによって、前記穴は、単結晶シリコ
ン、該単結晶シリコンの上に形成された分離酸化物層、
および該分離酸化物層の上に形成された多結晶シリコン
で充てんされ、 前記穴に形成されたエミッタのブロックの両側で前記二
酸化珪素の第３の層がエッチングされ、エミッタの垂直
な壁に接触する分離スペーサが形成される請求項３に記
載の垂直型バイポーラ・トランジスタの製造方法。 - 【請求項６】 半導体基板に埋め込まれたエキストリン
シック・コレクタ層上に配置された真性コレクタと、 前記真性コレクタの上部を囲む側方分離領域と、 オフセット・エキストリンシック・コレクタ井戸と、 前記真性コレクタの上および前記側方分離領域の上に配
置され、かつ少なくとも１つのシリコン層を含む半導体
領域からなるベースと、 前記ベースによって囲まれるドープされた２部構成エミ
ッタと、を含む垂直型バイポーラ・トランジスタであっ
て、 前記２部構成エミッタは、 前記真性コレクタの上方の半導体領域の上面にある、あ
らかじめ定めた窓において該上面に直接接触する、単結
晶シリコンから形成された第１のエミッタ部と、 多結晶から形成された第２のエミッタ部と、を含み、 第１および第２のエミッタ部が、トランジスタのエミッ
タ−ベース接合部から任意の距離に配置された分離酸化
物層によって分離される垂直型バイポーラ・トランジス
タ。 - 【請求項７】 前記半導体領域の上面における窓が１０
１５／ｃｍ２以下の酸素原子濃度を有する請求項６に記
載の垂直型バイポーラ・トランジスタ。 - 【請求項８】 前記第１のエミッタ部の高さが数ｎｍか
ら数１０ｎｍの間である請求項６または請求項７に記載
の垂直型バイポーラ・トランジスタ。 - 【請求項９】 前記半導体領域が少なくとも１つのシリ
コン層および少なくとも１つのＳｉＧｅ層を含む積層か
ら形成される請求項６から請求項８のいずれかに記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9914746 | 1999-11-23 | ||
| FR9914746A FR2801420B1 (fr) | 1999-11-23 | 1999-11-23 | Transistor bipolaire vertical a faible bruit basse frequence et gain en courant eleve, et procede de fabrication correspondant |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196385A true JP2001196385A (ja) | 2001-07-19 |
| JP3493175B2 JP3493175B2 (ja) | 2004-02-03 |
Family
ID=9552456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000353964A Expired - Fee Related JP3493175B2 (ja) | 1999-11-23 | 2000-11-21 | 垂直型バイポーラ・トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6656812B1 (ja) |
| EP (1) | EP1104014A1 (ja) |
| JP (1) | JP3493175B2 (ja) |
| FR (1) | FR2801420B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004241779A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3719998B2 (ja) * | 2002-04-01 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6803289B1 (en) * | 2002-06-28 | 2004-10-12 | Cypress Semiconductor Corp. | Bipolar transistor and method for making the same |
| US7682940B2 (en) | 2004-12-01 | 2010-03-23 | Applied Materials, Inc. | Use of Cl2 and/or HCl during silicon epitaxial film formation |
| WO2008016650A2 (en) | 2006-07-31 | 2008-02-07 | Applied Materials, Inc. | Methods of forming carbon-containing silicon epitaxial layers |
| US7588980B2 (en) | 2006-07-31 | 2009-09-15 | Applied Materials, Inc. | Methods of controlling morphology during epitaxial layer formation |
| JP2010010456A (ja) * | 2008-06-27 | 2010-01-14 | Panasonic Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2141579A (en) * | 1983-06-17 | 1984-12-19 | Plessey Co Plc | Improvements in bipolar transistors |
| US4789885A (en) * | 1987-02-10 | 1988-12-06 | Texas Instruments Incorporated | Self-aligned silicide in a polysilicon self-aligned bipolar transistor |
| US5162245A (en) * | 1988-06-28 | 1992-11-10 | Texas Instruments Incorporated | Self-aligned bipolar transistor using selective polysilicon growth |
| US5101256A (en) * | 1989-02-13 | 1992-03-31 | International Business Machines Corporation | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same |
| EP0431836B1 (en) * | 1989-11-30 | 1996-06-05 | Canon Kabushiki Kaisha | Semiconductor device and electronic device by use of the semiconductor |
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| FR2779572B1 (fr) * | 1998-06-05 | 2003-10-17 | St Microelectronics Sa | Transistor bipolaire vertical a faible bruit et procede de fabrication correspondant |
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-
1999
- 1999-11-23 FR FR9914746A patent/FR2801420B1/fr not_active Expired - Fee Related
-
2000
- 2000-11-14 EP EP00403167A patent/EP1104014A1/fr not_active Withdrawn
- 2000-11-21 US US09/717,825 patent/US6656812B1/en not_active Expired - Lifetime
- 2000-11-21 JP JP2000353964A patent/JP3493175B2/ja not_active Expired - Fee Related
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| JP2004241779A (ja) * | 2003-02-07 | 2004-08-26 | Samsung Electronics Co Ltd | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
| JP4532131B2 (ja) * | 2003-02-07 | 2010-08-25 | 三星電子株式会社 | 自己整列を利用したＢｉＣＭＯＳの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2801420A1 (fr) | 2001-05-25 |
| US6656812B1 (en) | 2003-12-02 |
| EP1104014A1 (fr) | 2001-05-30 |
| FR2801420B1 (fr) | 2002-04-12 |
| JP3493175B2 (ja) | 2004-02-03 |
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