JP3719998B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、エピタキシャルベース層を有するヘテロ接合バイポーラトランジスタとして機能する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、シリコンバイポーラトランジスタは、微細加工技術・セルフアライン技術の進展を利用した高速動作化が図られているが、より一層の高速動作化を目指して、ヘテロ接合を有するバイポーラトランジスタ（ヘテロ接合バイポーラトランジスタ）の研究開発が盛んに行われている。特に、最近、ＳｉＧｅ混晶半導体をベース層として用いる試み（ＳｉＧｅヘテロ接合バイポーラトランジスタ、以下ＳｉＧｅ−ＨＢＴと呼ぶ）が積極的になされている。
【０００３】
図１４（ａ）〜（ｆ）は、従来の選択ＳｉＧｅエピタキシャル成長技術を用いたＳｉＧｅ−ＨＢＴの代表的な製造方法を示す断面図である。
【０００４】
まず、図１４（ａ）に示す工程で、Ｐ型のシリコン基板１０１上に、イオン注入によってＮ+ 不純物層１０２を形成した後、シリコン基板１０１の上にＮ- エピタキシャル層１０３を形成する。その後、トレンチ形成技術および酸化膜埋め込み技術を用いて、素子分離用酸化膜１０４を形成する。
【０００５】
次に、図１４（ｂ）に示す工程で、ＣＶＤ法により、基板上に酸化膜１０５，窒化膜１０６を順次堆積させた後、フォトリソグラフィー技術とエッチング技術を用いて、窒化膜１０６にコレクタ開口部１１５（エピタキシャル成長領域）を形成し、さらに、ウエットエッチにより、酸化膜１０５のうちコレクタ開口部１１５に露出している部分を除去する。
【０００６】
次に、ＭＢＥ，ＵＨＶ−ＣＶＤあるいはＬＰ−ＣＶＤ技術を用いて、コレクタ開口部１１５の上に、Ｓｉキャップ層，ＳｉＧｅスペーサ層および傾斜ＳｉＧｅ層からなるＳｉ／ＳｉＧｅ層１０７をエピタキシャル成長させる。このとき、選択ＳｉＧｅエピタキシャル成長技術を用いることにより、窒化膜１０６の上に多結晶膜が堆積されるのを回避することができる。
【０００７】
次に、図１４（ｃ）に示す工程で、基板上に酸化膜１０９を堆積した後、フォトリソグラフィー技術とエッチング技術とを用いて、Ｓｉ／ＳｉＧｅ層１０７の中央部の上に、酸化膜１０９を残す。
【０００８】
その後、図１４（ｄ）に示す工程で、基板上に、ベース引き出し電極となるポリシリコン膜１１０を堆積し、このポリシリコン膜１１０に不純物としてボロンをイオン注入した後、ポリシリコン膜１１０の上に酸化膜１１１を堆積する。そして、フォトリソグラフィー技術とエッチング技術とを用いて、酸化膜１１１及びポリシリコン膜１１０にエミッタ開口部１１６を形成する。
【０００９】
次に、図１４（ｅ）に示す工程で、基板上に、酸化膜及び窒化膜を堆積した後、異方性ドライエッチングを行なって、酸化膜１１１とポリシリコン膜１１０の側壁に、酸化膜サイドウォール１１８と窒化膜サイドウォール１１２とを形成する。さらに、ウエットエッチにより、酸化膜１０９のうちエミッタ開口部１１６内で露出している部分を除去する。
【００１０】
その後、図１４（ｆ）に示す工程で、基板上に、エミッタ電極となるＮ型のポリシリコン膜を堆積する。続いて、フォトリソグラフィー技術とエッチング技術とを用いて、ポリシリコン膜をパターニングしてエミッタポリシリコン電極１１３を形成する。その後、ＲＴＡなどの熱処理を行い、エミッタポリシリコン電極１１３からＮ型不純物を、Ｓｉ／ＳｉＧｅ層１０７中のＳｉキャップ層中に拡散させて、ＳｉＧｅベース層の上にＳｉエミッタ層を形成する。この処理により、エミッタ−ベース接合を形成する。
【００１１】
以上の工程により、Ｓｉ−ＳｉＧｅヘテロ接合部を有するＳｉＧｅ−ＨＢＴが形成される。
【００１２】
図１５は、図１４（ｆ）のXV−XV線に示す断面におけるＳｉＧｅーＨＢＴのＳｉ／ＳｉＧｅ層１０７の概略的な構成と、深さ方向のＧｅ組成率のプロファイルを示す図である。同図に示すように、Ｓｉ／ＳｉＧｅ層１０７は、Ｎ- エピタキシャル層１０３の直上に位置するノンドープのＳｉＧｅスペーサ層１０７ａと、ＳｉＧｅスペーサ層１０７ａの上に設けられた傾斜ＳｉＧｅ層１０７ｂと、Ｓｉキャップ層１０７ｃとによって構成されている。そして、Ｓｉキャップ層１０７ｃのうち上部は、Ｎ型不純物が拡散によりドープされてエミッタ層となり、Ｓｉキャップ層１０７ｃの下部がベース層の一部となる。そして、傾斜ＳｉＧｅ層１０７ｂにおいては、ＳｉＧｅスペーサ層１０７ａからＳｉキャップ層１０７ｃに向かって、段階的にＧｅ組成率が減少している。
【００１３】
図１６は、従来のＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタキシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およびＭＢＥ法においても同様の手法でエピタキシャル膜を成長させることができる。
【００１４】
図１６に示されるように、タイミングｔ１００でウエハを反応チャンバー内に投入した後、タイミングｔ１０１で、６５０℃から８００℃程度の高温まで昇温し、タイミングｔ１０２からｔ１０３までの間（例えば２〜２０分程度の間）アニール（プレクリーニング）処理を行なう。つまり、シリコン基板の上面上に形成されている自然酸化膜を以下の反応により基板のシリコンと反応させ、蒸気圧の高いＳｉＯとして除去（昇華）することにより、エピタキシャル成長を行ないたい領域に清浄なＳｉ面を露出させる。
【００１５】
ＳｉＯ2 ＋Ｓｉ→２ＳｉＯ↑
次に、タイミングｔ１０３からｔ１０４までの間で、ウエハの温度を５００℃から６５０℃程度の成長温度まで低下させた後、タイミングｔ１０４からｔ１０５までの間、ウエハ面内の温度分布が均一化されるまで保持する。その後、タイミングｔ１０５から、所定量のジシラン、モノゲルマンおよびジボラン等の原料ガスをプロセスチャンバーに導入することにより膜成長を行う。ここで、各層の成膜は、例えば、ＳｉＧｅスペーサ層１０７ａの成膜は、タイミングｔ１０４からｔ１０５までの間で、一定流量のジシラン（Ｓｉ2 Ｈ6 ）、モノゲルマン（ＧｅＨ4 ）をウエハ上面に供給することにより行なわれる。また、傾斜ＳｉＧｅ層１０７ｂの成膜は、タイミングｔ１０６からｔ１０７の間で、ジシラン，ジボラン（Ｂ2 Ｈ6 ）の流量が一定という条件のもとで、モノゲルマンの流量を段階的に減少させてＧｅ組成率に傾斜を持たせることにより行なわれる。さらに、Ｓｉキャップ層１０７ｃの成膜は、タイミングｔ１０７から所定時間の間、一定流量のジシランをウエハ上面に供給することにより行なわれる。
【００１６】
ところで、最近では、特開平５−１７５２２２公報や特開平６−６９４３４公報に開示されているように、ＳｉＧｅ−ＨＢＴの製造に際し、シリコン層の上にＳｉＧｅエピタキシャル膜を成長させると同時に、シリコン層の周囲の酸化膜および窒化膜等の絶縁膜上にもＳｉＧｅ多結晶膜を成長させようとする非選択ＳｉＧｅエピタキシャル成長技術が、トランジスタの高性能化を実現する技術として有望視されている。この非選択エピタキシャル成長技術を図１４（ａ）〜（ｆ）に示す工程に適用すると、窒化膜１０６とポリシリコン膜１１０との間に、多結晶Ｓｉ／ＳｉＧｅ膜が形成されるので、ポリシリコン膜１１０と多結晶Ｓｉ／ＳｉＧｅ膜とがベース引き出し電極として機能することになり、ベース引き出し電極の低抵抗化が実現することになる。
【００１７】
このようなＳｉＧｅ−ＨＢＴの製造に利用される非選択ＳｉＧｅエピタキシャル成長技術は、以下の点から、トランジスタの電気特性を向上させ、かつ生産を安定して行うことができる有望な技術であると考えられている。
（１）シリコン基板上への単結晶ＳｉＧｅ膜のエピタキシャル成長と同時に、絶縁層の上に多結晶ＳｉＧｅ膜が形成され、この多結晶ＳｉＧｅ膜は多結晶Ｓｉ膜に比べて一般に比抵抗が低い。特に、ＳｉＧｅ−ＨＢＴでは、高濃度にＢドープされたＳｉＧｅ多結晶膜をバイポーラトランジスタのベース引き出し電極の一部として使用することができるため、ベース抵抗のさらなる低減が可能となる。
（２）ＢｉＣＭＯＳプロセスにおいては、多結晶ＳｉＧｅ膜をバイポーラトランジスタのベース引き出し電極の一部として用いるだけでなく、ＭＯＳトランジスタのゲート電極としても用いることができるので、ゲート抵抗の低減および工程削減が実現できる。
（３）選択ＳｉＧｅエピタキシャル成長技術を用いた場合、成長条件の微妙な変動により、選択成長性がくずれて、絶縁膜上にも多結晶体が島状に形成されるなどの現象が発生しやすい。つまり、プロセスマージンが少なく、工程異常が発生しやすい。それに対し、非選択エピタキシャル成長技術を用いた場合、絶縁膜上にも多結晶膜が形成されるため、エピタキシャル成長に起因する工程異常は発生しにくいといわれている。
【００１８】
【発明が解決しようとする課題】
以上のように、非選択ＳｉＧｅエピタキシャル成長技術は、ＳｉＧｅ−ＨＢＴの電気特性向上の観点から有望な技術であるが、一方で、以下のような不具合もあることがわかっている。
（１）シリコン層上での成長と異なり、酸化膜・窒化膜等の絶縁層上では、ある粒径以上の成長核（臨界核）がある密度以上形成された後、膜成長が始まるため、プロセスガスの供給開始に対して、絶縁層上では成長開始までに時間的な遅れ（潜伏時間）が発生する。
（２）ＳｉＧｅ中のＧｅ組成率の増加に伴い、非選択性が低下する（潜伏時間が長くなる）。
【００１９】
上記不具合（１）により、ＳｉＧｅ多結晶膜をベース引き出し電極の一部として用いようとしても、Ｓｉ／ＳｉＧｅ層のエピタキシャル成長中に、絶縁層の上に十分な厚みの多結晶膜を形成することができず、結果的にベース抵抗の低減が実現されないおそれがある。また、上記不具合（２）により、非選択ＳｉＧｅエピタキシャル成長によるベース抵抗の低減と、Ｇｅ組成率の増大による高周波特性の向上の両立が困難となってしまう。
【００２０】
図１７（ａ）は、上記従来の半導体装置の構造を非選択エピタキシャルを用いて形成したときのＳｉＧｅエピタキシャル膜の断面ＳＥＭ写真図である。ただし、この断面構造の解析に用いたサンプルにおいては、図１４（ｂ）に示すような酸化膜１０５及び窒化膜１０６の形成は省略されている。図１７（ａ）の写真は、Ｇｅ組成率が１５％で厚み４０ｎｍのＳｉＧｅスペーサ層１０７ａと、Ｇｅ組成率が１５％から０％に変化する厚み４０ｎｍの傾斜ＳｉＧｅ層１０７ｂと、厚み３０ｎｍのＳｉキャップ層１０７ｃとを有するサンプルを用いて撮影されたものである。同図に示すように、Ｎ- コレクタ層１０３上にはエピタキシャル成長されたＳｉ／ＳｉＧｅ層１０７が存在しているにも拘わらず、素子分離用酸化膜１０４上には、島状の多結晶体が存在するだけで多結晶膜は形成されていない。
【００２１】
図１８は、上記不具合（１），（２）の原因をさらに詳しく述べるために、ＳｉＧｅエピタキシャル膜、Ｓｉエピタキシャル膜、絶縁層上の多結晶Ｓｉ膜及び多結晶ＳｉＧｅ膜の原料ガス供給射時間と成長膜厚との関係を模式的に示す図である。図１８から以下のことがわかる。
【００２２】
一般に、Ｓｉエピタキシャル膜よりもＳｉＧｅエピタキシャル膜の方が成長速度が大きい。ＳｉＧｅエピタキシャル膜の成長速度は、ＳｉＧｅ中のＧｅ組成率が大きくなるに従って増加する。
【００２３】
絶縁層上での多結晶Ｓｉ膜や多結晶ＳｉＧｅ膜の形成の際には、原料ガスの分解によるＳｉＧｅ成長核の形成と、形成されたＳｉＧｅの絶縁層の表面からの脱離反応とが競合するため、原料ガス供給開始から時間的な遅れ（潜伏時間）が現れる。つまり、絶縁層の表面では、ダングリングボンドが終端されているため、臨界核形成までにある程度の時間を必要とするが、シリコン層の表面では、ダングリングボンドを有するシリコン原子が露出しているため、Ｓｉ膜やＳｉＧｅ膜のエピタキシャル成長は、原料ガス供給開始とほぼ同時に始まり、潜伏時間は事実上ゼロと見なせるからである。
【００２４】
一方、ＳｉＧｅ−ＨＢＴにおいては、Ｓｉ／ＳｉＧｅ層１０７の膜厚は、デバイス設計の観点（狙いとする電気特性）から所定の厚みに決定され、それ以上厚いＳｉＧｅ膜を形成することはできない。また、ＳｉＧｅ−ＨＢＴの高周波特性を向上させるためには、よりＧｅ組成率の大きなＳｉＧｅエピタキシャル膜を用いることが有利であることが知られている。つまり、ＳｉＧｅ中のＧｅ組成率の増大に伴い、ＳｉＧｅエピタキシャル膜の成長速度が速くなることから、単結晶ＳｉＧｅ膜のエピタキシャル成長はますます短時間で終了する傾向にあるのに対し、多結晶ＳｉＧｅ膜のための成長核が形成されるまでの潜伏時間（図１８参照）はますます長くなる傾向にある。その結果、Ｇｅ組成率（平均）が１１％程度の高Ｇｅ組成率のベース層を有するＳｉＧｅ−ＨＢＴでは、図１７（ａ）に示すような島状の多結晶ＳｉＧｅ体しか成長していないものと推測される。
【００２５】
以上のように、ＳｉＧｅ−ＨＢＴでは、Ｓｉ／ＳｉＧｅ層１０７及びその中のＳｉＧｅ膜の厚みが所定の厚みでなければならないという制約条件のもとで、ＳｉＧｅ膜のエピタキシャル成長を行う必要があるため、非選択エピタキシャル成長を利用して絶縁層の上に十分な膜厚の多結晶膜を形成することが原理的に難しいことがわかった。また、ＳｉＧｅ−ＨＢＴなどの半導体デバイスの電気特性向上のために、ＳｉＧｅエピタキシャル膜中のＧｅ組成率が増大されるに従い、多結晶膜の形成がますます困難になるという不具合がある。
【００２６】
さらに、絶縁層の表面上に形成された多結晶膜は、後工程での下地膜となるため、リソグラフィーやドライエッチによる加工を安定に行うために、表面モフォロジーも良好でなければならない。
【００２７】
なお、Ｇｅ組成率と選択性の関係については、例えば次の文献を参照することができる。：K.Aketagawa Jpn.J.Appl.Phys.Vol.31(1992)pp.1432-1435,″Selective Epitaxial Growth of Si and Si1-xGex Films by Ultrahigh-Vacuum Chemical Vapor Deposition Using Si2H6 and GeH4″。
【００２８】
本発明の目的は、ＳｉＧｅエピタキシャル成長の非選択性を向上させるための手段を講ずることにより、ＳｉＧｅ−ＨＢＴ等の半導体デバイスの特性を設計通りに維持しつつ、単結晶半導体層の表面上への単結晶エピタキシャル層の形成と同時に、絶縁層の表面上に十分な膜厚を有する多結晶膜を形成するための半導体装置及びその製造方法を提供することにある。
【００２９】
【課題を解決するための手段】
本発明の半導体装置は、基板の一部に設けられた単結晶の下地層と、上記基板の他部に設けられた絶縁層と、上記下地層の上方にエピタキシャル成長により形成され、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有する半導体層と、上記下地層と上記第１の半導体層との間にエピタキシャル成長により形成され、組成がＳｉ1-x2-y2 Ｇｅx2Ｃy2（０≦ｘ２＜１，０≦ｙ２＜１，１−ｘ２−ｙ２＞１−ｘ１−ｙ１）で表されるバッファ層と、上記絶縁層の上に形成され、上記バッファ層と実質的に同じ成分の半導体と、上記半導体層と実質的に同じ成分の半導体とを含む多結晶半導体層とを備えている。
【００３０】
これにより、下地層と半導体層との間に、Ｓｉ組成率が半導体層よりも大きいバッファ層が設けられ、絶縁層の上に形成される多結晶半導体は、バッファ層と実質的に同じ組成を有する半導体を含んでいるので、非選択成長性が向上し、比較的膜厚の大きい多結晶半導体層が得られる。
【００３１】
上記単結晶の下地層は、シリコン層であることが好ましい。
【００３２】
上記半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であり、上記バッファ層は、シリコン層であり、上記多結晶半導体層は、少なくともＳｉＧｅを含むことにより、抵抗の小さい多結晶ＳｉＧｅ含む多結晶半導体層が得られる。
【００３３】
上記下地層は、コレクタ層であり、上記半導体層は、少なくとも一部がベース層であって、上記多結晶半導体層は、ベース引き出し電極の少なくとも一部であり、ヘテロバイポーラトランジスタとして機能する半導体装置を得ることができる。
【００３４】
上記多結晶半導体層は、ＭＩＳトランジスタの少なくとも一部であって、ＢｉＣＭＯＳデバイスとして機能する半導体装置を形成することもできる。
【００３５】
上記バッファ層の厚みは、２ｎｍ以上で２０ｎｍ以下であることが好ましい。
【００３６】
本発明の半導体装置の製造方法は、組成がＳｉ1-x3-y3 Ｇｅx3Ｃy3（０≦ｘ３＜１，０≦ｙ３＜１）で表される単結晶の下地層と、絶縁層とを有する基板のプレクリーニングを行なう工程（ａ）と、上記工程（ａ）の後で、上記単結晶の下地層の上に、組成がＳｉ1-x2-y2 Ｇｅx2Ｃy2（０≦ｘ２＜１，０≦ｙ２＜１）で表されるバッファ層を形成すると同時に、上記絶縁層の上に上記バッファ層と実質的に同じ成分の第１の多結晶半導体層を堆積する工程（ｂ）と、上記工程（ｂ）の後で、上記バッファ層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有する半導体層を形成すると同時に、上記絶縁層の上方に、上記第１の多結晶半導体層を覆い，上記半導体層と実質的に同じ成分を有する第２の多結晶半導体層を堆積する工程（ｃ）とを含み、上記半導体層の組成と上記バッファ層の組成との間には、式（１−ｘ２−ｙ２＞１−ｘ１−ｙ１）で表される関係がある。
【００３７】
この方法により、工程（ｂ）において、バッファ層のＳｉ組成率が比較的大きいことから工程（ｂ）に要する時間が比較的長くなる。したがって、その間、絶縁層の上には、島状あるいは連続した膜状の第１の多結晶層が確実に形成される。そして、工程（ｃ）において、この第１の多結晶半導体層が第２の多結晶半導体層の形成を促進するので、全体として膜厚の大きい第１，第２の多結晶半導体層が形成されることになる。つまり、工程（ｃ）におけるエピタキシャル成長の非選択性が向上することになる。
【００３８】
上記工程（ｂ）では、上記第１の多結晶半導体をほぼ連続した膜として形成することが好ましい。
【００３９】
上記工程（ｂ）を、上記工程（ｃ）よりも低温で行なうことにより、バッファ層の厚みが同じ場合に工程（ｂ）に要する時間を長く確保することができるので、絶縁層の上により確実に第１の多結晶半導体層を形成することができる。
【００４０】
上記工程（ｂ）と（ｃ）とにおける温度差は、１０℃以上で１００℃以下の範囲にあることが好ましい。
【００４１】
上記工程（ａ）は、半導体装置を高温に保持した後、上記工程（ｂ）を行なう温度まで降温するように行なわれ、上記工程（ａ）における上記降温の途中において、上記絶縁層の上に上記工程（ｃ）における第１又は第２の多結晶半導体層のエピタキシャル成長のための核の生成を行なうことにより、絶縁層の表面上での核形成を活発に行うことができ、その後の工程（ｃ）でのエピタキシャル成長の非選択性が向上する。
【００４２】
上記半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であり、上記バッファ層は、シリコン層であることが好ましい。
【００４３】
上記下地層は、コレクタ層であり、上記半導体層は、少なくとも一部がベース層であり、上記第１，第２の多結晶半導体層は、ベース引き出し電極の少なくとも一部であって、ヘテロバイポーラトランジスタとして機能する半導体装置を形成することにより、バース抵抗の小さいヘテロバイポーラトランジスタの形成を図ることができる。
【００４４】
上記第１，第２の多結晶半導体層は、ＭＩＳトランジスタの少なくとも一部であって、ＢｉＣＭＯＳデバイスとして機能する半導体装置を形成することもできる。
【００４５】
上記工程（ｂ）及び（ｃ）は、超高真空状態で行われることが好ましい。
【００４６】
上記工程（ｂ）及び（ｃ）は、４００℃から６５０℃の温度範囲内で行なわれることが好ましい。
【００４７】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の各実施形態に共通の半導体装置であるＳｉＧｅ−ＨＢＴの断面図である。
【００４８】
同図に示すように、本実施形態のＳｉＧｅ−ＨＢＴは、Ｐ型のシリコン基板１と、シリコン基板１に形成されたＮ+ 不純物層２と、シリコン基板１の上に形成されたＮ- エピタキシャル層３と、活性領域を区画して囲むための素子分離用酸化膜４と、コレクタ開口部１５（エピタキシャル成長領域）を有する酸化膜５及びその上の窒化膜６と、コレクタ開口部１５の上に設けられたＳｉバッファ層７ｄ，ＳｉＧｅスペーサ層７ａ，傾斜ＳｉＧｅ層７ｂおよびＳｉキャップ層７ｃからなるＳｉ／ＳｉＧｅ層７と、多結晶層８と、エミッタ開口部１６を有する酸化膜９と、ベース引き出し電極となるポリシリコン膜１０と、ポリシリコン膜１０の上に堆積された酸化膜１１と、酸化膜１１とポリシリコン膜１０の側壁に形成された酸化膜サイドウォール１８及び窒化膜サイドウォール１２と、Ｎ型不純物を含むエミッタポリシリコン電極１３とを備えている。また、図１の下方に拡大して示すように、Ｓｉ／ＳｉＧｅ層７中のＳｉキャップ層７ｃには、エミッタポリシリコン電極１３から拡散したＮ型不純物を含むエミッタ領域Ｒemが形成されている。
【００４９】
図２（ａ）〜図３（ｃ）は、本実施形態におけるＳｉＧｅ−ＨＢＴの製造工程を示す断面図である。
【００５０】
まず、図２（ａ）に示す工程で、Ｐ型のシリコン基板１上に、イオン注入によってＮ+ 不純物層２を形成した後、シリコン基板１の上に、厚み５００ｎｍのシリコン層であるＮ- エピタキシャル層３を形成する。その後、トレンチ形成技術および酸化膜埋め込み技術を用いて、ＳｉＧｅ−ＨＢＴのコレクタ層を囲む素子分離用酸化膜４を形成する。なお、図２（ａ）〜図３（ｃ）には図示されていないが、一方の素子分離用絶縁膜４の右側には、コレクタ電極を引き出すためのコレクタウォール層が形成されている。次に、図２（ｂ），（ｃ）に示す工程で、ＣＶＤ法により、基板上に厚み５０ｎｍの酸化膜５，厚み５０ｎｍの窒化膜６を順次堆積させた後、フォトリソグラフィー技術とエッチング技術を用いて、窒化膜６にコレクタ開口部５（エピタキシャル成長領域）を形成し、さらに、ウエットエッチにより、酸化膜５のうちコレクタ開口部５に露出している部分を除去する。
【００５１】
次に、ＭＢＥ，ＵＨＶ−ＣＶＤあるいはＬＰ−ＣＶＤ技術を用いて、コレクタ開口部５の上に、厚み１０ｎｍのＳｉバッファ層７ｄ，厚み３０ｎｍのＳｉＧｅスペーサ層７ａ，厚み４０ｎｍの傾斜ＳｉＧｅ層７ｂ及び厚み３０ｎｍのＳｉキャップ層７ｃからなる合計厚み１１０ｎｍのＳｉ／ＳｉＧｅ層７をエピタキシャル成長させるとともに、窒化膜６の上面上と、酸化膜５及び窒化膜６の側面上とに多結晶層８を堆積する。このとき、後に詳しく説明するＳｉバッファ層７ｄを形成してから、ＳｉＧｅスペーサ層７ａを形成することにより、非選択エピタキシャル成長を確実に行なわせて、窒化膜６の上にも多結晶層８を堆積するようにしている。
【００５２】
次に、図３（ａ）に示す工程で、基板上に厚み５０ｎｍの酸化膜９を堆積した後、フォトリソグラフィー技術とエッチング技術とを用いて、Ｓｉ／ＳｉＧｅ層７の中央部の上に、厚み５０ｎｍの酸化膜９を残す。
【００５３】
その後、基板上に、厚み２００ｎｍのポリシリコン膜１０を堆積し、このポリシリコン膜１０に不純物としてボロンをイオン注入した後、ポリシリコン膜１０の上に酸化膜１１を堆積する。そして、フォトリソグラフィー技術とエッチング技術とを用いて、酸化膜１１及びポリシリコン膜１０にエミッタ開口部１６を形成する。
【００５４】
次に、図３（ｂ）に示す工程で、基板上に、厚み５０ｎｍの酸化膜及び厚み１００ｎｍの窒化膜を堆積した後、異方性ドライエッチングを行なって、酸化膜１１とポリシリコン膜１０の側壁に、酸化膜サイドウォール１８と窒化膜サイドウォール１２とを形成する。さらに、ウエットエッチにより、酸化膜９のうちエミッタ開口部１６内で露出している部分を除去する。
【００５５】
その後、図３（ｃ）に示す工程で、基板上に、エミッタ電極となるＮ型のポリシリコン膜を堆積する。続いて、フォトリソグラフィー技術とエッチング技術とを用いて、ポリシリコン膜をパターニングして、エミッタポリシリコン電極１１３を形成する。その後、ＲＴＡなどの熱処理を行い、エミッタポリシリコン電極１３からＮ型不純物を、Ｓｉ／ＳｉＧｅ層７中のＳｉキャップ層７ｃ中に拡散させて、ＳｉＧｅベース層の上にＳｉエミッタ領域Ｒemを形成する。この処理により、エミッタ−ベース接合を形成する。
【００５６】
以上の工程により、Ｓｉ−ＳｉＧｅヘテロ接合部を有するＳｉＧｅ−ＨＢＴが形成される。
【００５７】
図４は、図１のIV−IV線に示す断面におけるＳｉ／ＳｉＧｅ層７の概略的な構成と深さ方向のＧｅ組成率のプロファイルを示す図である。同図に示すように、本実施形態のＳｉＧｅ−ＨＢＴにおけるＳｉ／ＳｉＧｅ層７は、Ｎ- エピタキシャル層３の直上に位置するＳｉバッファ層７ｄと、Ｓｉバッファ層７ｄの上に設けられたノンドープのＳｉＧｅスペーサ層７ａと、ＳｉＧｅスペーサ層７ａの上に設けられた傾斜ＳｉＧｅ層７ｂと、傾斜ＳｉＧｅ層７ｂの上に設けられたＳｉキャップ層７ｃとによって構成されている。そして、Ｓｉキャップ層７ｃのうち上部は、Ｎ型不純物が拡散によりドープされてエミッタ層となり、Ｓｉキャップ層７ｃの下部がベース層の一部となる。そして、傾斜ＳｉＧｅ層７ｂにおいては、ＳｉＧｅスペーサ層７ａからＳｉキャップ層７ｃに向かって、段階的にＧｅ組成率が減少している。
【００５８】
ここで、本発明の第１の実施形態のＳｉＧｅ−ＨＢＴの構造上の特徴は、コレクタ層であるＮ- エピタキシャル層３と、Ｓｉ／ＳｉＧｅ層７中のＳｉＧｅスペーサ層７ａとの間に、膜厚の薄いＳｉバッファ層７ｄが形成されている点である。図４の右図に示すように、Ｓｉバッファ層７ｄ中のＧｅ組成率はゼロである。ただし、Ｓｉバッファ層７ｄに代えて、Ｇｅ組成率が低いＳｉＧｅバッファ層を形成しても、後述する効果を発揮することができる。
【００５９】
図５は、本実施形態におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタキシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およびＭＢＥ法においても同様の手法でエピタキシャル膜を成長させることができる。
【００６０】
図５に示すように、本発明の第１の実施形態では、タイミングｔ１で、超高真空（ＵＨＶ）状態に排気された反応チャンバー内にウエハを投入した後、タイミングｔ２で、６５０℃から８００℃程度の高温まで昇温し、タイミングｔ３からｔ４までの間（例えば２〜２０分程度の間）でアニール（プレクリーニング）処理を行なう。つまり、シリコン基板の上面上に形成されている自然酸化膜を以下の反応により基板のシリコンと反応させ、蒸気圧の高いＳｉＯとして除去（昇華）することにより、エピタキシャル成長を行ないたい領域に清浄なＳｉ面を露出させる。
【００６１】
ＳｉＯ2 ＋Ｓｉ→２ＳｉＯ↑
次に、タイミングｔ４からｔ５までの間で、ウエハの温度を５００℃から６５０℃程度の成長温度まで低下させた後、タイミングｔ５からｔ６までの間、ウエハ面内の温度分布が均一化されるまで保持する。その後、所定流量のジシラン（Ｓｉ2 Ｈ6 ），モノゲルマン（ＧｅＨ4 ），ジボラン（Ｂ2 Ｈ6 ）等の原料ガスをプロセスチャンバーに導入することにより膜成長を行う。
【００６２】
ここでの成膜のステップを各層別に詳しく述べる。まず、最初に、タイミングｔ６からｔ７までの間（ステップＡ）で、一定流量のジシランのみを供給することによりＳｉバッファ層７ｄが形成される。次に、タイミングｔ７からｔ８までの間で、一定流量のジシラン（Ｓｉ2 Ｈ6 ）、モノゲルマン（ＧｅＨ4 ）をウエハ上面に供給することにより、ＳｉＧｅスペーサ層７ａの成膜が行なわれる。また、タイミングｔ８からｔ９の間で、ジシラン，ジボラン（Ｂ2 Ｈ6 ）の流量が一定という条件のもとで、モノゲルマンの流量を段階的に減少させてＧｅ組成率に傾斜を持たせることにより、傾斜ＳｉＧｅ層７ｂの成膜が行なわれる。さらに、タイミングｔ９から所定時間の間、一定流量のジシランをウエハ上面に供給することにより、Ｓｉキャップ層７ｃの成膜が行なわれる。
【００６３】
図６は、ＳｉＧｅエピタキシャル膜の成長速度とＳｉエピタキシャル膜の成長速度とのウエハ温度依存性を比較する図である。同図からわかるように、Ｓｉエピタキシャル膜は、ＳｉＧｅエピタキシャル膜に比べて成長速度が遅いため、同一の膜厚の膜を形成する場合、原料ガス供給時間は、ＳｉＧｅエピタキシャル膜よりＳｉエピタキシャル膜の方が長くできる。このため、比較的膜厚が薄いＳｉバッファ層７ｄを成膜している間に、酸化膜５や窒化膜６のような絶縁膜の表面上にも十分な成長核を形成することが可能である。よって、Ｓｉバッファ層７ｄのエピタキシャル成長中に、絶縁層の表面上に多結晶Ｓｉ膜が形成されることが可能であり、あるいは、Ｓｉバッファ層７ｄのエピタキシャル成長中には絶縁層の表面上に成長核しか形成されなかった場合でも、その後のＳｉＧｅスペーサ層７ａや傾斜ＳｉＧｅ層７ｂのエピタキシャル成長中に絶縁層の表面上に多結晶ＳｉＧｅ膜が形成されることになる。なお、一旦、多結晶層が形成されると、それ以降の単結晶ＳｉＧｅ膜のエピタキシャル成長に、シリコン層の表面上への単結晶ＳｉＧｅ膜のエピタキシャル成長と同程度の成長速度で、多結晶ＳｉＧｅ膜が堆積される。
【００６４】
ただし、Ｓｉバッファ層７ｄを設けたことにより、ＳｉＧｅスペーサ層７ａとＳｉバッファ層７ｄとのエネルギーギャップが異なるため、ＳｉＧｅスペーサ層７ａとＳｉバッファ層７ｄとの界面に電子に対するエネルギー障壁が形成されることもあり得る。その場合、ＳｉＧｅ−ＨＢＴの電気特性、特に高周波特性を劣化させてしまう可能性がある。
【００６５】
図７は、本発明の第１の実施形態により製造されるＳｉＧｅ−ＨＢＴの高周波特性（最大遮断周波数ｆＴ）に関してシミュレーションを行なった結果を示す図である。図７において、最大遮断周波数ｆＴはＳｉバッファ層７ｄが無い場合の値で規格化されている。ここでのシミュレーションは、Ｓｉバッファ層７ｄの膜厚およびコレクタ−エミッタ間電圧をパラメータとして実施した。
【００６６】
図７に示されるように、最大遮断周波数ｆＴの劣化率は、Ｓｉバッファ層７ｄの膜厚が１０ｎｍで３％程度、２０ｎｍまで増加させた場合でも６％程度であることが分かる。これはエミッタから注入された電子は、傾斜ＳｉＧｅ層７ｂで形成される内蔵電界により十分加速されているため、ＳｉＧｅスペーサ層７ａとＳｉバッファ層７ｄの間に形成されるエネルギー障壁を容易に乗り越えることができるためであると考えられる。さらに、傾斜ＳｉＧｅ層７ｂにおける内蔵電界を大きくすることにより、つまり、ＳｉＧｅ膜中のＧｅ組成率を増大し、傾斜ＳｉＧｅ層７ｂのＧｅ組成率傾斜を大きくすることにより、最大遮断周波数ｆＴの低下率を事実上無視できる程度まで小さくすることが可能である。
【００６７】
図７からみて、Ｓｉバッファ層７ｄの厚みは、２ｎｍ以上で２０ｎｍ以下の範囲にあることが好ましい。
【００６８】
図８は、本発明により実際にＳｉＧｅ−ＨＢＴのサンプルを作成したときの高周波特性（最大遮断周波数ｆＴと最大発振周波数ｆｍａｘ）の実測値のＳｉバッファ層７ｄの有無による相違を表にして比較する図である。同図に示すように、Ｓｉバッファ層を設けたサンプルについても、Ｓｉバッファ層がないものとほぼ同程度の高周波特性が得られている。
【００６９】
図１７（ｂ）は、後述する実施形態の非選択エピタキシャル技術を用いて形成されたＳｉＧｅエピタキシャル膜の断面ＳＥＭ写真図であるが、本実施形態を用いても、図１７（ａ）に示す構造と基本的に同じ構造が形成されることが確認されている。すなわち、素子分離用酸化膜４上に、十分な厚みの多結晶Ｓｉ／ＳｉＧｅ層８を形成することができる。
【００７０】
本発明の第１の実施形態によると、膜厚が１０ｎｍ程度のＳｉバッファ層７ｄを設けることにより、ＳｉＧｅ−ＨＢＴの高周波特性を劣化させることなく、エピタキシャル成長時の非選択性を確保することが可能である。その結果、多結晶Ｓｉ／ＳｉＧｅ層８をベース引き出し電極の一部として機能させることができるので、ベース抵抗の低減を図ることができる。
【００７１】
ここで、Ｓｉバッファ層７ｄを形成する過程において、絶縁層の表面では多結晶層が数ｎｍ程度しか形成されなかったとしても、あるいは、成長核しか形成されなかったとしても、潜伏時間は既に終了していることから、以降のプロセスで絶縁層の表面上に多結晶層の成長を促進するという目的を十分達成することができる。
【００７２】
また、Ｇｅ傾斜層７ｂは、電界加速により、高周波特性に影響を及ぼさないＳｉバッファ層７ｄの膜厚範囲を大きくする，つまり，デバイス設計マージンを広げるという効果があるが、本発明に本質的な構造ではない。すなわち、ベース層が傾斜Ｇｅ構造を有していない，いわゆるボックス型のＧｅ組成率のプロファイルを有するＳｉＧｅ−ＨＢＴにおいても、本発明は有用である。
【００７３】
また、Ｓｉバッファ層７ｄの代わりに、ＳｉＧｅスペーサ層７ａの下方に、Ｇｅ組成率がＳｉＧｅスペーサ層７ａよりも低いＳｉＧｅバッファ層を設けても、本発明の基本的な効果を発揮することは可能である。その場合にも、Ｇｅ組成率が低い（Ｓｉ組成率が高い），つまり，エピタキシャル成長速度がＳｉＧｅスペーサ層７ａよりも遅いＳｉＧｅバッファ層をエピタキシャル成長させるために、原料ガス供給時間が長くなる。したがって、その間に絶縁層の表面上に成長核や多結晶ＳｉＧｅ膜を形成することが可能である。また、ＳｉＧｅバッファ層を設けた場合には、Ｓｉバッファ層７ｄよりもＳｉＧｅスペーサ層７ａとの界面に形成されるエネルギー障壁を小さくできるため、ＳｉＧｅ−ＨＢＴの高周波特性の低下を防ぎつつ、エピタキシャル成長の非選択性を向上させることができる。
【００７４】
また、Ｓｉバッファ層７ｄは、シリコン層であるＮ- エピタキシャル層３と単結晶ＳｉＧｅ膜との間に生じる歪みを抑制する役割も果たすため、歪み緩和を生じる臨界膜厚が厚くなる。したがって、エピタキシャル成長の非選択を向上させる効果と共に、悪影響を回避しつつ、ベース層中のＧｅ組成率を増加させることができるという利点がある。
【００７５】
（第２の実施形態）
本発明の第２の実施形態は、Ｓｉ表面に一定膜厚のＳｉバッファ層７ｄを形成するために要する時間を第１の実施形態よりも増加させることにより、エピタキシャル成長の非選択性をさらに増大して、絶縁層の表面上における多結晶層の形成を促進する方法時関する。
【００７６】
図９は、本実施形態におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタキシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およびＭＢＥ法においても同様の手法でエピタキシャル膜を成長させることができる。
【００７７】
図９に示すように、本発明の第２の実施形態においても、タイミングｔ１で、反応チャンバー内にウエハを投入した後、タイミングｔ２で昇温し、タイミングｔ３からｔ４までの間でアニール（プレクリーニング）処理を行なった後、タイミングｔ４からｔ５までの間で、ウエハの温度を低下させる処理は、第１の実施形態とほぼ同様である。ただし、タイミングｔ５におけるウエハ温度は第１の実施形態とは異なっている。また、タイミングｔ７からｔ８までの間にＳｉＧｅスペーサ層７ａの成膜を行ない、タイミングｔ８からｔ９の間に傾斜ＳｉＧｅ層７ｂの成膜を行ない、タイミングｔ９から所定時間の間にＳｉキャップ層７ｃの成膜を行なう処理についても、第１の実施形態と同じである。
【００７８】
ここで、本実施形態の特徴は、Ｓｉバッファ層７ｄの成膜を行なう際のウエハ温度を、ＳｉＧｅスペーサ層７ａ，傾斜ＳｉＧｅ層７ｂ及びＳｉキャップ層７ｃの成膜を行なうときのウエハ温度よりも低くすることにある。
【００７９】
すなわち、図９に示すように、本実施形態では、タイミングｔ５で、ウエハ温度を第１の実施形態よりもさらに低温にまで下げてから、ウエハ温度が安定するまで待って、タイミングｔ１１からｔ１２までの間で、所定流量のジシラン（Ｓｉ2 Ｈ6 ）の供給を行なって、Ｓｉバッファ層７ｄの成膜を行なう（ステップＡ’）。その後、タイミングｔ１２からｔ１３までの間で、ウエハ温度を昇温し、タイミングｔ１３からｔ７までの間、ウエハ温度を安定させてから、タイミングｔ７以降の処理を行なう。
【００８０】
ここで、ステップＡ’におけるウエハ温度（成長温度）を下げることの効果について説明する。
【００８１】
図１０は、Ｓｉエピタキシャル膜の成長速度のウエハ温度依存性を示す図である。同図に示すように、ウエハ温度が６００℃のときの成長速度を基準とすると、ウエハ温度を２０℃程度下げる（５８０℃）ことにより、エピタキシャル成長速度が半減し、ウエハ温度を４０℃程度下げる（５６０℃）ことにより、エピタキシャル成長速度は１／４程度に低下することがわかる。このように、Ｓｉエピタキシャル膜の成長速度は、ウエハ温度に対して敏感であることが分かる。したがって、Ｓｉバッファ層７ｄの膜厚が一定である場合でも、成長温度を低下させることにより、Ｓｉバッファ層７ｄの成長速度を低下させることができる。そして、Ｓｉバッファ層７ｄの成長速度を低下させることにより、ステップＡ’における原料ガス供給時間を長くすることができるので、その間、絶縁層の表面上にも十分な成長核，あるいは，多結晶層を形成することが可能となり、その後のＳｉＧｅスペーサ層７ａ，傾斜ＳｉＧｅ層７ｂ及びＳｉキャップ層７ｃの形成の際に、絶縁層の表面上に比較的厚めの多結晶層を形成することができる。
【００８２】
なお、ウエハ温度を２０℃程度低下させることにより、その前後に温度安定のための保持時間が必要となるが、わずかの時間の追加で済むので、実用上不利益を招くほどのスループットの低下は生じない。
【００８３】
そして、Ｓｉバッファ層７ｄを形成した後のＳｉＧｅスペーサ層７ａや傾斜ＳｉＧｅ層７ｂの成膜を本来のウエハ温度に戻して行なうことにより、処理時間の増加を防ぐことができる。
【００８４】
さらに、Ｓｉバッファ層７ｄを低温でエピタキシャル成長させることにより、狙い膜厚が同じでも、原料ガス供給時間を長くできることから、絶縁層の表面上での分解反応を緩やかに行なうことができる。その結果、絶縁層の表面上で比較的均質な核形成が行なわれるようになるので、表面モフォロジーの良好な多結晶層を形成することが可能となる。
【００８５】
本実施形態では、標準的なエピタキシャル成長温度を６００℃として説明を行なったが、この温度は本発明において本質的なものではない。すなわち、標準的なエピタキシャル成長温度が６００℃でない条件下においても、単結晶ＳｉＧｅ膜のエピタキシャル成長温度に対して、Ｓｉバッファ層７ｄの成長温度を相対的に低下させて、原料ガス供給時間を延ばすことにより、本実施形態と様の効果を得ることができる。特に、ウエハ温度が４００℃から６５０℃の温度範囲内でエピタキシャル成長を行なわせることが好ましい。
【００８６】
さらに、本実施形態におけるエピタキシャル成長条件では、エピタキシャル成長温度を２０℃程度低下させると、絶縁層の表面上に十分厚い多結晶層を形成することができるが、この温度の低下幅２０℃は、本発明に本質的なものではない。すなわち、成長条件および狙いとするＳｉＧｅ−ＨＢＴのベース構造に合わせて、適宜設定することにより、同様の効果を得ることができる。
【００８７】
ただし、図１０からみて、本発明の効果を確実に発揮するためには、ウエハ温度の低下幅が１０℃以上で１００℃以下の範囲にあることが好ましい。
【００８８】
以上のことより、Ｓｉバッファ層７ｄの成長温度のみ本来より下げることにより、スループットの低下を生じることなく、ＳｉＧｅエピタキシャル成長の非選択性を増加させ、絶縁膜表面に良好なモフォロジーと十分な膜厚を有する多結晶層を形成することができる。
【００８９】
本実施形態においても、Ｇｅ傾斜層７ｂは、電界加速により、高周波特性に影響を及ぼさないＳｉバッファ層７ｄの膜厚範囲を大きくする，つまり，デバイス設計マージンを広げるという効果があるが、本発明に本質的な構造ではない。すなわち、ベース層が傾斜Ｇｅ構造を有していない，いわゆるボックス型のＧｅ組成率のプロファイルを有するＳｉＧｅ−ＨＢＴにおいても、本発明は有用である。
【００９０】
また、本実施形態においても、Ｓｉバッファ層７ｄの代わりに、ＳｉＧｅスペーサ層７ａの下方に、Ｇｅ組成率がＳｉＧｅスペーサ層７ａよりも低いＳｉＧｅバッファ層を設けることにより、本発明の基本的な効果を発揮することは可能である。
【００９１】
さらに、Ｓｉバッファ層７ｄを形成しない場合でも、ＳｉＧｅスペーサ層７ａ、あるいはＳｉＧｅスペーサ７ａの一部の形成過程において、成長温度を本来より低下させることによっても、スループットの増加を最小限に抑えつつ、エピタキシャル成長の非選択性を向上させる効果を得ることができる。
【００９２】
（第３の実施形態）
本発明の第３の実施形態は、Ｓｉバッファ層７ｄのエピタキシャル成長において、エピタキシャル膜厚が一定であるという制約条件の下で、Ｓｉバッファ層７ｄの膜厚や成膜時間に影響を与えることなく、絶縁層の表面上での臨界核形成を促進することにより、エピタキシャル成長の非選択性をさらに向上させて、絶縁層の表面上での多結晶層の形成を促進する方法に関する。
【００９３】
図１１は、Ｓｉエピタキシャル膜の成長速度の原料ガス（ジシラン）流量依存性を成長温度をパラメータとして示す図である。同図から、成長温度の低下と共にＳｉエピタキシャル膜の成長速度の原料ガス流量依存性が小さくなっていることがわかる。これは、ウエハ温度が低温の領域では、エピタキシャル成長が反応律速条件下で行われていることを意味する。すなわち、反応律速条件下では、原料ガス流量が成長速度に及ぼす影響は無視できるほど小さい。
【００９４】
一方、原料ガスの流量を増大させることにより、絶縁層の表面上に供給される原料ガスの分子数が増加して核形成が促進されるため、絶縁層の表面上に多結晶層が形成されやすくなる。つまり、絶縁層の表面上での核形成を促進することによって原料ガスの供給開始から多結晶層成長が始まるまでの時間である潜伏時間を短縮できるので、Ｓｉバッファ層７ｄのエピタキシャル成長のための時間が同じでも、潜伏時間の短縮分だけ、絶縁層の表面上に厚い多結晶層を形成することが可能となる。
【００９５】
本実施形態においては、上記の現象を利用して、本発明の第１の実施形態と同様に、図５に示すシーケンスの手順で、Ｓｉバッファ層７ｄ，ＳｉＧｅスペーサ層７ａ，傾斜ＳｉＧｅ層７ｂ及びＳｉキャップ層７ｃの成膜をおこなうが、図５に示すステップＡの処理、つまり、Ｓｉバッファ層７ｄの形成の際の原料ガス（ジシラン）の流量を、第１の実施形態よりも増大させる。
【００９６】
本実施形態によると、Ｓｉバッファ層７ｄの成長の際（ステップＡ）に、成長速度の原料ガス（ジシラン）流量依存性は小さいため、Ｓｉバッファ層７ｄの膜厚が一定という制約条件の下においても、ガス供給時間をほぼ同程度に維持しつつ、原料ガスの流量の増加によって、絶縁層の表面上での核形成を促進することができるので、ＳｉＧｅエピタキシャル成長の非選択性をより向上させることができる。
【００９７】
この場合、Ｓｉバッファ層７ｄ形成過程での原料ガス流量は、可能な限り大きい方が好ましい。
【００９８】
また、図５に示すシーケンスにおいて、ジシラン流量を増加させたまま、ＳｉＧｅエピタキシャル膜の成長を行おうとすると、単結晶ＳｉＧｅ膜中に含まれるＧｅ組成率は、原料ガス（ジシランとゲルマン）の流量比によって決定されるため、ジシランの流量を増加させたことにより、ゲルマンの流量も増加させる必要が生じる。このため、マスフローコントローラを使用流量に適したサイズに交換を行う必要性等が発生し好ましくない。そこで、ＳｉＧｅ膜を形成する際には、ジシラン流量を第１の実施形態と同じ条件に戻すことが好ましい。
【００９９】
さらに、使用する原料ガスの総量が多くなると、製造コストの増加を招いてしまうが、本実施形態のように、Ｓｉバッファ層７ｄの成膜の際（ステップＡ）のみ、ジシラン流量を増加させる手法では、このような不具合は生じない。
【０１００】
また、Ｓｉバッファ層７ｄの成膜の際に、第２の実施形態のように成長温度を低下させる方法と、第３の実施形態のように原料ガス流量を増大させる方法とを組み合わせることにより、それぞれの手法を個別に用いる以上に、ＳｉＧｅエピタキシャル成長の非選択性を向上させることが可能となる。
【０１０１】
図１７（ｂ）は、本発明の第２の実施形態と第３の実施形態とを組み合わせた非選択エピタキシャル技術を用いて形成されたＳｉＧｅエピタキシャル膜の断面ＳＥＭ写真図である。ただし、この断面構造の解析に用いたサンプルにおいては、図１に示すような酸化膜５及び窒化膜６の形成は省略されている。図１７（ｂ）の写真は、厚み１０ｎｍのＳｉバッファ層７ｄと、Ｇｅ組成率が１５％で厚み３０ｎｍのＳｉＧｅスペーサ層７ａと、Ｇｅ組成率が１５％から０％に変化する厚み４０ｎｍの傾斜ＳｉＧｅ層７ｂと、厚み３０ｎｍのＳｉキャップ層７ｃとを有するサンプルを用いて撮影されたものである。ここでは、従来の製造方法からジシラン流量を２倍に、Ｓｉバッファ層７ｄを１０ｎｍ（Ｓｉバッファ層７ｄ成長時のみ成長温度を２０℃低下）させた。
【０１０２】
同図に示すように、Ｎ- コレクタ層３上にはエピタキシャル成長されたＳｉ／ＳｉＧｅ層７が存在し、素子分離用酸化膜４上には、十分な厚みの多結晶Ｓｉ／ＳｉＧｅ膜８が形成されている。すなわち、従来の製造方法により成長した場合（図１７（ａ）参照）と比較して、絶縁層である素子分離用酸化膜の上に厚く、表面モフォロジーが良好な多結晶層を形成することができる。また、エピタキシャル膜の形状は従来の製造方法で作成した場合（図１７（ａ）参照）と同等であることが確認できる。
【０１０３】
（第４の実施形態）
本発明の第４の実施形態は、エピタキシャル成長前に行なわれる自然酸化膜除去のための高温熱処理（プレクリーニング処理）を有効に利用する方法に関する。具体的には、プレクリーニング中、もしくはプレクリーニング後、またはプレクリーニング後の降温の際に、短時間の原料ガスの供給を行うことにより、絶縁層の表面上にある程度の密度で臨界核以上の大きさの核形成を行い、エピタキシャル成長の非選択性をさらに向上させて、絶縁層の表面上の多結晶層の形成を促進する方法に関する。
【０１０４】
通常、絶縁層の表面上での核形成は、絶縁層の表面での反応種の分解，泳動，会合等の過程を経て行われるが、成長温度を高くした場合、これらの過程の中でも特に分解反応が活発になり、核形成が促進される。ただし、単純に成長温度を高くしただけでは、シリコン層の表面上におけるエピタキシャル層の成長速度も増加してしまうため、エピタキシャル層の膜厚が一定であるという条件のもとでは、成膜時間を短くする必要が生じてしまう。その結果、逆に核形成が抑制されてしまうことになる。
【０１０５】
このように、ＳｉＧｅ−ＨＢＴのベース層にＳｉＧｅエピタキシャル膜を用いる場合では、「エピタキシャル膜厚が一定であること」という制約条件があり、核成長を行うのに十分な成長時間の維持と成長温度を高温化にすることによる核形成の促進を両立することが困難となるが、本実施形態においては、その困難性を克服するために、バッファ層の形成の前に、核生成ステップＢを行なっている。すなわち、本実施形態の特徴は、プレクリーニング後の降温過程で、一旦温度を安定させ、短時間の原料ガス（ジシラン）供給を行なった後、改めてエピタキシャル成長温度まで降温させ、エピタキシャル成長を行う点である。この核生成ステップＢを加えるタイミングについては、以下に説明するように、２通りの方法がある。
【０１０６】
図１２は、本実施形態の第１例におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図であって、第１の実施形態の処理シーケンス（図５参照）において、核生成ステップＢを加えた例である。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタキシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およびＭＢＥ法においても同様の手法でエピタキシャル膜を成長させることができる。
【０１０７】
図１２に示すように、タイミングｔ１で、反応チャンバー内にウエハを投入した後、タイミングｔ２で昇温し、タイミングｔ３からｔ４までの間でアニール（プレクリーニング）処理を行なった後、タイミングｔ４からｔ５までの間で、ウエハの温度を低下させる処理は、第１の実施形態とほぼ同様である。ただし、タイミングｔ４からｔ５に到達するまでの間に、核生成ステップＢを行なう。また、タイミングｔ５からｔ６までの間、ウエハ温度を安定させてから、タイミングｔ６からｔ７までの間でＳｉバッファ層７ｄをエピタキシャル成長させるステップＡを行ない、タイミングｔ７からｔ８までの間にＳｉＧｅスペーサ層７ａの成膜を行ない、タイミングｔ８からｔ９の間に傾斜ＳｉＧｅ層７ｂの成膜を行ない、タイミングｔ９から所定時間の間にＳｉキャップ層７ｃの成膜を行なう処理については、第１の実施形態と同じである。
【０１０８】
そして、図１２に示すように、本例は、タイミングｔ２１で、ウエハ温度の降温を第１の実施形態よりも高い温度で止めて、タイミングｔ２１からｔ２２までの間、ウエハ温度が安定するまで待って、タイミングｔ２２からｔ２３までの間で、所定流量のジシラン（Ｓｉ2 Ｈ6 ）の供給を短時間の間行なう（ステップＢ）。このステップＢの処理は、成長核の生成が行なわれる程度の短時間にとどめておく。その後、タイミングｔ２３からｔ５までの間で、ウエハ温度を降温した後、タイミングｔ５以降の処理を行なう。
【０１０９】
図１３は、本実施形態の第２例におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図であって、第２の実施形態の処理シーケンス（図９参照）において、核生成ステップＢを加えた例である。ここでは、ＵＨＶ−ＣＶＤ法によるＳｉＧｅエピタキシャル膜成長について述べるが、ＬＰ−ＣＶＤ法およびＭＢＥ法においても同様の手法でエピタキシャル膜を成長させることができる。
【０１１０】
図１３に示すように、タイミングｔ１で、反応チャンバー内にウエハを投入した後、タイミングｔ２で昇温し、タイミングｔ３からｔ４までの間でアニール（プレクリーニング）処理を行なった後、タイミングｔ４からｔ５までの間で、ウエハ温度を降温する処理は、第１の実施形態と同じである。また、タイミングｔ７からｔ８までの間にＳｉＧｅスペーサ層７ａの成膜を行ない、タイミングｔ８からｔ９の間に傾斜ＳｉＧｅ層７ｂの成膜を行ない、タイミングｔ９から所定時間の間にＳｉキャップ層７ｃの成膜を行なう処理についても、第１の実施形態と同じである。また、タイミングｔ５で、ウエハ温度を第１の実施形態よりもさらに低温にまで下げてから、ウエハ温度が安定するまで待って、タイミングｔ１１からｔ１２までの間で、所定流量のジシラン（Ｓｉ2 Ｈ6 ）の供給を行なって、Ｓｉバッファ層７ｄの成膜を行なう（ステップＡ’）。その後、タイミングｔ１２からｔ１３までの間で、ウエハ温度を昇温し、タイミングｔ１３からｔ７までの間、ウエハ温度を安定させてから、タイミングｔ７以降の処理を行なう点は、第２の実施形態と同じである。
【０１１１】
そして、図１３に示すように、この例では、タイミングｔ３１で、ウエハ温度の降温を第１の実施形態よりも高い温度で止めて、タイミングｔ３１からｔ３２までの間、ウエハ温度が安定するまで待って、タイミングｔ３２からｔ３３までの間で、所定流量のジシラン（Ｓｉ2 Ｈ6 ）の供給を短時間の間行なう（ステップＢ）。このステップＢの処理は、成長核の生成が行なわれる程度の短時間にとどめておく。その後、タイミングｔ３３からｔ５までの間で、ウエハ温度を降温した後、タイミングｔ５以降の処理を行なう。
【０１１２】
このように、プレクリーニング後の降温途中の比較的温度が高い状態で原料ガス（ジシラン）を供給することで、絶縁層の表面上での核形成を活発に行うことができる。この間、短時間しか原料ガスの供給を行わないので、この過程でのシリコン層の表面上でのエピタキシャル成長は抑制することができ、エピタキシャル膜は薄くしか成長しない。このように、プレクリーニング後に短時間のガス供給を行い、かつ、Ｓｉバッファ層７ｄの成長は、低温でさらに原料ガス流量を増大させて行なうことにより、従来の製造方法に対して各処理を単独で用いるよりも、さらにエピタキシャル成長の非選択性を向上させることができる。
【０１１３】
また、ここではプレクリーニング後、一旦ウエハ温度を降温させ、ウエハ温度温度を安定させた後、ジシランの供給を行なっている（図１２及び図１３のステップＢ参照）が、プレクリーニングで自然酸化膜除去後、降温開始前にジシランの供給を行なってもよい。
【０１１４】
また、プレクリーニング後のガス供給が短時間であるため、ガス供給前の安定時間を省略し、降温中にガス供給を行なってもよい。
【０１１５】
さらに、ここではジシランを短時間供給し、核形成を行なっているが、ジシランとゲルマン、あるいはゲルマンのみを供給しても、核形成を行なうことができる。
【０１１６】
また、本発明のＳｉＧｅ−ＨＢＴ構造では、エピタキシャル成長領域以外は窒化膜で覆われているが、窒化膜以外の絶縁膜で覆われていても構わない。特に酸化膜の場合は、酸化膜上の核形成は酸化膜の分解反応（ＳｉＯ2 ＋Ｓｉ→２ＳｉＯ↑）との競合反応として行われるが、ガス供給時の温度・時間・流量等の製造条件を適宜選択することにより、核形成を優先的に行うことができる。
【０１１７】
なお、本発明は、上述した第１〜第４の実施形態に限定されるものではなく、ベース層をＳｉとＧｅを含む２元系の混晶半導体層に代えて、例えばＳｉとＧｅとカーボン（Ｃ）を含む３元系の混晶半導体層（Ｓｉ1-x-y Ｇｅx Ｃy 層）としても同様の効果が得られる。さらに、混晶半導体層を有するＨＢＴに代えて、例えばインジウム（Ｉｎ）とガリウム（Ｇａ）とＰを含む化合物半導体層を有するＨＢＴに適用としても同様の効果が得られる。
【０１１８】
また、ベース層などを形成するための下地（本実施形態ではコレクタ層）が、シリコン層である場合に限らず、ＳｉＧｅ層やＳｉＧｅＣ層であっても、本発明を適用することにより、ほぼ同等の効果を発揮することができる。
【０１１９】
さらに、上記各実施形態においては、絶縁層の上の多結晶層８がバイポーラトランジスタのベース引き出し電極として機能する場合について説明したが、本発明はかかる実施形態に限られるものではなく、例えばＢｉＣＭＯＳデバイスのＭＩＳトランジスタにおけるゲート電極又はゲート電極の一部として機能させることもできる。その場合にも、多結晶ＳｉＧｅ膜や多結晶ＳｉＧｅＣ膜の低抵抗性を利用して、駆動力の高いＭＩＳトランジスタを備えたＢｉＣＭＯＳが得られることになる。
【０１２０】
【発明の効果】
本発明によれば、単結晶の下地層の上に半導体層を形成する前に、半導体層よりもＳｉ組成率の高いバッファ層を形成するようにしたので、半導体層を警醒する際のエピタキシャル成長の非選択性の向上を図ることができ、よって、比較的膜厚の大きい多結晶層を得ることができる。
【図面の簡単な説明】
【図１】本発明の各実施形態に共通の半導体装置であるＳｉＧｅ−ＨＢＴの断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第２の実施形態におけるＳｉＧｅ−ＨＢＴの製造工程のうち前半部分を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態におけるＳｉＧｅ−ＨＢＴの製造工程のうち後半部分を示す断面図である。
【図４】図１のIV−IV線に示す断面におけるＳｉ／ＳｉＧｅ層の概略的な構成と深さ方向のＧｅ組成率のプロファイルを示す図である。
【図５】本発明の第１の実施形態におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。
【図６】第１の実施形態におけるＳｉＧｅエピタキシャル膜の成長速度とＳｉエピタキシャル膜の成長速度とのウエハ温度依存性を比較する図である。
【図７】本発明の第１の実施形態により製造されるＳｉＧｅ−ＨＢＴの最大遮断周波数に関してシミュレーションを行なった結果を示す図である。
【図８】本発明により実際にＳｉＧｅ−ＨＢＴのサンプルを作成したときの高周波特性の実測値のＳｉバッファ層の有無による相違を表にして比較する図である。
【図９】本発明の第２の実施形態におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。
【図１０】Ｓｉエピタキシャル膜の成長速度のウエハ温度依存性を示す図である。
【図１１】Ｓｉエピタキシャル膜の成長速度の原料ガス流量依存性を成長温度をパラメータとして示す図である。
【図１２】本発明の第４の実施形態の第１例におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。
【図１３】本発明の第４の実施形態の第２例におけるＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。
【図１４】（ａ）〜（ｆ）は、従来の選択ＳｉＧｅエピタキシャル成長技術を用いたＳｉＧｅ−ＨＢＴの代表的な製造方法を示す断面図である。
【図１５】図１４（ｆ）のXV−XV線に示す断面におけるＳｉＧｅーＨＢＴのＳｉ／ＳｉＧｅ層１０７の概略的な構成と、深さ方向のＧｅ組成率のプロファイルを示す図である。
【図１６】従来のＳｉＧｅエピタキシャル成長の標準的な処理シーケンスを示す図である。
【図１７】（ａ），（ｂ）は、それぞれ順に、従来及び本発明の非選択エピタキシャル技術を用いて形成されたＳｉＧｅエピタキシャル膜の断面ＳＥＭ写真図である。
【図１８】ＳｉＧｅエピタキシャル膜、Ｓｉエピタキシャル膜、絶縁膜上の多結晶Ｓｉ膜及び多結晶ＳｉＧｅ膜の原料ガス供給射時間と成長膜厚との関係を模式的に示す図である。
【符号の説明】
１ Ｎ- コレクタ層（Ｐ型シリコン基板上）
２ ＳｉＧｅエピタキシャル層
３ 多結晶層
４ Ｎ- エピタキシャル層
７ａ ＳｉＧｅスペーサ層
７ｂ 傾斜ＳｉＧｅ層
７ｃ Ｓｉキャップ層
７ｄ Ｓｉバッファ層
８ 多結晶層
９ 酸化膜
１０ ポリシリコン膜
１１ 酸化膜
１２ 窒化膜サイドウォール
１３ エミッタポリシリコン電極
１４ エミッタ拡散層
１５ コレクタ開口部（エピタキシャル成長領域）
１６ エミッタ開口部

Claims (12)

  1. 組成がＳｉ1-x3-y3 Ｇｅx3Ｃy3（０≦ｘ３＜１，０≦ｙ３＜１）で表される単結晶の下地層と、絶縁層とを有する基板のプレクリーニングを行なう工程（ａ）と、
    上記工程（ａ）の後で、上記単結晶の下地層の上に、Ｓｉからなるバッファ層を形成すると同時に、上記絶縁層の上に上記バッファ層と実質的に同じ成分の第１の多結晶半導体層を堆積する工程（ｂ）と、
    上記工程（ｂ）の後で、上記バッファ層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有する半導体層を形成すると同時に、上記絶縁層の上方に、上記第１の多結晶半導体層を覆い，上記半導体層と実質的に同じ成分を有する第２の多結晶半導体層を堆積する工程（ｃ）とを含み、
    上記工程（ｂ）を、上記工程（ｃ）よりも低温で行なうことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    上記工程（ｂ）と（ｃ）とにおける温度差は、１０℃以上で１００℃以下の範囲であることを特徴とする半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法において、
    上記工程（ａ）は、半導体装置を高温に保持した後、上記工程（ｂ）を行なう温度まで降温するように行なわれ、
    上記工程（ａ）における上記降温の途中において、エピタキシャル成長のための核の生成が行なわれる程度の短時間、原料ガスの供給を行なうことにより、上記絶縁層の上に上記工程（ｃ）における第２の多結晶半導体層のエピタキシャル成長のための核の生成を行なうことを特徴とする半導体装置の製造方法。
  4. 請求項１又は２記載の半導体装置の製造方法において、
    上記工程（ｂ）においてのみ、供給する原料ガスの流量を増加させることを特徴とする半導体装置の製造方法。
  5. 組成がＳｉ1-x3-y3 Ｇｅx3Ｃy3（０≦ｘ３＜１，０≦ｙ３＜１）で表される単結晶の下地層と、絶縁層とを有する基板のプレクリーニングを行なう工程（ａ）と、
    上記工程（ａ）の後で、上記単結晶の下地層の上に、Ｓｉからなるバッファ層を形成すると同時に、上記絶縁層の上に上記バッファ層と実質的に同じ成分の第１の多結晶半導体層を堆積する工程（ｂ）と、
    上記工程（ｂ）の後で、上記バッファ層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有する半導体層を形成すると同時に、上記絶縁層の上方に、上記第１の多結晶半導体層を覆い，上記半導体層と実質的に同じ成分を有する第２の多結晶半導体層を堆積する工程（ｃ）とを含み、
    上記工程（ａ）は、半導体装置を高温に保持した後、上記工程（ｂ）を行なう温度まで降温するように行なわれ、
    上記工程（ａ）における上記降温の途中において、エピタキシャル成長のための核の生成が行なわれる程度の短時間、原料ガスの供給を行なうことにより、上記絶縁層の上に上記工程（ｃ）における第２の多結晶半導体層のエピタキシャル成長のための核の生成を行なうことを特徴とする半導体装置の製造方法。
  6. 組成がＳｉ1-x3-y3 Ｇｅx3Ｃy3（０≦ｘ３＜１，０≦ｙ３＜１）で表される単結晶の下地層と、絶縁層とを有する基板のプレクリーニングを行なう工程（ａ）と、
    上記工程（ａ）の後で、上記単結晶の下地層の上に、Ｓｉからなるバッファ層を形成すると同時に、上記絶縁層の上に上記バッファ層と実質的に同じ成分の第１の多結晶半導体層を堆積する工程（ｂ）と、
    上記工程（ｂ）の後で、上記バッファ層の上に、Ｓｉ1-x1-y1 Ｇｅx1Ｃy1（０＜ｘ１＜１，０≦ｙ１＜１）で表される組成を有する半導体層を形成すると同時に、上記絶縁層の上方に、上記第１の多結晶半導体層を覆い，上記半導体層と実質的に同じ成分を有する第２の多結晶半導体層を堆積する工程（ｃ）とを含み、
    上記工程（ａ）は、半導体装置を高温に保持した後、上記工程（ｂ）を行なう温度まで降温するように行なわれ、
    上記工程（ｂ）においてのみ、供給する原料ガスの流量を増加させることを特徴とする半導体装置の製造方法。
  7. 請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｂ）では、上記第１の多結晶半導体を連続した膜として形成することを特徴とする半導体装置の製造方法。
  8. 請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法において、
    上記半導体層は、ＳｉＧｅ層又はＳｉＧｅＣ層であり、
    上記バッファ層は、シリコン層であることを特徴とする半導体装置の製造方法。
  9. 請求項１〜８のうちいずれか１つに記載の半導体装置の製造方法において、
    上記下地層は、コレクタ層であり、
    上記半導体層は、少なくとも一部がベース層であり、
    上記第１，第２の多結晶半導体層は、ベース引き出し電極の少なくとも一部であって、
    ヘテロバイポーラトランジスタとして機能する半導体装置を形成することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置の製造方法において、
    上記第１，第２の多結晶半導体層は、ＭＩＳトランジスタの少なくとも一部であって、
    ＢｉＣＭＯＳデバイスとして機能する半導体装置を形成することを特徴とする半導体装置。
  11. 請求項１〜１０のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｂ）及び（ｃ）は、超高真空状態で行われることを特徴とする半導体装置の製造方法。
  12. 請求項１〜１１のうちいずれか１つに記載の半導体装置の製造方法であって、
    上記工程（ｂ）及び（ｃ）は、４００℃から６５０℃の温度範囲内で行なわれることを特徴とする半導体装置の製造方法。
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