JP4823154B2 - へテロ接合バイポーラトランジスタ - Google Patents

Description

本願発明はヘテロ接合を用いた半導体装置に関するするものである。本願発明は、特にエピタキシャル成長により形成したＳｉＧｅＣ層を用いたバイポーラトランジスタに有用である。

単結晶ＳｉＧｅＣと単結晶Ｓｉとのヘテロ接合を用いたバイポーラトランジスタ（ＨＢＴ）はこれまで知られている。例えばこの例は日本国、特許公開公報、特開２００１-６８４７９号にみられる（特許文献１）。図２４はこの単結晶ＳｉＧｅＣ層と単結晶Ｓｉ層とからなるＳｉＧｅＣ−ＨＢＴの主要部分の断面構造である。このＨＢＴは、コレクタとなるｎ型単結晶Ｓｉ層１０１、及びｎ型単結晶ＳｉＧｅＣ層１０２、ベースとなるｐ型単結晶ＳｉＧｅＣ層１０３、エミッタとなるｎ型単結晶ＳｉＧｅＣ層１０４、及びｎ型単結晶Ｓｉ層１０５を積層した構造を有する。

これまでのＨＢＴにおける、Ｇｅ、Ｃ組成比、及びＢ濃度は、例えば図２５に示すような分布を持っている。Ｇｅ、Ｃ組成比は、コレクタのｎ型ＳｉＧｅＣ層１０２において、コレクタのｎ型単結晶Ｓｉ層１０１側からＳｉＧｅＣ層１０２内部まで増加する。次に、エミッタのｎ型単結晶ＳｉＧｅＣ層１０４の内部まで徐々に減少する。更にエミッタのｎ型単結晶Ｓｉ層１０５に向かうに従い減少する。

図２６は図２５の構成のＨＢＴのエネルギー・バンド・ギャップ構造の例を示す図である。伝導帯の下端、価電子帯の上端が示されている。図２６の（ａ）は注入電流が小さい場合、（ｂ）は注入電流が大きい場合のバンド構造を各々示している。ベースのｐ型単結晶ＳｉＧｅＣ層１０３において、そのＧｅ、Ｃ組成比の変化に伴って、伝導帯のエネルギーがエミッタ側からコレクタ側に向かって減少している。

コレクタのｎ型単結晶Ｓｉ層１０１とｎ型単結晶ＳｉＧｅＣ層１０２の界面において、伝導帯には、バンドギャップに起因したエネルギー障壁が発生していない。従って、エミッタから注入された電子は、伝導帯の傾斜によって発生した電界により加速されて、ベース中を走行する（図２６（ａ））。

又、単結晶ＳｉＧｅと単結晶ＳｉＣとのヘテロ接合を有するＨＢＴの例が日本国、特許公開公報、特開２０００-７７４２５号に見られる（特許文献２）。図２７は単結晶ＳｉＧｅと単結晶ＳｉＣからなるＨＢＴの主要部分の断面構造であり、コレクタとなるｎ型単結晶Ｓｉ層、及びｎ型単結晶ＳｉＣ層、ベースとなるｐ型単結晶ＳｉＧｅ層、エミッタとなるｎ型単結晶ＳｉＣ層、及びｎ型単結晶Ｓｉ層を積層した構造を有する。

特開２００１-６８４７９号 特開２０００-７７４２５号

本願発明は、単結晶Ｓｉ層、単結晶ＳｉＧｅ層、および単結晶ＳｉＧｅＣ層によって形成するヘテロ接合を利用したＨＢＴにおいて、コレクタ電流が大きい場合でも高速動作可能なＨＢＴを提供する。ここで、高コレクタ電流の領域とは、コレクタ電流と遮断周波数との関係において、その極大値を示すコレクタ電流値或はこのコレクタ電流値近傍領域以上を称する。更に、本願発明の別な観点は製造コストの低いＨＢＴとその製造方法を提供することである。

これまで知られた技術での、上記本願発明の諸課題を以下に検討する。

単結晶ＳｉＧｅＣをベースに用いた従来のバイポーラトランジスタでは、コレクタのｎ型単結晶Ｓｉ層上に単結晶Ｓｉよりもバンドギャップの小さいｎ型単結晶ＳｉＧｅＣ層１０２を直接設けている。このため、コレクタ電流を増やしていくと、ベース・コレクタ接合のコレクタ側の空乏層において、ベース側から拡散してくる電子によってｎ型不純物イオンによる空間電荷が打ち消され、中性ベースが実質的に拡大する。その結果、図２６の（ｂ）に示すように、コレクタ・ベース界面において、伝導帯にエネルギー障壁が現れる。これによりエミッタから注入された電子の走行が阻害されるため、ＨＢＴの高速動作性能が低下するという難点が発生する。前述のように、図２６は図２５の構成のＨＢＴのエネルギー・バンド・ギャップ構造の例を示す図である。図２６の（ａ）は注入電流が小さい場合、（ｂ）は注入電流が大きい場合のバンド構造を各々示している。注入電流の増大によって中性ベースが拡大する模様が明確に理解されよう。

又、コレクタ電流が大きいときでも、エネルギー障壁によるＨＢＴの動作速度低下を抑制するためには、ｎ型単結晶ＳｉＧｅＣ層１０２の膜厚を厚くすることが考えられる。しかし、結晶性を向上させるためには成長温度を下げる必要があるが、ＳｉＧｅＣ層の成長速度は成長温度の逆数に対して指数関数的に減少するため、単結晶ＳｉＧｅＣ層の膜厚が大きくなると成長時間が急激に増加してしまう。その結果、ＳｉＧｅＣＨＢＴを製造する際のスループットが低下し、コストが上昇してしまうという問題がある。

もう一方の従来例である、単結晶ＳｉＧｅのベースと単結晶ＳｉＣのコレクタを用いたＨＢＴでは、図２７に示すように、始めからベース層とコレクタ層の間にｎ型単結晶ＳｉＣ層１０７を設けた従来のバイポーラトランジスタでは、コレクタ電流によらずにベースよりもコレクタの方がバンドギャップが大きくなっている。そのため、コレクタ・ベース接合において、伝導帯にエネルギー障壁が形成されるため、電子の走行が阻害されて高速動作性能が低下するという問題がある。

図１及び図６を参酌して、本願発明の骨子を説明する。図１は本願発明のＨＢＴ主要部の積層構造の断面図である。図６の（ａ）は、通常動作状態におけるＨＢＴのエネルギーバンド構造を示し、図６の（ｂ）は、コレクタ電流が大きくなり、中性ベースがコレクタまで延びた時のエネルギーバンド構造である。各図は伝導帯の下端及び価電子帯の上端が示されている。符号１５がエミッタ、符号９がベース、符号７及び符号３がコレクタである。この符号３の部分が半導体基板側の領域である。

本願発明の主たる目的は、技術的にはベース・コレクタの界面の伝導帯にエネルギー障壁が形成されないように、ベース及びコレクタの各層を設定することである。わけても、本願発明は、高いコレクタ電流の時、中性ベースでエネルギー段差の発生を抑制することである。

本願発明は、単結晶ＳｉＧｅＣをヘテロ接合材料に用いたＨＢＴを前提として、ベースとコレクタの材料の選択を、単結晶ＳｉＧｅ層を主材料として好都合に行い、上記本願発明の目的を達成するものである。即ち、この材料選択に当って、高いコレクタ電流の時、ベースのエネルギーギャップＥｇがコレクタのエネルギーギャップＥｇより大きくなるように設定することが基本思想である。前記単結晶ＳｉＧｅＣ層はベース、コレクタ或はエミッタの各領域に用いることが出来る。ここで、単結晶ＳｉＧｅＣ層は、ベース或はコレクタに用いる選択が先ず重要である。

本願発明のＨＢＴのベースには、単結晶ＳｉＧｅ層、或いは単結晶ＳｉＧｅＣ層を用いることが出来る。一方、コレクタは、ＳｉＧｅ層、ＳｉＧｅＣ層、及びＳｉＧｅＣ層とＳｉＧｅ層の積層体（ＳｉＧｅＣ／ＳｉＧｅと表示する）を用いることが出来る。下記の表はその選択の範囲を纏めたものである。

エミッタは、単結晶Ｓｉ層、単結晶ＳｉＧｅ層、単結晶ＳｉＣ層と単結晶ＳｉＧｅ層との積層体（ＳｉＧｅ／ＳｉＣと表示する）、或いは単結晶ＳｉＧｅＣ層と単結晶ＳｉＧｅ層との積層体（ＳｉＧｅ／ＳｉＧｅＣと表示する）などを用いることが出来る。

本願発明の趣旨に従って、種々の形態をとる事ができるが、その要点を略述する。尚、ＨＢＴの各領域の厚さなどは通例のＨＢＴ技術に従って充分である。

ベースに単結晶ＳｉＧｅ層を用いることは、ドリフト電界による動作の高速化或は電流増幅率の向上を得ることが出来る。又、ベースはＣを導入しない形態であるため、不純物、例えばボロン（Ｂ）がベースにＣと同時に導入されたことによって生ずる結晶性の質的低下の難点を回避する利点を有する。

一方、ベースに導入される高濃度の不純物、例えば、Ｂの他領域への拡散によるベース幅の拡大を招く難点がある。この難点を補償する為、コレクタにＣを導入した単結晶ＳｉＧｅＣ層を用いることが良い。Ｂの拡散を抑制し、単結晶ＳｉＧｅＣ層を用いることが良い。Ｂの拡散を抑制すると共に、ＣはＳｉやＧｅよりも格子定数が小さいことから、ＳｉＧｅＣ層の歪を低減する。従って、熱処理に伴う転位や欠陥が発生しにくくなることから、リーク電流の発生などの難点を有さない。更に、コレクタにＳｉＧｅＣ又はＳｉＧｅＣ／ＳｉＧｅを用いる場合、ベース・コレクタ接合のコレクタ側の空乏層中にエネルギー障壁が形成されるのを抑制することが出来る。即ち、従って、トランジスタの高速性、電流増幅率を確保することが出来る。

ベースへのＣの導入、即ち単結晶ＳｉＧｅＣ層を用いることは、ベースに導入される不純物、例えばＢの拡散を抑制する為に有用である。このＣの不純物拡散の抑制効果によって、ベース幅の拡大が阻止される。この場合、わけても、コレクタに、ＳｉＧｅＣ／ＳｉＧｅを用いることが有用である。ベース・コレクタ界面の伝導帯にエネルギー障壁が形成されない。従って、コレクタ電流が大きい場合でも、ＨＢＴの高速性を確保することが出来る。ベースにＳｉＧｅＣ、コレクタ側にＳｉＧｅＣ／ＳｉＧｅを用いるため、ＳｉＧｅＣ層では歪が低減されるので、熱処理に伴う転位や欠陥の発生が抑制される。従って、製品の歩留まり、ＨＢＴ特性のバラツキの低減に有用である。又、コレクタの一部としてＣを含有しない領域を有するので、半導体基板にコレクタ層の下部領域としてＳｉＧｅ層を選択成長することをより好都合に可能とする。このことは、ＨＢＴの製造上好都合の構造を可能とする。より詳細は後述される。

本願発明は、単結晶Ｓｉ層、単結晶ＳｉＧｅ層、および単結晶ＳｉＧｅＣ層を用いて形成するヘテロ接合を利用したＨＢＴにおいて、コレクタ電流が大きい場合でも高速動作可能なＨＢＴを提供することが出来る。

更に、本願発明の別な側面によれば、製造コストの低いＨＢＴとその製造方法を提供することが出来る。

具体的な実施の形態の諸例を説明するに先立って、本願発明の主な諸形態を列挙する。
（１）第１の形態は、ＳｉＧｅＣベース、ＳｉＧｅコレクタの例である。

本願発明のＨＢＴの第１の形態は、次の構成を有する。図１を参酌して説明する。即ち、第１導電型単結晶Ｓｉ層上、例えば図１で言えば、ｎ型単結晶Ｓｉ層３上に設けられた第１導電型単結晶ＳｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層７からなるコレクタと、前記第１導電型単結晶ＳｉＧｅ層７上に設けられた前記第１導電型と反対導電型の第２導電型単結晶ＳｉＧｅＣ層すなわちｐ型単結晶ＳｉＧｅＣ層９からなるベースと、前記第２導電型単結晶ＳｉＧｅＣ層上に設けられた第２の第１導電型単結晶Ｓｉ層すなわちｎ型単結晶Ｓｉ層１５からなるエミッタを有するＨＢＴであって、前記ｎ型単結晶ＳｉＧｅ層７のｐ型単結晶ＳｉＧｅＣ層９側のバンドギャップがｐ型単結晶ＳｉＧｅＣ層９のｎ型単結晶ＳｉＧｅ層７側のバンドギャップと略等しいかもしくは小さい事を特徴とするものである。
（２）第２の形態は、ＳｉＧｅＣ層をベースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用いた例である。

前述した第１導電型単結晶ＳｉＧｅ層７と第２導電型単結晶ＳｉＧｅＣ層９との間に、更にコレクタの一部となる第１導電型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層２９を挿入する。尚、図１０に即せば、第１導電型単結晶ＳｉＧｅ層はｎ型単結晶ＳｉＧｅ層７であり、又、第２導電型単結晶ＳｉＧｅＣ層はｐ型単結晶ＳｉＧｅＣ層９である。そして、ｎ型単結晶ＳｉＧｅＣ層２９のｎ型単結晶ＳｉＧｅ層７側のバンドギャップがｎ型単結晶ＳｉＧｅ層７のｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップと略等しいかもしくは大きく、且つ、ｎ型単結晶ＳｉＧｅＣ層２９のｐ型単結晶ＳｉＧｅＣ層９側のバンドギャップがｐ型単結晶ＳｉＧｅＣ層９のｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップと略等しいかもしくは小さくするものである。（３）第３の形態は、ＳｉＧｅ層をベースに、ＳｉＧｅＣ層をコレクタに用いた例である。

第１導電型単結晶Ｓｉ層上、例えば図１１で言えば、ｎ型単結晶Ｓｉ層３上に設けられた第１導電型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層２９からなるコレクタと、前記第１導電型単結晶ＳｉＧｅＣ層２９上に設けられた前記第１導電型と反対導電型の第２導電型単結晶ＳｉＧｅ層すなわちｐ型単結晶ＳｉＧｅ層３０からなるベースと、前記第２導電型単結晶ＳｉＧｅ層３０上に設けられた第２の第１導電型単結晶Ｓｉ層すなわちｎ型単結晶Ｓｉ層１５からなるエミッタを有するヘテロ接合バイポーラトランジスタであって、ｎ型単結晶ＳｉＧｅＣ層２９のｐ型単結晶ＳｉＧｅ層３０側のバンドギャップがｐ型単結晶ＳｉＧｅ層３０のｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップと略等しいかもしくは小さくすれば好適である。
（４）第４の形態は、ＳｉＧｅ層をベースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用いた例である。

又、前記第１導電型単結晶Ｓｉ層、例えば図１２で言えば、ｎ型単結晶Ｓｉ層３と第１導電型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層２９の間に更にコレクタの一部となる第１導電型単結晶ＳｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層７を有し、ｎ型単結晶ＳｉＧｅ層７のｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップがｎ型単結晶ＳｉＧｅＣ層２９のｎ型単結晶ＳｉＧｅ層７側のバンドギャップと略等しいかもしくは小さくすればよい。

以下、（５）より（８）までの形態は、エミッタに工夫を施した諸形態である。
（５）第５の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且つＳｉＧｅエミッタ層を用いた例である。

前述した第２導電型単結晶層、例えばｐ型単結晶ＳｉＧｅＣ層９（図１０図の例の場合）もしくはｐ型単結晶ＳｉＧｅ層３０（図１２の例の場合）と、第２の第１導電型単結晶Ｓｉ層即ちエミッタのｎ型単結晶Ｓｉ層１５の間に、エミッタの一部となる第２の第１導電型単結晶ＳｉＧｅ層、即ちｎ型単結晶ＳｉＧｅ層３１を有すれば好適である。

この時、第２の第１導電型単結晶ＳｉＧｅ層、即ち、例えば図１３で言えば、エミッタのｎ型単結晶ＳｉＧｅ層３１の第２導電型単結晶層側(即ち、ベース層側)のバンドギャップが、当該第２導電型単結晶層の前記第２の第１導電型単結晶ＳｉＧｅ層側のバンドギャップと略等しいかもしくは大きくすればよい。尚、ここで、第２導電型単結晶層(即ち、ベース)は、具体的にはｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧｅ層３０である。
（６）第６の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且つＳｉ／ＳｉＣエミッタを用いた例である。

前述した第２導電型単結晶層、即ちベース（９、３０）と第２の第１導電型単結晶Ｓｉ層、即ちエミッタのｎ型単結晶Ｓｉ層１５の間に、エミッタの一部となる第１導電型単結晶ＳｉＣ層、即ちｎ型単結晶ＳｉＣ層３２を有すれば好適である。

この時、前記第１導電型単結晶ＳｉＣ層の前記第２導電型単結晶層側のバンドギャップが、前記第２導電型単結晶層の第１導電型単結晶ＳｉＣ層側のバンドギャップと略等しいかもしくは大きくすればよい。図１５に即せば、第１導電型単結晶ＳｉＣ層はｎ型単結晶ＳｉＣ層３２である。第２導電型単結晶層はｐ型単結晶ＳｉＧｅＣ層９である。又、図１１或いは図１２に即せば、前記第２導電型単結晶層はｐ型単結晶ＳｉＧｅＣ層３０である。
（７）第７の形態は、ＳｉＧｅ層或はＳｉＧｅＣ層をベースに、ＳｉＧｅＣ／ＳｉＧｅ層をコレクタに用い、且つＳｉ／ＳｉＧｅＣエミッタ層を用いた例である。

前述の第２導電型単結晶層９、３０と第２の第１導電型単結晶Ｓｉ層（１５）即ちエミッタのｎ型単結晶Ｓｉ層１５の間に、エミッタの一部となる第２の第１導電型単結晶ＳｉＧｅＣ層即ちエミッタのｎ型単結晶ＳｉＧｅＣ層３３を有すれば好適である。

この時、第２の第１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶層側のバンドギャップが、当該第２導電型単結晶層、即ちベースにおけるエミッタのｎ型単結晶ＳｉＧｅＣ層３３側のバンドギャップと略等しいかもしくは大きくすればよい。図１７に即せば、第２の第１導電型単結晶ＳｉＧｅＣ層はエミッタのｎ型単結晶ＳｉＧｅＣ層３３である。第２導電型単結晶層はｐ型単結晶ＳｉＧｅＣ層９である。又、図１１或いは図１２に即せば、前記第２導電型単結晶層はｐ型単結晶ＳｉＧｅＣ層３０である。
（８）第８の形態はＳｉ／ＳｉＣ／ＳｉＧｅＣエミッタを用いた例である。

前述した第２導電型単結晶層、例えばｐ型単結晶ＳｉＧｅＣ層９（例えば、図１８の形態の場合）もしくはｐ型単結晶ＳｉＧｅ層３０（例えば、図１１又は図１２の形態の場合）と第２の第１導電型単結晶Ｓｉ層すなわちエミッタのｎ型単結晶Ｓｉ層１５の間において、ｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧｅ層３０上に、エミッタの一部となる第２の第１導電型単結晶ＳｉＧｅＣ層すなわちエミッタのｎ型単結晶ＳｉＧｅＣ層３３を設け、更にこのエミッタのｎ型単結晶ＳｉＧｅＣ層３３上にエミッタの一部となる第１導電型単結晶ＳｉＣ層すなわちｎ型単結晶ＳｉＣ層３２を設ければ好適である。

この時、第２の第１導電型単結晶ＳｉＧｅＣ層、例えば図１８で言えば、エミッタのｎ型単結晶ＳｉＧｅＣ層３３の第２導電型単結晶層すなわちｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧｅ層３０側のバンドギャップがｐ型単結晶ＳｉＧｅＣ層９もしくはｐ型単結晶ＳｉＧｅ層３０のエミッタのｎ型単結晶ＳｉＧｅＣ層３３側のバンドギャップと略等しいかもしくは大きくすればよい。

更に、第１導電型単結晶ＳｉＣ層、例えば図１８で言えば、ｎ型単結晶ＳｉＣ層３２の第２の第１導電型単結晶ＳｉＧｅＣ層、すなわちｎ型単結晶ＳｉＧｅＣ層３３側のバンドギャップがｎ型単結晶ＳｉＧｅＣ層３３のｎ型単結晶ＳｉＣ層３２側のバンドギャップと略等しいかもしくは大きくすればよい。

又、上記の諸ＨＢＴにおいて、ベースとコレクタの少なくとも一部で、エミッタ側からコレクタ側に向かってＧｅ組成比が増加する領域を設ければ好適である。

更に、第２の第１導電型単結晶ＳｉＧｅ層、例えば図１３で言えば、エミッタのｎ型単結晶ＳｉＧｅ層３１中の少なくとも一部において、エミッタ側からコレクタ側に向かってＧｅ組成比が増加する領域を設ければ好適である。

又、第２の第１導電型単結晶ＳｉＧｅＣ層、例えば図１７又は図１８で言えば、エミッタのｎ型単結晶ＳｉＧｅＣ層３３中の少なくとも一部において、エミッタ側からコレクタ側に向かってＧｅ組成比が増加する領域を設ければよい。

更に、上記の諸ＨＢＴにおいて、コレクタの少なくとも一部において、エミッタ側からコレクタ側に向かってＧｅ組成比が減少する領域を設けると好適である。

又、上記の諸ＨＢＴにおいて、エミッタの少なくとも一部において、エミッタ側からコレクタ側に向かってＣ組成比が増加する領域を設ければよい。

更に、上記の諸ＨＢＴのうち、ベースとコレクタの少なくとも一部にＣを含む層を設けたＨＢＴにおいて、ベースとコレクタの少なくとも一部において、エミッタ側からコレクタ側に向かってＣ組成比が減少する領域を設ければ好適である。

又、上記の諸ＨＢＴのうち、ＧｅとＣを共に含む単結晶層におけるＧｅ組成のＣ組成に対する比が５以上２０以下であればよい。

更に、単結晶基板、例えば図７で言えば、ｎ型単結晶Ｓｉ層１上に設けられた開口部を有する絶縁膜すなわちコレクタ・ベース分離絶縁膜２１と、前記絶縁膜の開口部内に設けられたコレクタとなる第１導電型単結晶ＳｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層７と、前記第１導電型単結晶ＳｉＧｅ層上に設けられた第２導電型単結晶ＳｉＧｅＣ層すなわちｐ型単結晶ＳｉＧｅＣ層９と、前記第２導電型単結晶ＳｉＧｅＣ層上に設けられた第２の第１導電型単結晶Ｓｉ層すなわちエミッタのｎ型単結晶Ｓｉ層１５を有することを特徴とすれば好適である。

この時、単結晶基板すなわちｎ型単結晶Ｓｉ層上に絶縁膜すなわちコレクタ・ベース分離絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、前記開口部内のみにコレクタとなる第１導電型単結晶ＳｉＧｅ層すなわちｎ型単結晶ＳｉＧｅ層を選択エピタキシャル成長により形成する工程と、前記開口部内のみに前記第１導電型単結晶ＳｉＧｅ層上に第２導電型単結晶ＳｉＧｅＣ層、即ちｐ型単結晶ＳｉＧｅＣ層を選択エピタキシャル成長により形成すればよい。

又は、単結晶基板すなわちｎ型単結晶Ｓｉ層上に設けられた開口部を有する絶縁膜すなわちコレクタ・ベース分離絶縁膜と、前記絶縁膜の開口部内に設けられたコレクタとなる第１導電型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層と、前記第１導電型単結晶ＳｉＧｅＣ層上に設けられた第２導電型単結晶ＳｉＧｅ層すなわちｐ型単結晶ＳｉＧｅ層と、前記第２導電型単結晶ＳｉＧｅ層上に設けられた第２の第１導電型単結晶Ｓｉ層すなわちエミッタのｎ型単結晶Ｓｉ層を有すればよい。

この時、単結晶基板すなわちｎ型単結晶Ｓｉ層上に絶縁膜すなわちコレクタ・ベース分離絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、前記開口部内のみにコレクタとなる第１導電型単結晶ＳｉＧｅＣ層すなわちｎ型単結晶ＳｉＧｅＣ層を選択エピタキシャル成長により形成する工程と、前記開口部内のみに前記第１導電型単結晶ＳｉＧｅＣ層上に第２導電型単結晶ＳｉＧｅ層すなわちｐ型単結晶ＳｉＧｅ層を選択エピタキシャル成長により形成すればよい。

次いで、具体的な実施の形態を図に即しながら説明する。

本願発明に係るＨＢＴの好適な実施の形態は、例えば、図１に示すように、コレクタがｎ型単結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７からなり、ベースが高濃度ｐ型単結晶ＳｉＧｅＣ層９からなり、エミッタがｎ型単結晶Ｓｉ層１５からなることを特徴としている。

又、ベースとして単結晶ＳｉＧｅを用いた場合、例えば図１１において、コレクタがｎ型単結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅＣ層２９からなり、ベースが高濃度ｐ型単結晶ＳｉＧｅ層３０からなり、エミッタがｎ型単結晶Ｓｉ層１５からなることを特徴としている。本構造を用いることにより、コレクタ電流の大小に関わらず、コレクタ・ベース接合において伝導帯にはエネルギー障壁が形成されない。従って、エミッタから注入された電子の走行が阻害されないため、ＨＢＴを高速に動作させることができる。

又、本構造により、成長速度の遅いｎ型単結晶ＳｉＧｅＣ層の膜厚を小さくできることから、ＨＢＴを作製する時間を大幅に短縮でき、スループットが向上する。その結果、ＨＢＴの製造コストを低減することができる。
＜実施例１＞
図１は、本願発明に係るＨＢＴの一実施例を示すＨＢＴにおける真性領域の断面構造である。図１において参照符号３はコレクタの一部となるｎ型単結晶Ｓｉ層を示す。このｎ型単結晶Ｓｉ層上にコレクタの一部となるｎ型単結晶ＳｉＧｅ層７、ベースとなる高濃度ｐ型単結晶ＳｉＧｅＣ層９、及びエミッタとなるｎ型単結晶Ｓｉ層１５を順次形成している。

こうした半導体多層膜をＨＢＴの真性部分に適用した場合の、ＨＢＴの断面構造を図２に示す。始めに、Ｓｉ基板上に高濃度ｎ型単結晶２、及びコレクタとなるｎ型単結晶Ｓｉ層３を順次形成する。次に、トランジスタの真性部分、及びコレクタ引き出し層を形成する部分以外に、コレクタ・ベース分離絶縁膜４を形成する。さらに、絶縁膜５により、素子分離領域を形成する。次いで、コレクタ引き出し層６を形成した後、こうして準備した基板上にｎ型単結晶ＳｉＧｅ層、ｐ型単結晶ＳｉＧｅＣ層、及びｎ型単結晶Ｓｉ層を基板全面に順次形成する。このとき、絶縁膜４、５が形成されていない部分では、コレクタのｎ型単結晶Ｓｉ層３の表面が露出している。従って、この部分には、ｎ型単結晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結晶Ｓｉ層１１の各層がエピタキシャル成長する。同時に、コレクタ・ベース分離絶縁膜上には、ｎ型多結晶ＳｉＧｅ層８、ｐ型多結晶ＳｉＧｅＣ層１０、ｎ型多結晶Ｓｉ層１２の各層が成長する。

次に、こうして形成したｎ型単結晶Ｓｉ層１１、及びｎ型多結晶Ｓｉ層１２層の上に、エミッタ・べース分離絶縁膜１３を形成する。次いで、真性領域近傍を除いて、絶縁膜１３、単結晶層７、９、１１、多結晶層８、１０、１２を除去する。この後、絶縁膜１４を堆積し、単結晶層７、９、１１、多結晶層８、１０、１２、絶縁膜１３の側壁に絶縁膜１４を形成する。エミッタ引き出し層となる高濃度ｎ型多結晶Ｓｉ層１５を形成した後、熱処理により、ｎ型多結晶Ｓｉ層中のｎ型不純物、例えばＰをｎ型単結晶Ｓｉ層１１に拡散させて、エミッタ領域１６を形成する。この後、基板全面に絶縁膜１７を堆積し、エミッタ、ベース、コレクタの各部分を開口し、エミッタ電極１８、ベース電極１９、及コレクタ電極２０を形成する。

次に、図２に示した構造を有するＨＢＴを作製するときのフロー図を、図３に示す。これらの図は、ＨＢＴの製造工程のうち主要なものを示しており、さらにＨＢＴの真性領域近傍の縦断面構造を示している。

Ｓｉ基板１上に、いわゆる埋め込み層である高濃度ｎ型単結晶Ｓｉ層２を形成した後、この上に、コレクタとなるｎ型単結晶Ｓｉ層をエピタキシャル成長により形成する。このときの成長方法としては、化学気相堆積（ＣＶＤ）法が好適であり、成長中に同時にｎ型不純物、例えばＰを導入する。ここで、ＨＢＴのベース・コレクタ耐圧の低下、及びベース・コレクタ間容量の増加を抑制する為、不純物濃度は約５ｘ１０¹⁷ｃｍ^-3以下が好適である。更に、この後、コレクタ・ベース絶縁膜４を形成する（図３の（ａ））。

次に、基板表面にｎ型ＳｉＧｅ層、ｐ型ＳｉＧｅＣ層、ｎ型Ｓｉ層を順次形成する。このとき、ｎ型単結晶Ｓｉ層３の表面が露出した部分には、ｎ型単結晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結晶Ｓｉ層１１が成長する。一方、コレクタ・ベース絶縁膜上には、ｎ型単結晶ＳｉＧｅ層８、ｐ型多結晶ＳｉＧｅＣ層１０、ｎ型多結晶Ｓｉ層１２が成長する（図３の（ｂ））。

次に、上述の工程で用いる各層のエピタキシャル成長について、詳細に説明する。エピタキシャル成長方法としては、分子線エピタキシー法（ＭＢＥ法）や化学的気相堆積法（ＣＶＤ）法などを用いることができる。ここでは特に大口径化への適用が可能であり、スループットがよいことから、トランジスタの製造に適しているＣＶＤ法を用いた場合について説明する。

始めに、単結晶Ｓｉ層３が露出した状態で、基板の洗浄を行い、これにより基板表面上の不要な粒子（パーティクル）、有機汚染物、金属汚染物、及び自然酸化膜などを除去する。洗浄として、例えば、アンモニアと過酸化水素と純水の混合液による洗浄を行った後、フッ酸水溶液によって表面の酸化膜を除去し、純水による洗浄を行う。こうすることによって、当該半導体基体の表面が水素原子で終端された状態を作り出すことができる。従って、単結晶Ｓｉ層３の表面に自然酸化膜が形成されにくくなる。基板を成長装置内に設置し、超高真空状態の反応室に基板を搬送した後、エピタキシャル成長を行う直前に、搬送中に付着した汚染物や自然酸化膜を除去する目的で基板表面の清浄化を行う。例えば、水素雰囲気中で、基板を８００℃以上で数分間加熱することにより、単結晶Ｓｉ層の表面から汚染物や自然酸化膜が除去され、清浄な表面が得られる。

基板温度を成長温度まで下げた後、ｎ型単結晶ＳｉＧｅ層７、ｐ型単結晶ＳｉＧｅＣ層９、ｎ型単結晶Ｓｉ層１１を順次エピタキシャル成長する。代表的なＣＶＤ法には、ターボ分子ポンプにより排気した状態で少量の原料ガスを流すことにより、非常に低圧の分子流領域で成長を行う超高真空ＣＶＤ（ＵＨＶ／ＣＶＤ）法や、多量の水素を流しながら成長を行う減圧ＣＶＤ法などがある。ＵＨＶ／ＣＶＤ法では、低温で成長を行うために、反応性の高いガスを原料に用いる。例えば、ＳｉＧｅ層を成長する場合、Ｓｉの原料としてジシラン（Ｓｉ₂Ｈ₆）、Ｇｅの原料としてゲルマン（ＧｅＨ₄）を用いれば好適である。又、Ｃの原料ガスとしては、モノメチルシラン（ＣＨ₃ＳｉＨ₃）、ジメチルシラン（(ＣＨ₃)₂ＳｉＨ₂）、トリメチルシラン（(ＣＨ₃)₃ＳｉＨ）、メタン、エチレン、アセチレンなどのガスを使用することができる。Ｃ組成比は、これらのガスの供給量を変化させることによって制御できる。ガスの流量は、分子流領域での成長を行うために、成長中の圧力が高くならないようにする必要がある。成長室の圧力は、成長室の形状や排気速度などによって変化するが、約１Ｐａ以下で成長を行えば均一な成長を実現することができる。成長温度は、エピタキシャル成長層の結晶性悪化を抑制するために６５０℃以下で、成長時間の増大によるスループットの低下を防ぐために５００℃以上とすればよい。例えば、成長温度を５５０℃とすれば、結晶性が良く、膜厚の制御性を向上し、且つ、スループットの低下を招かずにエピタキシャル成長を行うことができる。又、ＳｉＧｅ層中の組成比を制御するためには、各原料ガスの比率を変化させればよい。例えば、成長温度５５０℃において、Ｓｉ₂Ｈ₆の流量を２．０ｍｌ／ｍｉｎ、ＧｅＨ₄の流量を１０．５ｍｌ／ｍｉｎとすることにより、Ｇｅ組成比３０％のＳｉＧｅ層が成長できる。又、ＳｉＧｅＣのエピタキシャル成長を行う場合、例えばＳｉ₂Ｈ₆が２.０ｍｌ／ｍｉｎ、ＧｅＨ₄が１０.５ｍｌ／ｍｉｎ、及びＣＨ₃ＳｉＨ₃が０.７０ｍｌ/ｍｉｎとするとことにより、Ｇｅ組成比３０％、Ｃ組成比３％の単結晶ＳｉＧｅＣ層を形成することができる。又、エピタキシャル成長と同時に、不純物を含んだガスを供給することによって、ドーピングを行うことができる。ｐ型のドーピングを行うときに用いるガスとしてはＢなどのＩＩＩ族元素を含んだもの、例えばジボラン（Ｂ₂Ｈ₆）などを用いることができる。ｎ型のドーピングを行うときに用いるガスとしてはＰなどのＩＶ族元素を含んだもの、例えばホスフィン（ＰＨ₃）やアルシン（ＡｓＨ₄）などを用いることができる。又は、エピタキシャル成長に拡散やイオン注入などを用いることでドーピングを行うことができる。

一方、減圧ＣＶＤ法では、多量の水素ガスをキャリアガスをして流し、同時に原料ガスを供給することによってエピタキシャル成長を行う。使用するガスは、余り反応性が高いと気相中の反応が生じてしまい、堆積した膜の結晶性が悪化するという問題がある。従って、Ｓｉの原料ガスとしては、例えばモノシラン（ＳｉＨ₄）やジクロルシラン（ＳｉＨ₂Ｃｌ₂）などを始め、Ｓｉの水素化物や塩化物などを用いればよい。Ｇｅの原料ガスもＳｉと同様に、ＧｅＨ₄などのＧｅの水素化物や塩化物などを用いることができる。成長圧力は、ほぼ水素ガスの圧力で決定され、約１０００Ｐａより１００００Ｐａ程度の圧力を用いることができる。成長温度は、ガスの分解と結晶性の両立する最適な温度範囲として、６００℃より８００℃程度とすればよい。ガスの流量に関しては、ＵＨＶ／ＣＶＤ法と同様に、流量の比で組成比を制御することができる。成長方法に関しては、他の層に関しても同様である。

図４は、図１に示した半導体多層膜をエピタキシャル成長により形成した直後のＧｅ組成比、Ｃ組成比分布と不純物分布を示す。図４の上段がゲルマニウム及びカーボンの組成比例、下段はこれに対応する位置での不純物濃度の分布を示す。図４の上下の各図面の横軸は結晶成長層の表面からの深さを示す。そして、各図は、これらの上下の図面で横軸の位置を一致させて描かれている。

バイポーラトランジスタの高速化を行うためには、ベースの厚さを薄くして、キャリアの走行時間を低減する必要がある。しかし、ベースの不純物濃度を変えずにベースの厚さを薄くすると、ベース抵抗が上昇してしまう。他方の要請として、バイポーラトランジスタを用いた回路の高速動作を実現するには、ベース抵抗を低減する必要がある。従って、そのためにはベースの不純物濃度を増加しなければならない。しかし、ベースの不純物濃度を増加するとコレクタ電流が小さくなるため、電流増幅率が低下してしまう。

そこで、ベースのバンドギャップを小さくしたヘテロ接合を用いることにより、低いベース抵抗を維持したまま電流増幅率を向上させる事が可能となる。

又、エピタキシャル成長後の熱処理に伴う不純物の熱拡散により、ベースの厚さが大きくなるのを防ぐため、ベースにはＣを添加すればよい。Ｃは半導体材料に含有させる不純物の拡散を抑えることが出来る。即ち、Ｃ原子は格子間に存在するＳｉ原子と置換しやすいため、格子間のＳｉ原子の数が減少する。その結果、格子間Ｓｉ原子を介して拡散するＢ原子は拡散しにくくなる。又、Ｃは共有結合のエネルギーが大きい。従って、ＳｉＧｅ層にＣを添加することにより、バンドギャップがＣ組成比に応じて増大する。

これらの諸効果を得るためには、Ｃ原子が格子位置に取り込まれる必要がある。しかし、単結晶Ｓｉ層や単結晶ＳｉＧｅ層中のＣの固溶度が低いためにＣ濃度を高くすることはできない。Ｃ組成比の上限は５％程度である。

Ｃを添加した状態で、ベースのバンドギャップを小さくした効果を得るためには、ベースのＧｅ組成比は５％以上であることが望ましい。又、ＧｅはＳｉよりも約４．２％格子定数が大きい。従って、Ｓｉ基板上にＳｉＧｅ層をエピタキシャル成長すると、Ｇｅ組成比に応じた歪みが生じる。

一方、Ｃは、ＳｉやＧｅよりも格子定数が小さいことから、単結晶ＳｉＧｅ層にＣを加えることによって、単結晶ＳｉＧｅ層の歪みを低減できる。例えば、単結晶Ｓｉ基板上に成長した単結晶ＳｉＧｅＣ層において、そのＧｅとＣの比率を８.５付近にすることにより、Ｓｉ基板とほぼ格子整合させ、歪みを極めて小さくできる。ＳｉＧｅ層におけるＧｅ組成比と膜厚をそれぞれ大きくすると、歪みが緩和して結晶欠陥が生じるため、Ｇｅ組成比の上限は約５０％とすればよい。ＨＢＴの遮断周波数が１５０ＧＨｚ以上といった性能を得るためにはベースの厚さは約１０ｎｍとすれば良く、不純物濃度はベース抵抗の増大を防ぐために１×１０¹⁹ｃｍ^-3以上で、結晶性が悪化する１×１０²¹ｃｍ^-3以下とすればよい。Ｂの拡散を抑制する効果を得るためにはＢ濃度よりも多くの量のＣ原子を添加しなければならず、その下限は約１×１０１９ｃｍ^-3である。

以上のように、各単結晶層を形成した後、エミッタ・ベース分離絶縁膜１３を形成する。エミッタ・ベース分離絶縁膜１３のエミッタ部分に開口部を形成した後、エミッタ引き出し層となる高濃度ｎ型多結晶Ｓｉ層１５を形成する。更に、短時間で高温アニ−ルを行うことにより、エミッタ引き出し層１５からｎ型単結晶Ｓｉ層１１内部にｎ型不純物を拡散させ、エミッタ領域１６を形成する。ここで、ｎ型不純物には、例えばＰを用い、その濃度はエミッタ抵抗が上昇するのを抑制するため、約１ｘ１０²⁰ｃｍ^-3以上とすれば良い。以上により、本実施例に示すＨＢＴの真性領域が完成する（図３の（ｃ））。

図５に、図４に示したＧｅ組成比、Ｃ組成比、不純物濃度分布をもつＨＢＴにおけるエミッタ形成後のＧｅ組成比、Ｃ組成比、不純物濃度分布を示す。図の構成は図４と同様である。ベース層にＣを添加することによって不純物であるＢの拡散が抑制され、薄いベース層が維持できている。

図６に、図５に示したＧｅ、Ｃ組成比及び不純物分布を有するＨＢＴのエネルギーバンド構造を示す。ここで、図６の（ａ）は通常の動作状態におけるＨＢＴのエネルギーバンド構造を示し、図６の（ｂ）は、コレクタ電流が大きくなり、中性ベース領域がｎ型単結晶ＳｉＧｅ層７中まで延びた時のエネルギーバンド構造である。各図は伝導帯の下端及び価電子帯の上端が示されている。符号１５がエミッタ、符号９がベース、符号７及び符号３はコレクタである。

ｐ型単結晶ＳｉＧｅＣ層９からなるベースのバンドギャップよりも、ｎ型単結晶ＳｉＧｅ層７からなるコレクタ層のバンドギャップを小さくしておくことにより、高注入状態で中性ベースが延びた場合、バンドギャップの差に対応して伝導帯に形成された段差によりキャリアが加速されるため、トランジスタの高速動作が可能となる。例えば、ｐ型単結晶ＳｉＧｅＣ層９とｎ型単結晶ＳｉＧｅ層７におけるＧｅ組成比を同じ値にした場合、ベースのＣ組成比に対応したエネルギー差が生じるが、更にキャリアを加速する効果を得るためには、ｎ型ＳｉＧｅ層７中のＧｅ組成比を大きくすればよい。

又、単結晶ＳｉＧｅＣ層を形成する際、Ｃの原料ガスを導入すると表面反応が阻害されるため、Ｃ組成比が少なくなるほど成長速度が大きくなる。従って、単結晶Ｓｉ層を用いた場合は、コレクタに同程度の厚さを持つ単結晶ＳｉＧｅＣ層を用いた時と比べて成長時間が短縮できるため、トランジスタの製造を行う際のスループットを向上することが可能となる。
＜実施例２＞
図７は、本願発明に係るＨＢＴの第２の実施例を示すＨＢＴの断面構造であり、図１に示したＨＢＴの真性部分を自己整合的に形成したときのデバイス構造を示す。始めに、Ｓｉ基板１上に、コレクタとなる高濃度ｎ型単結晶Ｓｉ層２、及びｎ型単結晶Ｓｉ層３を順次形成する。次に、トランジスタの真性部分となる領域以外にコレクタ・ベース分離絶縁膜４を形成する。更に、各トランジスタの間の領域に溝を形成し、溝に絶縁膜５、及び絶縁膜２０を埋め込むことによって、素子分離領域を形成する。次いで、基板上にコレクタ・ベース分離絶縁膜２１、２２、ベース引き出し層となるｐ型多結晶Ｓｉ層２３、エミッタ・ベース分離絶縁膜１３を堆積する。この後、エミッタ・ベース分離絶縁膜１３と多結晶Ｓｉ層２３に開口部を形成し、この側壁にエミッタ・ベース分離絶縁膜２４を形成する。更に、開口部にイオン注入し、コレクタとなるｎ型単結晶Ｓｉ層２５を形成する。次いで、開口部内のコレクタ・ベース分離絶縁膜２２、２１をエッチング除去し、ｎ型単結晶Ｓｉ層３表面を露出させる。次に、この開口部のみに、コレクタとなるｎ型単結晶ＳｉＧｅ層７、ベースとなる高濃度ｐ型単結晶ＳｉＧｅＣ層９、及びエミッタとなるｎ型単結晶Ｓｉ層１１を順次選択エピタキシャル成長によって形成する。エミッタ引き出し層となる高濃度ｎ型多結晶Ｓｉ層１４を形成した後、熱処理によりｎ型多結晶Ｓｉ層１４中のＰをｎ型単結晶Ｓｉ層１１に拡散させることによりエミッタ１５を形成する。基板全面に絶縁膜１６を堆積し、コレクタ部分を開口した後、コレクタ引き出し層となる高濃度ｎ型単結晶Ｓｉ層６を形成する。最後に、エミッタ、ベース部分を開口し、エミッタ電極１７、ベース電極１８、コレクタ電極１９を形成する。

図８及び図９に、図７に示した構造を有するＨＢＴを実現するための製造方法のフロー図を示す。これらの図は、ＨＢＴの製造工程のうち主要なものを示しており、更にＨＢＴの真性領域近傍における縦断面構造を示している。まず、Ｓｉ基板１上に、埋め込み層である高濃度ｎ型単結晶Ｓｉ層２を形成した後、この上に、エピタキシャル成長により、コレクタとなるｎ型単結晶Ｓｉ層３を形成する。このとき、成長方法にはＣＶＤ法が好適である。又、ｎ型不純物は例えばＰであり、その濃度は、ＨＢＴのベース・コレクタ耐圧の低下やコレクタ・ベース間容量の増加を防ぐため、約５×１０¹⁷ｃｍ^-3以下とすれば好適である。

次に、コレクタ・ベース分離絶縁膜４と素子分離領域を形成後、コレクタ・ベース分離絶縁膜となるＳｉ酸化膜２１とＳｉ窒化膜２２、ベース引き出し層となるｐ型多結晶Ｓｉ層２３、エミッタ・ベース分離絶縁膜１３を順に堆積する。この後、エミッタ・ベース分離絶縁膜１３とｐ型多結晶Ｓｉ層２３に開口部を形成し、更に、この開口部の側壁にエミッタ・ベース分離絶縁膜２４を形成した後、開口部にイオン打ち込み法により、高濃度コレクタとなるｎ型単結晶Ｓｉ層２５を形成する。このとき、不純物濃度は、コレクタの空乏層が拡がることによりコレクタ内における電子の走行時間が増大し、トランジスタの動作速度が低下するのを防ぐため、約１×１０¹⁸ｃｍ^-3とすれば好適である（図８の（ａ））。

次に、開口部において、コレクタ・ベース分離絶縁膜２２と２１を順次エッチング除去し、ｎ型単結晶Ｓｉ層３の表面を露出させる。このとき、ベース引き出し層２３の下面も同時に露出する（図８の（ｂ））。

次いで、コレクタ、ベース、エミッタを選択エピタキシャル成長を用いることにより、ｎ型単結晶Ｓｉ層３上のみに単結晶層を形成することが可能となる。このときの成長方法としては、選択成長の実現が可能であり、基板の大口径化や高いスループットが実現できる減圧ＣＶＤ法や、ＵＨＶ／ＣＶＤ法が好適である。減圧ＣＶＤ法では、高温での基板表面の清浄化と７００℃程度の比較的高温での成長により、選択性の向上や成長時間の短縮が可能となる。一方、ＵＨＶ／ＣＶＤ法では、反応性の高いガスを少量使用することにより、６００℃以下といった比較的低い温度での成長が可能となる。その結果、ガスの流れに影響されない均一な単結晶層を得ることができ、ＧｅやＣ組成比の高精度な制御が可能となる。本実施例の構造を実現する成長方法は、これらの技術のみに限られるものではなく、酸化膜上と単結晶上で選択性の得られる成長方法であれば適用が可能である。

実施例１と同様に、基板表面の清浄化を行った後、単結晶Ｓｉ層３の表面のみに選択的にエピタキシャル成長を行う。選択成長を行うには、エッチング反応を起こすＨＣlやＣl₂などのハロゲン系のガスを原料ガスと共に供給することで実現できる。例えば、ＵＨＶ／ＣＶＤ法の場合、２．０ｍｌ／ｍｉｎのＳｉ₂Ｈ₆、１０．５ｍｌ／ｍｉｎのＧｅＨ₄に、５ｍｌ／ｍｉｎのＣｌ₂を添加することにより、Ｇｅ組成比３０％のＳｉＧｅ層を選択成長することができる。同様に減圧ＣＶＤの場合、原料ガスと共に２０ｍｌ／ｍｉｎのＨＣｌガスを流すことにより、選択成長を実現できる。

又、エッチングガスを使用しない選択成長方法として、表面の材料による堆積開始時間の違いを利用することができる。成長の初期段階においては、酸化物などの汚染や結晶の表面状態などの違いにより、成長が開始されない。堆積が始まるまでの時間は潜伏時間と呼ばれ、材料や成長条件によって変化する。単結晶基板上でのエピタキシャル成長は、表面の清浄化が完了している状態ではほとんど潜伏時間は存在しないが、例えば酸化膜上では、潜伏時間が長いために、酸化膜上に堆積が開始するまでの間は単結晶上のみに選択的にエピタキシャル成長を行うことができる。酸化膜上での潜伏時間は、ガスの供給量を下げ、成長温度を上げることによって長くすることができ、又、ＳｉＧｅにおけるＧｅ組成比を増やすことによっても長くなる。例えば、成長温度を５５０℃、Ｓｉ₂Ｈ₆流量を２．０ｍｌ／ｍｉｎ、ＧｅＨ₄流量を３．１ｍｌ／ｍｉｎとした場合、Ｇｅ組成比１５％のＳｉＧｅ層を１００ｎｍ以上選択成長させることが可能である。これらの方法により、ｎ型単結晶ＳｉＧｅ層を開口部内の単結晶Ｓｉ層上に選択成長することができる（図８の（ｃ））。

次いで、ｐ型単結晶ＳｉＧｅＣ層９とｎ型単結晶Ｓｉ層１１を選択エピタキシャル成長によって形成する。ここで、高濃度ｐ型多結晶Ｓｉ層からなるベース引き出し層２３の下面では、多結晶Ｓｉ層が露出しているため、選択成長を行っても多結晶ＳｉＧｅＣ層や多結晶Ｓｉ層が堆積する。Ｓｉ基板として面方位が（１００）のものを使用した場合、多結晶Ｓ層では、結晶の面方位として（１１１）や（３１１）が主に表面に現れるため、これらの面では成長速度が遅いことから、多結晶ＳｉＧｅＣ層や多結晶Ｓｉ層の膜厚は、単結晶層よりも薄くなる。又、成長圧力を下げることにより、面方位依存性が大きくなることから、ｎ型ＳｉＧｅ層９を形成するときには成長圧力を下げ、ｐ型ＳｉＧｅＣ層１１を形成するときには成長圧力を上げることにより、真性ベースと外部ベース層２６が直接接続され、つなぎ部分の抵抗を下げることができる（図９の（ａ））。尚、上記成長条件は、成長温度、ガス流量、圧力等を選択成長可能な範囲ならば変更可能である。例えば、高濃度ｐ型単結晶ＳｉＧｅＣ層９の成長では、Ｃ組成比が増加するほど選択性が悪化しやすくなることから、ｎ型単結晶ＳｉＧｅ層７、及びｎ型単結晶Ｓｉ層１１の場合よりも、成長温度の上昇、ガス流量の減少、成長圧力の低下等を行えば良い。

以上のように、多層膜を形成した後、開口部の側壁に、エミッタ・ベース分離絶縁膜２７と２８を順次形成する（図９の（ｂ））。次いで、エミッタ引き出し層となる高濃度のＰを含んだｐ型多結晶Ｓｉ層１４を堆積し、更に熱処理を施すことによって、Ｐを上記ｎ型単結晶Ｓｉ層１１中に拡散し、エミッタ１５を形成する。ここで、不純物濃度は、エミッタ抵抗があまり高くならないようにするため、約１×１０²⁰ｃｍ^-3以上が好適である。この後、開口部とその周辺部を除いて、上記ｐ型多結晶Ｓｉ層１４を除去する。以上により、本実施形態におけるＳｉＧｅＣを用いたＨＢＴの真性領域が完成する（図９の（ｃ））。

本実施例によれば、真性ベースである高濃度ｐ型単結晶ＳｉＧｅＣ層９とベース引き出し層である高濃度ｐ型多結晶Ｓｉ層２３とが、高濃度ｐ型多結晶ＳｉＧｅＣ層からなる外部ベース層２６を介して自己整合的に接合している。これにより、実施例１の場合と比べ、寄生抵抗及び寄生容量が低減することから、このＨＢＴを用いた回路の高速動作が可能となる。
＜実施例３＞
図１０は本願発明に係るＨＢＴの第３の実施例を示すＨＢＴの真性部分の断面図である。実施例１との違いは、コレクタのｎ型単結晶ＳｉＧｅ層７とベースの高濃度ｐ型単結晶ＳｉＧｅＣ層９の間にコレクタの一部となるｎ型単結晶ＳｉＧｅＣ層２９を設けたことである。この時、コレクタのｎ型単結晶ＳｉＧｅＣ層２９とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、ｎ型単結晶ＳｉＧｅＣ層２９側のバンドギャップを小さくし、コレクタのｎ型単結晶ＳｉＧｅＣ層２９とｎ型単結晶ＳｉＧｅ層７の界面において、ｎ型単結晶ＳｉＧｅ層７側のバンドギャップを小さくすればよい。

本実施例により、ベース層よりもコレクタのｎ型単結晶ＳｉＧｅＣ層２９、更にｎ型単結晶ＳｉＧｅ層７のバンドギャップが小さくなることから、高注入状態でのコレクタ・ベースにおける伝導帯にエネルギーの段差が形成され、この段差によってキャリアが加速されることから、高注入状態でＨＢＴの高速動作が実現できる。又、ベース層だけでなくコレクタ側にもＣを添加することにより、更にＢの熱拡散を抑制してベースの厚さを薄くすることができる。更に、コレクタのｎ型単結晶ＳｉＧｅＣ層２９において、Ｇｅによる歪みをＣ添加により打ち消すことが可能となるため、高温の熱処理を行った後でも、歪みの緩和による結晶欠陥の発生を低減することができ、ＨＢＴの歩留まりを向上することができる。
＜実施例４＞
図１１は本願発明に係るＨＢＴの第４の実施例を示すＨＢＴの真性部分の断面図である。図１１において参照符号３はコレクタの一部となるｎ型単結晶Ｓｉ層を示し、この上に順にコレクタの一部となるｎ型単結晶ＳｉＧｅＣ層２９、ベースとなる高濃度ｐ型単結晶ＳｉＧｅ層３０、及びエミッタとなるｎ型単結晶Ｓｉ層１５を形成している。

単結晶Ｓｉ層もしくは単結晶ＳｉＧｅ層にＣを添加することによりＢの熱拡散は抑制できるが、単結晶Ｓｉ層もしくは単結晶ＳｉＧｅ層中でのＣの固溶度が小さいために、Ｃ組成比が大きくなったり、エピタキシャル成長温度が高くなると、Ｃを含んだ単結晶層の結晶性が悪化する。又、高濃度のＢドーピングと同時にＣを添加する事により、ＢとＣの結合に起因した欠陥が生じる。本実施例では、ベース層にはＣを添加せずにコレクタ側だけにＣを添加することにより、ｐ型単結晶ＳｉＧｅ層からコレクタ側へのＢの拡散を抑制した上で、ＨＢＴのリーク電流の発生を抑制することができる。
＜実施例５＞
図１２は本願発明に係るＨＢＴの第５の実施例を示すＨＢＴの真性部分の断面図である。実施例４との違いは、コレクタのｎ型単結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅＣ層２９の間にコレクタの一部となるｎ型単結晶ＳｉＧｅ層７を設けたことである。この時、コレクタのｎ型単結晶ＳｉＧｅＣ層２９とｎ型単結晶ＳｉＧｅ層７の界面において、ｎ型単結晶ＳｉＧｅ層側のバンドギャップを小さくすればよい。

本実施例により、高注入状態でのコレクタ・ベースにおける伝導帯にエネルギーの段差が形成され、この段差によってキャリアが加速されることから、ＨＢＴの高速動作が実現できる。又、ＳｉＧｅＣ層と比較してＳｉＧｅ層の成長速度が速いため、コレクタに同程度の厚さの単結晶ＳｉＧｅＣ層を用いた時と比べて成長時間が短縮できるため、トランジスタの製造を行う際のスループットを向上することが可能となる。
＜実施例６＞
図１３は本願発明に係るＨＢＴの第６の実施例を示すＨＢＴの真性部分の断面図である。実施例１との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタのｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ型単結晶ＳｉＧｅ層３１を設けたことである。この時、エミッタのｎ型単結晶ＳｉＧｅ層３１とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶ＳｉＧｅＣ層９側のバンドギャップを小さくするように、ベース中のＣ組成比に応じたＧｅ組成比の段差を設ければよい。エミッタ側から導入されたＰは、ｎ型単結晶ＳｉＧｅ層３１において、拡散が抑制される。これにより、エミッタ・ベース接合の空乏層が拡大するとキャリアの走行時間が増大し、トランジスタの高速動作性能が低下する。従って、ｎ型単結晶ＳｉＧｅ層３１の膜厚は１０ｎｍ以下が好適である。

図１４に、本実施例のＨＢＴにおけるＧｅおよびＣ組成比分布を示す。ベース中の不純物であるＢは、Ｃの添加と同様にＧｅの組成比が大きいほど拡散が抑制される。従って、本実施例により、ベース幅が小さいＨＢＴの作製が可能となるため、実施例１の効果に加えて更に高速動作性能を向上することができる。又、図１４に示すように、Ｇｅ組成比をエミッタ側からベースに向かって増加させることにより、エミッタのｎ型単結晶Ｓｉ層１５とｎ型単結晶ＳｉＧｅ層３１の界面で歪みの量を小さくすることが可能となり、歪みの緩和に伴う欠陥の発生によるＨＢＴの歩留まり低下を防ぐことができる。

尚、この例はベースがｐ型単結晶ＳｉＧｅ層からなる場合にも適用でき、バンドギャップに関しても、ベースのバンドギャップに対応してＧｅ組成比を設定すれば、同様の効果が得られることは言うまでもない。
＜実施例７＞
図１５は本願発明のＨＢＴの第７の実施例を示すＨＢＴの真性部分の断面図である。実施例１との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタのｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ型単結晶ＳｉＣ層３２を設けたことである。この時、エミッタのｎ型単結晶ＳｉＣ層３２とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶ＳｉＧｅＣ層９側のバンドギャップを小さくするように、例えばベース中のＧｅ組成比に応じたＣ組成比の段差を設けても良い。本実施例により、ｐ型単結晶ＳｉＧｅＣ層９のみならず、エミッタにおけるＣによってベースからエミッタへのＢの拡散が抑制されるため、実施例１の効果に加えて、更なる高速動作性能の向上が可能となる。又、エミッタのバンドギャップを単結晶Ｓｉ層よりも大きくすることが可能となるため、実施例１よりも更にＨＢＴの電流増幅率を増大させることが可能となる。

図１６に本実施例のＨＢＴにおけるＧｅおよびＣ組成比分布を示す。図１６に示すように、ｐ型単結晶ＳｉＧｅＣ層９のＧｅ組成比が３０％で、ｎ型単結晶ＳｉＣ層１５とｐ型単結晶ＳｉＧｅＣ層９のＣ組成比が０．８％であれば、バンドギャップはｐ型単結晶ＳｉＧｅＣ層の方が小さくなることから、ｎ型単結晶ＳｉＣ層３２とｐ型単結晶ＳｉＧｅＣ層９の界面において、Ｃ組成比の段差を設ける必要はない。

尚、本実施例はベースがｐ型単結晶ＳｉＧｅ層３０からなる場合にも適用でき、バンドギャップに関しても、ベースのバンドギャップに対応してＣ組成比を設定すれば、同様の効果が得られることは言うまでもない。
＜実施例８＞
図１７は本願発明のＨＢＴの第８の実施例を示すＨＢＴの真性部分の断面図である。実施例１との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタのｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ型単結晶ＳｉＧｅＣ層３３を設けたことである。この時、エミッタのｎ型単結晶ＳｉＧｅＣ層３３とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶ＳｉＧｅＣ層９側のバンドギャップを小さくするようなＧｅ組成比およびＣ組成比とすればよい。

本実施例により、ＧｅとＣの双方によりベースからエミッタへのＢの拡散が抑制されるため、実施例１の効果に加えて、更なる高速動作性能の向上が可能となる。

尚、本実施例はベースがｐ型単結晶ＳｉＧｅ層３０からなる場合にも適用でき、バンドギャップに関しても、ベースのバンドギャップに対応してＧｅ組成比およびＣ組成比を設定すれば、同様の効果が得られることは言うまでもない。
＜実施例９＞
図１８は本願発明のＨＢＴの第６の実施例を示すＨＢＴの真性部分の断面図である。実施例１との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９とエミッタのｎ型単結晶Ｓｉ層１５の間にエミッタの一部となるｎ型単結晶ＳｉＧｅＣ層３３とｎ型単結晶ＳｉＣ層３２を設けたことである。この時、エミッタのｎ型単結晶ＳｉＧｅＣ層３３とベースのｐ型単結晶ＳｉＧｅＣ層９の界面において、ｐ型単結晶ＳｉＧｅＣ層９側のバンドギャップを小さくするようなＧｅ組成比およびＣ組成比とし、エミッタのｎ型単結晶ＳｉＣ層３２のベース側のバンドギャップがベースのｐ型単結晶ＳｉＧｅＣ層９のエミッタ側のバンドギャップよりも大きくなるＧｅ組成比およびＣ組成比とすればよい。更にＧｅ組成比およびＣ組成比を変化させることにより、ヘテロ界面において転位や欠陥が発生しにくくなる。従って、これらを介したリーク電流や不純物の拡散が抑制されることから、ＨＢＴの歩留まり向上、及び特性のバラつき低減が実現される。

本実施例により、ＧｅとＣの双方によりベースからエミッタへのＢの拡散が抑制されるため、実施例１の効果に加えて、更なる高速動作性能の向上が可能となる。又、エミッタのバンドギャップを単結晶Ｓｉ層よりも大きくすることが可能となるため、実施例１よりも更にＨＢＴの電流増幅率を増大させることが可能となる。

尚、本実施例はベースがｐ型単結晶ＳｉＧｅ層３０からなる場合にも適用でき、バンドギャップに関しても、ベースのバンドギャップに対応してＧｅ組成比およびＣ組成比を設定すれば、同様の効果が得られることは言うまでもない。
＜実施例１０＞
図１９は本願発明に係るＨＢＴの第１０の実施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実施例１との違いは、ベースおよびコレクタの少なくとも一部において、Ｇｅ組成比がエミッタ側からコレクタ側に向かって増加することである。

本実施例によれば、伝導帯の傾斜に起因したドリフト電界によって、ベースもしくはコレクタ中で電子がより一層加速されることから、実施例１の場合と比べ、ＨＢＴの動作速度を向上させることができる。又、エミッタを単結晶Ｓｉ層１５で形成している場合、単結晶Ｓｉ層１５とベースの単結晶ＳｉＧｅＣ層９もしくは単結晶ＳｉＧｅ層３０との界面において格子歪に起因した転位や欠陥の発生を抑制できる。従って、これらを介したリーク電流の発生やドーパントの拡散を低減できる。これにより、ＨＢＴの歩留まり向上、及び特性のバラつき低減が達成できる。更に、本実施例は、実施例１の場合と比べ、半導体層に内包される歪みが小さい。これにより、熱処理に伴う転位や欠陥の発生は抑制されることから、ＨＢＴの歩留まりが向上し、特性のバラつき低減が達成可能である。
＜実施例１１＞
図２０は本願発明のＨＢＴの第１１の実施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実施例１との違いは、コレクタのｎ型単結晶ＳｉＧｅ層の少なくとも一部において、Ｇｅ組成比がエミッタ側からコレクタ側に向かって減少することである。

本実施例により、コレクタの単結晶Ｓｉ層３と単結晶ＳｉＧｅ層７の界面での格子定数の違いを抑えることが可能となるため、界面において、格子歪の変化が小さくなっている。このため、歪に起因した転位や欠陥の発生を減らすことができるため、これらを介したリーク電流の発生やドーパントの拡散を低減できる。従って、ＨＢＴの歩留まり向上、及び特性のバラつき低減が達成可能である。又、本実施例において、ｎ型単結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７のヘテロ界面において、Ｇｅ組成比を０％で連続的に接続させることにより、伝導帯にはノッチが形成されない。従って、高コレクタ電流のとき、ノッチにおいて電子の走行が阻害されることによって、ＨＢＴの動作速度が悪化しないようにすることができる。

尚、本実施例は、コレクタがｎ型単結晶ＳｉＧｅＣ層２９からなる場合にも適用でき、同様の効果が得られることは言うまでもない。
＜実施例１２＞
図２１は本願発明のＨＢＴの第１２の実施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実施例７との違いは、エミッタのｎ型単結晶ＳｉＣ層３２の少なくとも一部において、Ｃ組成比がエミッタ側からコレクタ側に向かって増加することである。

本実施例により、エミッタの単結晶Ｓｉ層１５とｎ型単結晶ＳｉＣ層３２の界面でが格子歪の変化が小さくなっている。このため、歪に起因した転位や欠陥の発生を減らすことができるため、これらを介したリーク電流の発生やドーパントの拡散を低減できる。従って、ＨＢＴの歩留まり向上、及び特性のバラつき低減が達成可能である。尚、本実施例はエミッタがｎ型単結晶ＳｉＧｅＣ層からなる場合にも適用でき、同様の効果が得られることは言うまでもない。
＜実施例１３＞
図２２は本願発明に係るＨＢＴの第１３の実施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実施例７との違いは、ベースのｐ型単結晶ＳｉＧｅＣ層９の少なくとも一部において、Ｃ組成比がエミッタ側からコレクタ側に向かって減少することである。

本実施例によれば、ｐ型単結晶ＳｉＧｅＣ層９において、伝導体には傾斜が付けられていることから、ドリフト電界により電子が加速され、実施例１の場合と比べ、トランジスタの動作速度を向上できる。更に、本実施例では、実施例３よりもｎ型単結晶ＳｉＧｅＣ層２９のＣ組成比が小さいことから、結晶性向上のため、成長温度を低下させなくても良い。従って、ｎ型単結晶ＳｉＧｅＣ層２９の成長時間が大幅に減少するため、ＳｉＧｅＣＨＢＴを製造する際のスループットを向上できる。尚、本実施例はコレクタのｎ型単結晶ＳｉＧｅ層を設けた場合にも適用でき、同様の効果が得られることは言うまでもない。
＜実施例１４＞
図２３は本願発明のＨＢＴの第１４の実施例を示すＨＢＴのＧｅおよびＣ組成比分布である。実施例１との違いは、エミッタ、ベース、コレクタの少なくとも一部において、Ｇｅ組成比がＣ組成比と５から２０までの比率を保ちながら変化することである。この比率の範囲では、単結晶Ｓｉ層上に成長した単結晶ＳｉＧｅＣ層の格子定数がＳｉに近い。これにより、ｎ型単結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅＣ層２９の間に挟まれたｎ型単結晶ＳｉＧｅ層７の歪みが低減されることから、エミッタを形成するときの熱処理において、ｎ型単結晶Ｓｉ層３とｎ型単結晶ＳｉＧｅ層７のヘテロ界面において、転位や欠陥が発生しにくくなり、これらを介したリーク電流や不純物の拡散が抑制されることから、ＨＢＴの歩留まり向上、及び信頼性向上が実現可能である。又、本実施例によれば、単結晶ＳｉＧｅＣ層の表面ラフネスは０.２０ｎｍ以下となり、同じＧｅ組成比を有する単結晶ＳｉＧｅ層の表面ラフネスとほぼ同等になる。これにより、実施例２の場合と比べ、高濃度ｐ型単結晶ＳｉＧｅＣ層９と外部ベース層２６の界面に発生する隙間が小さくなり、接触面積が増加する。これにより、ベース抵抗が減少することから、ＨＢＴのより一層の高速動作が実現できる。

又、本実施例では、ラフネスが０.２０ｎｍ以下であることにより、ｎ型単結晶ＳｉＧｅＣ層２９、及びｐ型単結晶ＳｉＧｅＣ層９の膜厚が均一となる。これにより、ＨＢＴの特性のバラつきが減少し、歩留まりが向上する。尚、本実施例はエミッタ、ベース、コレクタの少なくとも一部に単結晶ＳｉＧｅＣ層を含んでいるＨＢＴには全て適用でき、同様の効果が得られることは言うまでもない。
＜本願発明の一般的特徴のまとめ＞
本願発明によれば、コレクタのｎ型単結晶Ｓｉ層とベースのｐ型単結晶ＳｉＧｅＣ層の間に、コレクタの単結晶ＳｉＧｅ層を設ける場合、単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅＣ層のヘテロ界面において、単結晶ＳｉＧｅ層のバンドギャップがｐ型単結晶ＳｉＧｅＣ層以下とすることにより、コレクタ電流が増加した場合でも、ベースから近い位置にエネルギー障壁が形成されないため、電子の走行が阻害されない。これにより、高コレクタ電流時であっても、低コレクタ電流時と同様のＨＢＴの高い動作速度を維持することができる。又、コレクタに単結晶ＳｉＧｅ層を設けることにより、同程度の膜厚を有するＳｉＧｅＣ層を設ける場合と比べ、真性部分の形成時間が短縮することから、ＨＢＴの製造コストを削減できる。更に、ＨＢＴの真性部分を選択エピタキシャル成長を用いて形成するとき、絶縁膜上に多結晶半導体層が形成されにくくなる。この結果、ベース、エミッタ等でのショートの発生が少なくなり、ＨＢＴの信頼性が向上する。真性部分に設けた単結晶ＳｉＧｅＣ層のＧｅとＣの比率を５から２０までの間とし、ＧｅとＣの組成比を連動させることにより、単結晶ＳｉＧｅＣ層の表面ラフネスが小さくなることから、真性ベースのｐ型単結晶ＳｉＧｅＣ層と外部ベース層の接触面積が増加し、ベース抵抗が下がる。これにより、ＨＢＴの動作速度を高めることができる。

以下に本願発明の主な実施の諸形態を列挙する。
（１）第１導電型単結晶Ｓｉ層上に設けられた第１導電型単結晶ＳｉＧｅ層からなるコレクタと、前記第１導電型単結晶ＳｉＧｅＣ上に設けられた前記第１導電型と反対導電型の第２導電型単結晶ＳｉＧｅＣ層からなるベースと、前記第２導電型単結晶ＳｉＧｅＣ層上に設けられた第２の第１導電型単結晶Ｓｉ層からなるエミッタを有するヘテロ接合バイポーラトランジスタであって、前記第１導電型単結晶ＳｉＧｅ層の第２導電型単結晶ＳｉＧｅＣ層側のバンドギャップが前記第２導電型単結晶ＳｉＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバンドギャップと略等しいかもしくは小さい事を特徴とするヘテロ接合バイポーラトランジスタ。
（２）前記第１導電型単結晶ＳｉＧｅ層と第２導電型単結晶ＳｉＧｅＣ層の間に更にコレクタの一部となる第１導電型単結晶ＳｉＧｅＣ層を有し、前記第１導電型単結晶ＳｉＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバンドギャップが前記第１導電型単結晶ＳｉＧｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかもしくは大きく、且つ、前記第１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶ＳｉＧｅＣ層側のバンドギャップが前記第２導電型単結晶ＳｉＧｅＣ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかもしくは小さいことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
（３）第１導電型単結晶Ｓｉ層上に設けられた第１導電型単結晶ＳｉＧｅＣ層からなるコレクタと、前記第１導電型単結晶ＳｉＧｅＣ上に設けられた前記第１導電型と反対導電型の第２導電型単結晶ＳｉＧｅ層からなるベースと、前記第２導電型単結晶ＳｉＧｅ層上に設けられた第２の第１導電型単結晶Ｓｉ層からなるエミッタを有するヘテロ接合バイポーラトランジスタであって、前記第１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶ＳｉＧｅ層側のバンドギャップが前記第２導電型単結晶ＳｉＧｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかもしくは小さい事を特徴とするヘテロ接合バイポーラトランジスタ。
（４）前記第１導電型単結晶Ｓｉ層と第１導電型単結晶ＳｉＧｅＣ層の間に更にコレクタの一部となる第１導電型単結晶ＳｉＧｅ層を有し、前記第１導電型単結晶ＳｉＧｅ層の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャップが前記第１導電型単結晶ＳｉＧｅＣ層の第１導電型単結晶ＳｉＧｅ層側のバンドギャップと略等しいかもしくは小さいことを特徴とする前項（３）に記載のヘテロ接合バイポーラトランジスタ。
（５）前記第２導電型単結晶層と第２の第１導電型単結晶Ｓｉ層の間に更にエミッタの一部となる第２の第１導電型単結晶ＳｉＧｅ層を有することを特徴とする前項（１）より（４）に記載のヘテロ接合バイポーラトランジスタ。
（６）前記第２の第１導電型単結晶ＳｉＧｅ層の第２導電型単結晶層側のバンドギャップが前記第２導電型単結晶層の第２の第１導電型単結晶ＳｉＧｅ層側のバンドギャップと略等しいかもしくは大きいことを特徴とする前記（５）に記載のヘテロ接合バイポーラトランジスタ。
（７）前記第２導電型単結晶層と第２の第１導電型単結晶Ｓｉ層の間に更にエミッタの一部となる第１導電型単結晶ＳｉＣ層を有することを特徴とする前項（１）より（４）に記載のヘテロ接合バイポーラトランジスタ。
（８）前記第１導電型単結晶ＳｉＣ層の第２導電型単結晶層側のバンドギャップが前記第２導電型単結晶層の第１導電型単結晶ＳｉＣ層側のバンドギャップと略等しいかもしくは大きいことを特徴とする前記（７）に記載のヘテロ接合バイポーラトランジスタ。
（９）前記第２導電型単結晶層と第２の第１導電型単結晶Ｓｉ層の間に更にエミッタの一部となる第２の第１導電型単結晶ＳｉＧｅＣ層を有することを特徴とする前項（１）より（４）に記載のヘテロ接合バイポーラトランジスタ。
（１０）前記第２の第１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶層側のバンドギャップが前記第２導電型単結晶層の第２の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかもしくは大きいことを特徴とする前項（９）に記載のヘテロ接合バイポーラトランジスタ。
（１１）前記第２導電型単結晶層と第２の第１導電型単結晶Ｓｉ層の間において、前記第２導電型単結晶層上に設けられたエミッタの一部となる第２の第１導電型単結晶ＳｉＧｅＣ層と、前記第１導電型単結晶ＳｉＧｅＣ層上に設けられたエミッタの一部となる第１導電型単結晶ＳｉＣ層を有することを特徴とする前項（１）より（４）に記載のヘテロ接合バイポーラトランジスタ。
（１２）前記第２の第１導電型単結晶ＳｉＧｅＣ層の第２導電型単結晶層側のバンドギャップが第２導電型単結晶層の第２の第１導電型単結晶ＳｉＧｅＣ層側のバンドギャップと略等しいかもしくは大きいことを特徴とする前項（１１）に記載のヘテロ接合バイポーラトランジスタ。
（１３）前記第１導電型単結晶ＳｉＣ層の第２導電型単結晶層側のバンドギャップが第２導電型単結晶層の第１導電型単結晶ＳｉＣ層側のバンドギャップと略等しいかもしくは大きいことを特徴とする前項（１１）又は（１２）に記載のヘテロ接合バイポーラトランジスタ。
（１４）ベースとコレクタの少なくとも一部で、エミッタ側からコレクタ側に向かってＧｅ組成比が増加する領域を有することを特徴とする前項（１）より（１３）に記載のヘテロ接合バイポーラトランジスタ。
（１５）前記第２の第１導電型単結晶ＳｉＧｅ層中の少なくとも一部において、エミッタ側からコレクタ側に向かってＧｅ組成比が増加する領域を有することを特徴とする前項（５）又は（６）に記載のヘテロ接合バイポーラトランジスタ。
（１６）前記第２の第１導電型単結晶ＳｉＧｅＣ層中の少なくとも一部において、エミッタ側からコレクタ側に向かってＧｅ組成比が増加する領域を有することを特徴とする前項（９）より（１３）に記載のヘテロ接合バイポーラトランジスタ。
（１７）コレクタの少なくとも一部において、エミッタ側からコレクタ側に向かってＧｅ組成比が減少する領域を有することを特徴とする前項（１）より（１６）に記載のヘテロ接合バイポーラトランジスタ。
（１８）エミッタの少なくとも一部に、エミッタ側からコレクタ側に向かってＣ組成比が増加する領域を有することを特徴とする前項（５）より（１７）に記載のヘテロ接合バイポーラトランジスタ。
（１９）ベースとコレクタの少なくとも一部に、エミッタ側からコレクタ側に向かってＣ組成比が減少する領域を有することを特徴とする前項（２）より（１８）に記載のヘテロ接合バイポーラトランジスタ。
（２０）ＧｅとＣを共に含む単結晶層におけるＧｅ組成のＣ組成に対する比が５以上２０以下であることを特徴とする前項（１）より（２）及び（５）より（１９）に記載のヘテロ接合バイポーラトランジスタ。
（２１）単結晶基板上に設けられた開口部を有する絶縁膜と、前記絶縁膜の開口部内に設けられたコレクタとなる第１導電型単結晶ＳｉＧｅ層と、前記第１導電型単結晶ＳｉＧｅ層上に設けられた第２導電型単結晶ＳｉＧｅＣ層と、前記第２導電型単結晶ＳｉＧｅＣ層上に設けられた第２の第１導電型単結晶Ｓｉ層を有することを特徴とする前項（１）より（２）及び（５）より（２０）に記載のヘテロ接合バイポーラトランジスタ。
（２２）単結晶基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、前記開口部内のみにコレクタとなる第１導電型単結晶ＳｉＧｅ層を選択エピタキシャル成長により形成する工程と、前記開口部内のみに前記第１導電型単結晶ＳｉＧｅ層上に第２導電型単結晶ＳｉＧｅＣ層を選択エピタキシャル成長により形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
（２３）単結晶基板上に設けられた開口部を有する絶縁膜と、前記絶縁膜の開口部内に設けられたコレクタとなる第１導電型単結晶ＳｉＧｅＣ層と、前記第１導電型単結晶ＳｉＧｅＣ層上に設けられた第２導電型単結晶ＳｉＧｅ層と、前記第２導電型単結晶ＳｉＧｅ層上に設けられた第２の第１導電型単結晶Ｓｉ層を有することを特徴とする前項（３）より（２０）に記載のヘテロ接合バイポーラトランジスタ。
（２４）単結晶基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、前記開口部内のみにコレクタとなる第１導電型単結晶ＳｉＧｅＣ層を選択エピタキシャル成長により形成する工程と、前記開口部内のみに前記第１導電型単結晶ＳｉＧｅＣ層上に第２導電型単結晶ＳｉＧｅ層を選択エピタキシャル成長により形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。

以上詳細に説明したように、本願発明によれば、コレクタのｎ型単結晶Ｓｉ層とベースのｐ型単結晶ＳｉＧｅＣ層との間に、コレクタの単結晶ＳｉＧｅ層を設ける場合、単結晶ＳｉＧｅ層とｐ型単結晶ＳｉＧｅC層のヘテロ界面において、単結晶ＳｉＧｅ層のバンドギャップがｐ型単結晶ＳｉＧｅＣ層以下とすることにより、コレクタ電流が増加した場合でも、ベースから近い位置にエネルギー障壁が形成されないため、電子の走行が阻害されない。これにより、高コレクタ電流時であっても、低コレクタ電流時と同様のＨＢＴの高い動作速度を維持することができる。

又、コレクタに単結晶ＳｉＧｅ層を設けることにより、同程度の膜厚を有するＳｉＧｅＣ層を設ける場合と比べ、真性部分の形成時間が短縮することから、ＨＢＴの製造コストを削減できる。

更に、ＨＢＴの真性部分を選択エピタキシャル成長を用いて形成するとき、絶縁膜上に多結晶半導体層が形成されにくくなる。この結果、ベース、エミッタ等でのショートの発生が少なくなり、ＨＢＴの信頼性が向上する。真性部分に設けた単結晶ＳｉＧｅＣ層のＧｅとＣの比率を５から２０までの間とし、ＧｅとＣの組成比を連動させることにより、単結晶ＳｉＧｅＣ層の表面ラフネスが小さくなることから、真性ベースのｐ型単結晶ＳｉＧｅＣ層と外部ベース層の接触面積が増加し、ベース抵抗が下がる。これにより、ＨＢＴの動作速度を高めることができる。

図１は、本願発明の第１の実施形態の真性領域の断面図である。 図２は、図１に示した真性部分を有するＨＢＴの縦断面構造図である。 図３は、図２に示した本願発明のＨＢＴの製造方法を工程順に示したＨＢＴの部分断面図である。 図４は、図１に示した半導体多層膜が形成された直後のＧｅ、Ｃ組成比および不純物濃度プロファイルを示す図である。 図５は、図４で示したＧｅおよびＣ組成比分布と不純物分布をもつ半導体多層膜に、エミッタ形成のためのアニールを行い、ＨＢＴの真性部分を形成したときのＧｅおよびＣ組成比分布と不純物分布を示す図である。 図６は、ＨＢＴが通常の動作状態であるときと、コレクタ電流が大きくなり、中性ベースがコレクタ側に延びたときのエネルギーバンド構造を示す図である。 図７は、選択エピタキシャル成長を用いてＨＢＴの真性部分を形成する、本願発明の第２の実施形態の断面図である。 図８は、図７に示した本願発明のＨＢＴの製造方法を工程順に示したＨＢＴの部分断面図である。 図９は、以降の製造方法を工程順に示したＨＢＴの部分断面図である。 図１０は、本願発明の第３の実施形態のＨＢＴの真性領域の断面図である。 図１１は、本願発明の第４の実施の形態の真性領域の断面図である。 図１２は、本願発明の第５の実施形態の真性領域の断面図である。 図１３は、本願発明の第６の実施形態の真性領域の断面図である。 図１４は、本願発明のＨＢＴの第６の実施形態でのＧｅ及びＣ組成比プロファイルを示す図である。 図１５は、本願発明の第７の実施形態の真性領域の断面図である。 図１６は、本願発明の第８の実施形態の真性領域の断面図である。 図１７は、本願発明のＨＢＴの第８の実施形態でのＧｅ及びＣ組成比プロファイルを示す図である。 図１８は、本願発明の第９の実施形態の真性領域の断面図である。 図１９は、本願発明のＨＢＴの第１０の実施例でのＧｅ及びＣ組成比プロファイルを示す図である。 図２０は、本願発明のＨＢＴの第１１の実施例でのＧｅ及びＣ組成比プロファイルを示す図である。 図２１は、本願発明のＨＢＴの第１２の実施例でのＧｅ及びＣ組成比プロファイルを示す図である。 図２２は、本願発明のＨＢＴの第１３の実施例でのＧｅ及びＣ組成比プロファイルを示す図である。 図２３は、本願発明のＨＢＴの第１４の実施例でのＧｅ及びＣ組成比プロファイルを示す図である。 図２４は、従来例のＨＢＴの真性部分における断面図である。 図２５は、従来例のＨＢＴのＧｅ、Ｃ組成比及び不純物濃度のプロファイルを示す図である。 図２６は、図２５に示した不純物濃度のプロファイルを有する従来例のＨＢＴのエネルギーバンド構造を示した図である。 図２７は、従来例のＨＢＴの真性部分における断面図である。

符号の説明

１…Ｓｉ基板、２…高濃度ｎ型単結晶Ｓｉ層、３…コレクタｎ型単結晶Ｓｉ層、４、２１、２２…コレクタ・ベース分離絶縁膜、５、２０…絶縁膜、６…コレクタ引き出し層（高濃度ｎ型単結晶Ｓｉ層）、７…コレクタｎ型単結晶ＳｉＧｅ層、８…ｎ型多結晶ＳｉＧｅ層、９…ベース・高濃度ｐ型単結晶ＳｉＧｅＣ層、１０…高濃度ｐ型多結晶ＳｉＧｅＣ層、１１…エミッタｎ型単結晶Ｓｉ層、１２…ｎ型多結晶ＳｉＧｅ層、１３、２４、２７、２８…エミッタ・ベース分離絶縁膜、１４…エミッタ引き出し層（高濃度ｎ型多結晶Ｓｉ層）、１５…エミッタ、１６…層間絶縁膜、１７…エミッタ電極、１８…ベース電極、１９…コレクタ電極、２３…ベース引き出し層（高濃度ｐ型多結晶Ｓｉ層）、２５…コレクタ・高濃度ｎ型単結晶Ｓｉ層、２６…外部ベース層（高濃度ｐ型多結晶ＳｉＧｅＣ層、ＳｉＧｅ層）、２９…コレクタｎ型単結晶ＳｉＧｅＣ層、３０…ベースｐ型単結晶ＳｉＧｅ層、３１…エミッタｎ型単結晶ＳｉＧｅ層、３２…エミッタｎ型単結晶ＳｉＣ層、３３…エミッタｎ型単結晶ＳｉＧｅＣ層。

Claims (4)

1. 第１導電型の単結晶Ｓｉ層上に設けられた第１導電型の単結晶ＳｉＧｅ層からなるコレクタと、前記第１導電型の単結晶ＳｉＧｅ層上に設けられた前記第１導電型と反対導電型の第２導電型の単結晶ＳｉＧｅＣ層からなるベースと、前記第２導電型の単結晶ＳｉＧｅＣ層上に設けられた第１導電型のエミッタとを有し、且つ、前記単結晶ＳｉＧｅＣ層を構成するＣの成分が前記ベースと前記コレクタとのヘテロ界面近傍で前記ベース側から前記コレクタ側に向かって減少していることによって前記第１導電型の単結晶ＳｉＧｅ層の前記第２導電型の単結晶ＳｉＧｅＣ層側のバンドギャップが前記第２導電型の単結晶ＳｉＧｅＣ層の第１導電型の単結晶ＳｉＧｅ層側のバンドギャップと等しいかもしくは小さく、
   前記第１導電型の単結晶ＳｉＧｅ層と前記第２導電型の単結晶ＳｉＧｅＣ層との間に、コレクタの一部となる第１導電型の単結晶ＳｉＧｅＣ層を有し、前記第１導電型の単結晶ＳｉＧｅＣ層の第１導電型の単結晶ＳｉＧｅ層側のバンドギャップが、前記第１導電型の単結晶ＳｉＧｅ層の第１導電型の単結晶ＳｉＧｅＣ層側のバンドギャップと等しいかもしくは大きく、且つ、前記第１導電型の単結晶ＳｉＧｅＣ層の第２導電型単結晶ＳｉＧｅＣ層側のバンドギャップが、前記第２導電型の単結晶ＳｉＧｅＣ層の第１導電型の単結晶ＳｉＧｅＣ層側のバンドギャップと等しいか、もしくは小さいことを特徴とするヘテロ接合バイポーラトランジスタ。
2. 第１導電型の単結晶Ｓｉ層上に設けられた第１導電型の単結晶ＳｉＧｅＣ層からなるコレクタと、前記第１導電型の単結晶ＳｉＧｅＣ層上に設けられた前記第１導電型と反対導電型の第２導電型の単結晶ＳｉＧｅ層からなるベースと、前記第２導電型の単結晶ＳｉＧｅ層上に設けられた第１導電型のエミッタとを有し、且つ、前記単結晶ＳｉＧｅＣ層を構成するＣの成分が前記ベースと前記コレクタとのヘテロ界面近傍で前記コレクタ側から前記ベース側に向かって減少していることによって前記第１導電型の単結晶ＳｉＧｅＣ層の第２導電型の単結晶ＳｉＧｅ層側のバンドギャップが、前記第２導電型の単結晶ＳｉＧｅ層の第１導電型の単結晶ＳｉＧｅＣ層側のバンドギャップと等しいか、もしくは小さい事を特徴とするヘテロ接合バイポーラトランジスタ。
3. 請求項２において、
   前記第１導電型の単結晶Ｓｉ層と第１導電型の単結晶ＳｉＧｅＣ層の間にコレクタの一部となる第１導電型の単結晶ＳｉＧｅ層を有し、前記第１導電型の単結晶ＳｉＧｅ層の第１導電型の単結晶ＳｉＧｅＣ層側のバンドギャップが、前記第１導電型の単結晶ＳｉＧｅＣ層の第１導電型の単結晶ＳｉＧｅ層側のバンドギャップと等しいか、もしくは小さいことを特徴とするヘテロ接合バイポーラトランジスタ。
4. 請求項２又は３において、
   単結晶基板上に設けられた開口部を有する絶縁膜と、前記絶縁膜の開口部内に設けられたコレクタとなる第１導電型の単結晶ＳｉＧｅＣ層と、前記第１導電型の単結晶ＳｉＧｅＣ層上に設けられた第２導電型の単結晶ＳｉＧｅ層と、前記第２導電型の単結晶ＳｉＧｅ層上に設けられた第１導電型のエミッタを有することを特徴とするヘテロ接合バイポーラトランジスタ。

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