KR20050060404A - 이종접합 쌍극자 트랜지스터 제조방법 - Google Patents
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Abstract
이종접합 쌍극자 트랜지스터 제조방법이 제공된다. 이종접합 쌍극자 트랜지스터 제조방법은 감압화학기상증착법 이용하여 실리콘 시드를 성장시키고 그 위에 셀랙티브 에피텍셜 성장 조건으로 베이스 에피 층을 형성하여 베이스 폴리에서 작용하는 스트레스의 영향없이 결함이 없는 실리콘-게르마늄 베이스 에피 층을 성장 시킬 수 있으며, 추가적인 익스터널 베이스 폴리 형성 공정이 없도록 하기 위해서 블랜켓 성장조건으로 나머지 베이스부분을 형성한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 이종접합 쌍극자 트랜지스터(heterojunction bipolar transistor, HBT) 제조방법에 관한 것이다.
실리콘-게르마늄 이종 접합 쌍극자 트랜지스터는 실리콘 헤테로 소자 중에서 처음으로 상용화에 성공하였으며, 제조 기술면에서도 충분히 성숙하여 수율, 신뢰성, 집적화도, 생산단가 등에서 III-V족 화합물반도체와 경쟁적인 위치에 서게 되었다. 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터는 일반적인 BJT(Bipolar Junction Transistor)에서 사용하는 이온주입에 의한 베이스(Base)층을 실리콘-게르마늄 에피층(Epi: Epitaxial layer)으로 대체하는 점이 다르다. 이종 접합 쌍극자 트랜지스터에서 높은 이득은 베이스-에미터(Base-Emitter)의 계면에서 밸런스 밴드(Valance band)의 오프-셋(off-set)이 커서 정공의 주입을 저지함으로써 얻어지고, 전도대의 오프-셋은 작게 하여 턴-온(turn-on)전압을 낮추어 전력소모를 줄인다. 또한 고농도로 도핑된 베이스는 베이스의 변조를 감소시켜 선형특성을 높이고, 임계주파수를 높이고, 동시에 베이스의 저항을 낮추어 최대 허용주파수도 크게 증대시킨다.
액티브 베이스-에피층(Base-epi)으로 구성된 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터는 게르마늄에 의한 밴드 갭(band-gap)의 감소와 밸런스 밴드 오프 셋(offset)에 의해서 인트린식 캐리어(Intrinsic Carrier)의 농도를 증가시키고 에미터로의 홀 흐름을 방해하여 높은 전류이득을 얻을 수 있는 장점을 가진 소자이다. 그리고 베이스-에피 내에서 추가적인 슈도 전계(Psudo-electric field)효과를 가하기 위해서 게르마늄농도를 콜렉터쪽으로 갈수록 증가 시키는 베이스 프로필(Profile)을 적용하고 있다. 이러한 실리콘-게르마늄 베이스-에피 층을 형성하는 방법으로 고진공 화학기상증착법(UHV-CVD; Ultrahigh Vacuum Chemical Vapor Deposition)를 이용한 실리콘-게르마늄 에피텍셜 성장(epitaxial growth) 또는 감압 화학기상증착법(RPCVD; Reduced Pressure Chemical Vapor Deposition)를 이용한 블랜켓 에피텍셜 성장(blanket epitaxial growth) 방법을 대표적으로 사용하고 있다.
도 1은 기존의 베이스 에피 성장(base-epi growth)의 형성방법에 의해 제조된 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터소자를 도시한다. 도 2는 도 1의 에피텍셜층의 상면도이다.
도 1 및 도 2를 참조하면, 실리콘-게르마늄 이종 접합 쌍극자 트랜지스터(100)소자에서 베이스 에피 형성시 기존의 베이스 에피 성장의 형성방법을 사용하면 다결정질층(106), 에피층(110), 실리콘 기판(103)의 3가지 층에서 부적격한 변위(misfit dislocation), 퇴적결함(stacking fault)와 같은 결함(defect)이 다발하게 되는데 이와 같은 결함 형성의 주된 원인은 실리콘-게르마늄 에피 층(epi-layer)(105)과 다결정질층(;poly layer)(106)이 동시에 형성되어 발생하는 응력집중과 특히 응력이 집중되는 부분이 실리콘-게르마늄에서 게르마늄의 비율이 가장 높은 층(layer)이기 때문이라고 할 수 있다. 실리콘-게르마늄 에피 층(105)은 실리콘 기판(103)보다 큰 격자 상수(lattice parameter)를 갖기 때문에 컴프레시브 스트레인(compressive strain)(110)를 받으면서 실리콘 기판(103)위에서 가상 성장(pseudomorphic growth)를 하게 된다. 따라서, 계면(111)에 잔존하는 소량의 불순물(oxide, carbon)에 의해서도 쉽게 격자결함(112)이 발생할 가능성이 크다.
다결정질층-에피층 계면(111)의 접촉면 결함(interface defect)에 의해서 이 결함으로부터 전파하는 실리콘 기판(103)과 실리콘-게르마늄 에피 층(105)사이의 결함(112)이 존재할 수 있다. 그리고 이러한 결함(112)은 이종 접합 쌍극자 트랜지스터(100)소자에서 누설전류(current leakage)와 캐리어 스캐터링 소스(carrier scattering source)가 될 수 있으므로 억제할 필요성이 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘-게르마늄 에피 층 성장시에 다결정질(polycrystalline)층과 만나는 계면이 실리콘-게르마늄 에피층 에서 게르마늄의 비율이 고농도인 부분에서 형성되지 않도록 하여 계면 결함의 원인을 제거 할수 있는 이종 접합 쌍극자 트랜지스터의 제조방법을 제공하고자 하는 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명에 따른 이종접합 트랜지스터 제조방법은, 반도체 기판에 소자 분리막을 형성하여 활성영역을 정의하는 제1 단계, 활성영역중 베이스가 형성될 영역에만 선택적으로 실리콘 시드층을 형성하는 제2 단계, 실리콘 시드층의 상부에만 선택적으로 실리콘-게르마늄 베이스 에피텍시층을 형성하는 제3 단계, 실리콘-게르마늄 베이스 에피텍시층 및 소자 분리막 전면에 각각 상기 실리콘-게르마늄 베이스 에피텍시층보다 저농도의 게르마늄을 갖는 실리콘-게르마늄 베이스 에피텍시층 및 외생 실리콘 게르마늄-베이스 다결정질층을 형성하는 제4 단계, 및 저농도의 게르마늄을 갖는 실리콘-게르마늄 베이스 에피텍시층위에 에미터 전극을 왜생 실리콘-게르마늄 베이스 다결정질층 위에 베이스 전극을 형성하는 제5 단계를 포함하는 이종접합 쌍극자 트랜지스터 제조방법을 포함한다
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조부호는 동일 구성 요소를 지칭한다.
도 3 에서부터 도 6은 본 발명의 일 실시예에 따른 이종접합 쌍극자 트랜지스터 제조방법을 나타낸 단면도들이다.
도 3에 도시된 바와 같이, 저농도 p형 반도체 기판(301)상에 고농도 n형 에피층(302)을 형성 시킨다. 그리고 건식 식각 공정을 이용하여 깊은 소자 분리막(309)을 생성 시킨다. 깊은 소자 분리막(309)의 형성후, 고농도 n형 에피층과 n형 에피층(303)을 형성시킨다. n형 기판(303)상에 소자분리막(305)을 형성하여 활성화 영역을 정의한다. 상기 저농도 n형 기판(303)으로는 바람직하게는 실리콘으로 이루어진 실리콘 기판을 사용하며, 소자분리막(305)을 형성하는 방법으로는 국부적 산화에 의한 소자분리 공정(LOCOS ;Local Oxidation of Silicon)을 진행하여 필드 산화막을 형성하는 방법 또는 얕은 트랜치를 이용한 소자 분리(Shallow Trench Isolation; STI)방법 등이 주로 이용되는 바, 이하 활성화 영역의 정의 방법으로 필드 산화막을 형성하는 방법 또는 기타 다른 방법으로 치환하는 것이 가능하므로 예시된 도면 및 이하 설명은 본 발명을 한정하지 않는다.
도 4에 도시된 바와 같이, 도 3에서 정의된 활성화 영역중 베이스 영역을 노출 시키는 포토 레지스트 패턴(P.R.)을 형성한 후, 실리콘 물질 또는 이들의 복합으로 이루어진 물질을 증착하여 실리콘 시드를 형성한다. 이는 소자 분리막(305)위에서 다결정질이 형성되지 않도록 하는 셀랙티브(selective) 에피텍셜 성장조건을 이용하여 형성한다. 바람직하게는 실리콘 시드의 증착조건은 증착압력 20Torr에서 SiH2Cl2와 HCl 기체를 이용하여 200-800Å의 두께로 650-800℃에서 RPCVD법으로 증착한다.
상기의 실리콘 시드층이 증착 된 후, 시드층의 상면에 실리콘-게르마늄 베이스 에피층을 증착하는 과정이 이어진다. 이 또한 상술한 바와 같은 방법으로서, 셀랙티브 에피텍셜 성장조건을 이용하여 실리콘 시드층에서 실리콘-게르마늄 베이스 에피층을 형성한다. 바람직하게는 실리콘-게르마늄 베이스 에피층은 SiH2Cl2, GeH4, HCl을 사용하여 도핑가스(doping gas)로 B2H6를 사용하고 20Torr, 650-750℃에서 RPCVD법으로 증착한다. 이때의 증착은 게르마늄 농도가 20%에서 시작하여 15%가 되는 두께까지 증착한다. 상기의 두 과정을 통하여 도 4의 실리콘 시드/실리콘-게르마늄 베이스 에피(306)가 형성이 된다.
도 5에 도시된 바와 같이, 소자 분리막(305)의 상부와 실리콘 시드/실리콘-게르마늄 베이스 에피층(306)의 상부에 걸쳐서 실리콘 캡 또는 저농도 실리콘- 게르마늄 층(307)이 형성한다.
구체적으로, 도 4에서 형성된 실리콘 시드/실리콘-게르마늄 베이스 에피층(306)과 소자 분리막(305)의 상부에 실리콘 또는 실리콘-저농도 게르마늄을 성장시킨다.
이러한 실리콘 또는 실리콘-저농도 게르마늄을 성장방법으로는 블랜켓(blanket) 에피-성장조건을 사용하며, 셀랙티브 에피텍셜 성장층에 해당하는 농도부터 시작하여 다시 점차적(grading)으로 게르마늄의 농도를 김소시키며 증착하게 되며 도 5과 같이 소자 분리막(305)위에서는 외생(extrinsic) 실리콘-게르마늄 베이스 다결정질층(308) 만들어지고, 그리고 실리콘 시드/실리콘-게르마늄 베이스 에피층(306)위에는 실리콘 캡 또는 실리콘-저농도 게르마늄 에피텍시층(307)이 형성된다. 상기 다결정질(306)과 실리콘 캡 또는 실리콘-저농도 게르마늄 에피텍시층(307)이 만나는 계면(311)은 선택적으로 성장된 실리콘-게르마늄의 측면 성장(lateral growth)에 의해서 소자 분리막(308)위에서 형성된다. 따라서, 다결정질층(308)과 에피층(307)의 계면이 실리콘 기판과 접합 않게 되고 다결정질층(308)과 접하는 실리콘-게르마늄 베이스 에피층(307)의 게르마늄 농도가 낮다. 따라서 계면 결함이 현저히 감소한다. 상기 블랜켓 에피-성장조건은 SiH2Cl2 또는 SiH4를 전구체(precursor)로 하여 RPCVD 법에 의해 원하는 두께로 형성한다.
셀랙티브 에피택셜 증착과 블랜켓 증착을 중간에 증착 브레이크(deposition break)없이 HCl 가스의 조정에 의해서 이루어질 수 있으며 베이스 도펀트(base dopant)인 보론(boron)의 확산을 고려하여 적절한 온도의 변화도 가능하다.
도 6에 도시된 바와 같이, 상기와 같이 형성된 이종접합 쌍극자 트랜지스터에 마지막으로 에미터, 베이스 및 콜렉터의 전극을 형성시킨 도면을 나타낸다.
상기의 에미터의 전극 형성은 폴리 에미터(313)로서 실리콘에 특정물질을 혼합하여 전도성이 높은 물질로서 변환하여 상기 실리콘 캡 또는 실리콘-저농도 게르마늄(307)의 상부에 형성한다.
상기의 베이스 전극(312) 및 콜렉터 전극(314)은 금속물체로서 베이스(312)는 다결정질층(308)상부에 그리고 콜렉터는 고농도의 n형 반도체(304)의 상부에 각각 형성시킨다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 갖은 자는 본 발며이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될수 있다는 것을 이해할 수 있을것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명에 따르면 RPCVD를 이용하여 실리콘 시드를 성장시키고 그 위에 셀랙티브 에피텍셜 성장 조건으로 고농도 실리콘-게르마늄 베이스 에피층만을 형성하여 다결정질층과 고농도 실리콘-게르마늄 베이스 에피층 계면에서 작용하는 스트래스의 영향없이 결함이 없는 실리콘-게르마늄 베이스 에피 층을 성장 시킬 수 있으며, 블랜켓 성장조건으로 나머지 베이스부분을 형성하여 다결정질층과 계면이 저농도 실리콘-게르마늄 에피층과의 사이에 형성되도록 할 뿐 아니라 계면이 소자 분리막위에 형성되도록 하여서 계면결함에 기인한 여러가지 상기의 결함이 제거되게 한다.
도 1은 종래의 에피텍셜 층의 성장을 나타낸 단면도이다.
도 2는 상기 도 1의 에피텍셜 층의 상면도이다.
도 3은 본 발명의 이종접합 쌍극자 트랜지스터 제조방법 중 베이스 윈도우의 형성을 나타낸 단면도이다.
도 4는 본 발명의 이종접합 쌍극자 트랜지스터 제조방법 중 실리콘 시드/ 실리콘-게르마늄 층의 선택적 에피층을 나타낸 단면도이다.
도 5는 본 발명의 이종접합 쌍극자 트랜지스터 제조방법 중 블랜켓 조건으로 형성된 다결정질층과 실리콘 캡 또는 저농도 실리콘 게르마늄 층을 나타낸 도면이다.
도 6은 본 발명의 제조 방법에 따라 제조된 이종 접합 쌍극자 트랜지스터의 전체를 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
300: 이종접합 쌍극자 트랜지스터
301: 저농도 p형 기판 302: 고농도 n형 기판
303: n형 기판 304: 고농도 n형 기판
305: 소자분리막
306: 실리콘-게르마늄 베이스 에피층
307: 실리콘 캡 또는 저농도 실리콘 게르마늄 베이스층
308: 베이스 다결정질층 309: 깊은 소자분리막
311: 베이스 다결정질층 -베이스 에피 계면
312: 베이스 전
313: 베이스 다결정질층 에미터 314: 콜렉터 전극
Claims (3)
- 반도체 기판에 소자 분리막을 형성하여 활성영역을 정의하는 제1 단계;상기 활성영역중 베이스가 형성될 영역에만 선택적으로 실리콘 시드층을 형성하는 제2 단계;상기 실리콘 시드층의 상부에만 선택적으로 실리콘-게르마늄 베이스 에피텍시층을 형성하는 제3 단계;상기 실리콘-게르마늄 베이스 에피텍시층 및 상기 소자 분리막 전면에 각각 상기 실리콘-게르마늄 베이스 에피텍시층보다 저농도의 게르마늄을 갖는 실리콘-게르마늄 베이스 에피텍시층 및 외생 실리콘 게르마늄-베이스 다결정질층을 형성하는 제4 단계; 및상기 저농도의 게르마늄을 갖는 실리콘-게르마늄 베이스 에피텍시층위에 에미터 전극을 상기 왜생 실리콘-게르마늄 베이스 다결정질층 위에 베이스 전극을 형성하는 제5 단계를 포함하는 이종접합 쌍극자 트랜지스터 제조방법.
- 제1 항에 있어서, 상기 제3 단계는 SiH2Cl2, GeH4 와 HCl을 사용하고 도핑 가스로서 B2H6을 사용하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
- 제1 항에 있어서, 상기 제4 단계는 SiH2Cl2 또는 SiH4와 GeH4를 사용하는 것을 특징으로 하는 이종접합 쌍극자 트랜지스터 제조방법.
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| KR1020030092014A KR20050060404A (ko) | 2003-12-16 | 2003-12-16 | 이종접합 쌍극자 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050060404A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817403B1 (ko) * | 2006-11-20 | 2008-03-27 | 전북대학교산학협력단 | 반도체 소자 구조 및 그 제조 방법 |
-
2003
- 2003-12-16 KR KR1020030092014A patent/KR20050060404A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817403B1 (ko) * | 2006-11-20 | 2008-03-27 | 전북대학교산학협력단 | 반도체 소자 구조 및 그 제조 방법 |
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