JPH021933A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH021933A JPH021933A JP14371188A JP14371188A JPH021933A JP H021933 A JPH021933 A JP H021933A JP 14371188 A JP14371188 A JP 14371188A JP 14371188 A JP14371188 A JP 14371188A JP H021933 A JPH021933 A JP H021933A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- base
- layer
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 239000007790 solid phase Substances 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims 2
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000001451 molecular beam epitaxy Methods 0.000 abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 238000009279 wet oxidation reaction Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に、バイポー
ラトランジスタに好適な製造方法に関する。
ラトランジスタに好適な製造方法に関する。
近年、バイポーラトランジスタの高速化を目的として、
ベース及びエミッタ領域の薄層化が進められている。現
在、通常においてベースはＢ＋イオン打込みで、エミッ
タは多結晶ＳｉからのＡｓ熱拡散によって形成されてい
るため、薄層化には。
ベース及びエミッタ領域の薄層化が進められている。現
在、通常においてベースはＢ＋イオン打込みで、エミッ
タは多結晶ＳｉからのＡｓ熱拡散によって形成されてい
るため、薄層化には。
イオン打込みの低エネルギー化、熱処理の低温化が要求
される。しかるに、イオン打込みエネルギーを小さくす
るとチャネリングが深刻化し、斜め打込みしても、イオ
ンは、平掬射影飛程より深い領域にテイルを形成するよ
うになる。また、ベースを薄層化するとエミッタ・コレ
クタ間耐圧が低下するため、これを防ぐように、ベース
の不純物を高濃度化する必要があるが、高ドーズ打込み
による結晶欠陥の回復には、９００℃以上の熱処理が必
要である。
される。しかるに、イオン打込みエネルギーを小さくす
るとチャネリングが深刻化し、斜め打込みしても、イオ
ンは、平掬射影飛程より深い領域にテイルを形成するよ
うになる。また、ベースを薄層化するとエミッタ・コレ
クタ間耐圧が低下するため、これを防ぐように、ベース
の不純物を高濃度化する必要があるが、高ドーズ打込み
による結晶欠陥の回復には、９００℃以上の熱処理が必
要である。
上記ノ点から、ベース及びエミッタの極限的な薄層化に
は低温エピタキシャル成長と同時にドーピングする方法
によるベース・エミッタの形成が理想的と考えられる。
は低温エピタキシャル成長と同時にドーピングする方法
によるベース・エミッタの形成が理想的と考えられる。
さらに、ベースの高濃度化に伴うエミッタ注入効率の低
下、すなわち電流増幅率ｈＦＥの低下を補うために、エ
ミッタやベースに異種半導体材料を用いた、いわゆるヘ
テロバイポーラトランジスタも検討されてきている。第
２図はその一例（インターナショナル、エレクトロンデ
バイス、ミーティング、テクニカルダイジェスト（１９
８７年）第８７４頁から第８７６頁（ＩＥＤＭ’８７
Ｔａｃｈ、Ｄｉｇ、（１９８７）ｐｐ８７４−８７６）
である。
下、すなわち電流増幅率ｈＦＥの低下を補うために、エ
ミッタやベースに異種半導体材料を用いた、いわゆるヘ
テロバイポーラトランジスタも検討されてきている。第
２図はその一例（インターナショナル、エレクトロンデ
バイス、ミーティング、テクニカルダイジェスト（１９
８７年）第８７４頁から第８７６頁（ＩＥＤＭ’８７
Ｔａｃｈ、Ｄｉｇ、（１９８７）ｐｐ８７４−８７６）
である。
Ｓ ｉｏ、ｇｓＧ ｅｏ、工ｘをベースに用いたトラン
ジスタの断面構造を示したものである。これは、ベース
及びエミッタをインサイチュ（ｉｎ ５ｉｔｕ）ドーピ
ング（膜形成工程中に並行してドーパントを混入させる
）の分子線エピタキシャル成長で形成しているため、薄
層化をさらに進めることができる。エピタキシャルベー
ス・エミッタトランジスタの典型と考えることができる
。
ジスタの断面構造を示したものである。これは、ベース
及びエミッタをインサイチュ（ｉｎ ５ｉｔｕ）ドーピ
ング（膜形成工程中に並行してドーパントを混入させる
）の分子線エピタキシャル成長で形成しているため、薄
層化をさらに進めることができる。エピタキシャルベー
ス・エミッタトランジスタの典型と考えることができる
。
また、低温で動作するバイポーラトランジスタにおいて
は、エミッタの不純物濃度をベースより低くすることが
有効であるが、これには、エミッタをエピタキシャル成
長によって形成するのが最適な方法である。
は、エミッタの不純物濃度をベースより低くすることが
有効であるが、これには、エミッタをエピタキシャル成
長によって形成するのが最適な方法である。
しかし、第２図に示した構成のトランジスタでは、従来
の高速動作用バイポーラトランジスタにおいて実現され
てきた、外部ベース抵抗、ベース・コレクタ寄生容量な
どの寄生素子削減がなされていないという問題点があっ
た。
の高速動作用バイポーラトランジスタにおいて実現され
てきた、外部ベース抵抗、ベース・コレクタ寄生容量な
どの寄生素子削減がなされていないという問題点があっ
た。
そこで１本発明の目的は、ベース・エミッタをエピタキ
シャル成長で形成しながらも、上記寄生素子を削減する
ことのできるバイポーラトランジスタの製造方法を提供
することにある。
シャル成長で形成しながらも、上記寄生素子を削減する
ことのできるバイポーラトランジスタの製造方法を提供
することにある。
上記目的は、素子分離用絶縁膜に開孔部を設けその上に
ベース及びエミッタをエピタキシャル成長させること、
エミッタとエミッタ電極とを同時に加工し、これをマス
クとして外部ベース領域にｐ型不純物を選択的に導入す
ることにより達成される。
ベース及びエミッタをエピタキシャル成長させること、
エミッタとエミッタ電極とを同時に加工し、これをマス
クとして外部ベース領域にｐ型不純物を選択的に導入す
ることにより達成される。
第１図は本発明の要点を表わす素子断面図である。まず
、（ａ）に示したように、高濃度コレクタ（ｎ十埋込層
）２．コレクタ３を形成したＳｉ基板１に開孔部を有す
る素子分離絶縁膜４を設けた後、その上にベース５及び
エミッタ６をエピタキシャル成長する。開孔部上は単結
晶成長して。
、（ａ）に示したように、高濃度コレクタ（ｎ十埋込層
）２．コレクタ３を形成したＳｉ基板１に開孔部を有す
る素子分離絶縁膜４を設けた後、その上にベース５及び
エミッタ６をエピタキシャル成長する。開孔部上は単結
晶成長して。
素子の能動領域（真性ベース及びエミッタ）となり、絶
縁膜上は、ベース５の部分のみ残され外部ベースとなる
。この構造では外部ベース・コレクタ間の寄生容量は、
削減されている。次に、エミッタ電極用の多結晶Ｓｉ７
を堆積してから、同図（ｂ）に示したように、これをエ
ミッタ６と共に加工する。パッシベーション膜８でエミ
ッタ・ベース接合を覆ってから、エミッタ部をマスクと
してｐ型不純物を選択的に高濃度に導入し、外部ベース
９を形成する。これにより、外部ベース抵抗が低減され
る。
縁膜上は、ベース５の部分のみ残され外部ベースとなる
。この構造では外部ベース・コレクタ間の寄生容量は、
削減されている。次に、エミッタ電極用の多結晶Ｓｉ７
を堆積してから、同図（ｂ）に示したように、これをエ
ミッタ６と共に加工する。パッシベーション膜８でエミ
ッタ・ベース接合を覆ってから、エミッタ部をマスクと
してｐ型不純物を選択的に高濃度に導入し、外部ベース
９を形成する。これにより、外部ベース抵抗が低減され
る。
〔実施例〕
［実施例１コ
まず、本発明によりＳｉバイポーラトランジスタを形成
した例について第３図を参照して述べる。
した例について第３図を参照して述べる。
ｐ型Ｓｉ基板３１にｎ十埋込層３２を形成した後、ＭＢ
Ｅ （分子線エピタキシー）成長により、基板温度７０
０℃でｎ−層３３を１５０ｎｍエピタキシャル成長した
。次に、ウェット（％１ｅｔ） ＬＯＧＯ３（ローカル
オキシデーション オブ・シリコン： Ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉ）Ｉｌｌ化によって素
子分離用絶ａｌｌ１３４を形成した（第３図（ａ））。
Ｅ （分子線エピタキシー）成長により、基板温度７０
０℃でｎ−層３３を１５０ｎｍエピタキシャル成長した
。次に、ウェット（％１ｅｔ） ＬＯＧＯ３（ローカル
オキシデーション オブ・シリコン： Ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉ）Ｉｌｌ化によって素
子分離用絶ａｌｌ１３４を形成した（第３図（ａ））。
続いて、ベース用ｐ層３５２０ｎｍ、、エミッタ用ｎ十
層３６５０ｎｍを順次ＭＢＥ成長させた後。
層３６５０ｎｍを順次ＭＢＥ成長させた後。
ＣＶＤ （化学気相堆積法）により、ｎ十多結晶５ｉ３
７を３００ｎｍ堆積した（同図（ｂ））。
７を３００ｎｍ堆積した（同図（ｂ））。
これをフォトリソグラフィー工程によって加工し、エミ
ッタを形成した（同図（ｃ））。
ッタを形成した（同図（ｃ））。
次に、ｗｅｔ酸化、Ｓｉ３Ｎ４膜３８堆積を行い、エミ
ッターベース及びベース−コレフタルｎ接合端をパッシ
ベーションした。続いて、Ｂ＋イオンを全面に打込み、
外部ベース３９を形成した（同図（ｄ））、最後に、Ａ
１１ｌ電極配線（図示省略）を行った。
ッターベース及びベース−コレフタルｎ接合端をパッシ
ベーションした。続いて、Ｂ＋イオンを全面に打込み、
外部ベース３９を形成した（同図（ｄ））、最後に、Ａ
１１ｌ電極配線（図示省略）を行った。
低温エピタキシャル成長によるベースの薄層化と、寄生
素子の削減により、バイポーラトランジスタの高速性の
性能指数である遮断周波数ｆｒは５０ＧＨｚと高められ
た。
素子の削減により、バイポーラトランジスタの高速性の
性能指数である遮断周波数ｆｒは５０ＧＨｚと高められ
た。
［実施例２］
次に、５ｉｔ−ｘＧ８ｘをベース層に用いたヘテロバイ
ポーラトランジスタを作成した例について述べる。プロ
セス工程は、実施例１．とほぼ同様であるが、ｐｎ接合
のパッシベーションには、不安定なＧｅ酸化物を作る酸
化は用いず、低温ＣＶＤ５ｊ、Ｏｚ、あるいは５ｉａＮ
ａ膜堆積を用いた。
ポーラトランジスタを作成した例について述べる。プロ
セス工程は、実施例１．とほぼ同様であるが、ｐｎ接合
のパッシベーションには、不安定なＧｅ酸化物を作る酸
化は用いず、低温ＣＶＤ５ｊ、Ｏｚ、あるいは５ｉａＮ
ａ膜堆積を用いた。
５ｉｘ−ｘＧｅ工の利用によってエミッタ注入効率が増
大し、エミッタ接地電流増幅率ｈＦＥを５００にまで高
めることができた。一方、ｈｐａを１００に保ったまま
、ベース幅を１５ｎｍ、不純物濃度を５ Ｘ １０ ”
ｃｍ””とすることによってｆｒ を８０ＧＨｚとする
ことも可能である。
大し、エミッタ接地電流増幅率ｈＦＥを５００にまで高
めることができた。一方、ｈｐａを１００に保ったまま
、ベース幅を１５ｎｍ、不純物濃度を５ Ｘ １０ ”
ｃｍ””とすることによってｆｒ を８０ＧＨｚとする
ことも可能である。
［実施例３］
次に、エピタキシャル層を固相エピタキシャル成長（Ｓ
ＰＥ）によって形成した例について述べる。ベース及び
エミッタをＭＢＥ成長させる代わりに、基板温度１００
℃以下で非晶質５ｉ（ａ−８ｉ）を堆積した後、６００
℃で熱処理することによりＳＰＥ成長させた。１００℃
以下という低温での付着係数の増大によって、エミッタ
は、Ａｓ、あるいはｓｂを固溶限あるいはそれ以上まで
高濃度ドーピングすることが可能となる。従って、ｈＦ
Ｅ！の増大とエミッタ抵抗の低減が実現される。また、
Ｓ １ｔ−ｘ Ｇ ａ ｘをベースに用いる場合、エミ
ッタに共有結合半径の大きいｓｂを高濃度ドーピングし
て、ＳｉとＳ １ｔ−ｘ Ｇ ｅ ｘとの格子不整を緩
和できるという利点もある。
ＰＥ）によって形成した例について述べる。ベース及び
エミッタをＭＢＥ成長させる代わりに、基板温度１００
℃以下で非晶質５ｉ（ａ−８ｉ）を堆積した後、６００
℃で熱処理することによりＳＰＥ成長させた。１００℃
以下という低温での付着係数の増大によって、エミッタ
は、Ａｓ、あるいはｓｂを固溶限あるいはそれ以上まで
高濃度ドーピングすることが可能となる。従って、ｈＦ
Ｅ！の増大とエミッタ抵抗の低減が実現される。また、
Ｓ １ｔ−ｘ Ｇ ａ ｘをベースに用いる場合、エミ
ッタに共有結合半径の大きいｓｂを高濃度ドーピングし
て、ＳｉとＳ １ｔ−ｘ Ｇ ｅ ｘとの格子不整を緩
和できるという利点もある。
また、ＳＰＥは縦方向のみでなく、絶縁膜上横方向にも
進行するため、第４図に示す如く、グラフトベース層を
単結晶化することが可能である。
進行するため、第４図に示す如く、グラフトベース層を
単結晶化することが可能である。
これによって、ベース抵抗の低減及び、真性ベース領域
の完全な薄層化が計れる。
の完全な薄層化が計れる。
［実施例４コ
最後に、エミッタにＧ ａ Ａ ｓを用い、ＳＰＥ成長
によってヘテロバイポーラトランジスタを作成した例に
ついて第５図を参照して述べる。
によってヘテロバイポーラトランジスタを作成した例に
ついて第５図を参照して述べる。
素子分離絶縁膜４４を有する試料に、非晶質５ｉ（１）
４５ 、非晶質ＧａＡｓ４６を、超高真空中で堆積した
後、通常の減圧ＣＶＤ炉で、非晶質５ｉ（２）４７を堆
積した。なお各層は、４５がｐ型、４６．４７がｎ十型
の不純物をドーピングした（第５図（ａ））。
４５ 、非晶質ＧａＡｓ４６を、超高真空中で堆積した
後、通常の減圧ＣＶＤ炉で、非晶質５ｉ（２）４７を堆
積した。なお各層は、４５がｐ型、４６．４７がｎ十型
の不純物をドーピングした（第５図（ａ））。
次に、非晶質ＧａＡｓ４６及び非晶質５ｉ（２）４７を
バターニングしてエミッタとした（同図（ｂ））。これ
に、６００”Ｃ以下の熱処理を行ない非晶質５Ｌ（１）
、非晶質ＧａＡｓ両層を単結晶化した。この際非晶質Ｓ
ｉ （２）は多結晶化される（同図（Ｑ））、続いて
、パッシベーション膜４８を形成した後、エミッタをマ
スクとして、ｐ型不純物を高濃度ドーピングし、外部ベ
ース４９を形成した（同図（ｄ））。
バターニングしてエミッタとした（同図（ｂ））。これ
に、６００”Ｃ以下の熱処理を行ない非晶質５Ｌ（１）
、非晶質ＧａＡｓ両層を単結晶化した。この際非晶質Ｓ
ｉ （２）は多結晶化される（同図（Ｑ））、続いて
、パッシベーション膜４８を形成した後、エミッタをマ
スクとして、ｐ型不純物を高濃度ドーピングし、外部ベ
ース４９を形成した（同図（ｄ））。
上記方法において非晶質Ｇ ａ Ａ ｓは、ＳＰＥ成長
前にバターニングされている。これにより、下地Ｓｉと
の格子不整合に基づく、応力が緩和されるため、ミスフ
ィツト転位の発生が抑止され、良好なヘテロ接合を実現
することができた。
前にバターニングされている。これにより、下地Ｓｉと
の格子不整合に基づく、応力が緩和されるため、ミスフ
ィツト転位の発生が抑止され、良好なヘテロ接合を実現
することができた。
本発明によれば、極めて薄いベース及びエミッタをエピ
タキシャル成長によって形成しながらも、外部ベース抵
抗、ベース・コレクタ寄生容量などの寄生素子を削減で
き、超高速バイポーラトランジスタの実現に多大の効果
を発揮する。
タキシャル成長によって形成しながらも、外部ベース抵
抗、ベース・コレクタ寄生容量などの寄生素子を削減で
き、超高速バイポーラトランジスタの実現に多大の効果
を発揮する。
第１図は本発明の概要を示す素子形成工程の要部断面図
、第２図は従来素子構造の要部断面図、第３図、第５図
は本発明の実施例の素子形成工程の要部断面図、第４図
は本発明の他の実施例の素子要部断面図である。 ４・・・素子分離用絶縁膜、５・・・エピタキシャルベ
ース、６・・・エピタキシャルエミッタ、９・・・外部
べ一捧 図 弄 呼 図 １ 図 （り 外回ベース 弄 １ （す 坪夕図 （ａン ４デ 外苛ム゛−ス
、第２図は従来素子構造の要部断面図、第３図、第５図
は本発明の実施例の素子形成工程の要部断面図、第４図
は本発明の他の実施例の素子要部断面図である。 ４・・・素子分離用絶縁膜、５・・・エピタキシャルベ
ース、６・・・エピタキシャルエミッタ、９・・・外部
べ一捧 図 弄 呼 図 １ 図 （り 外回ベース 弄 １ （す 坪夕図 （ａン ４デ 外苛ム゛−ス
Claims (1)
- 【特許請求の範囲】 １、エピタキシャル成長によつて、ベース及びエミッタ
を形成するバイポーラトランジスタの製造方法において
、素子分離用絶縁膜に開孔部を設け、その上に半導体単
結晶からなるベース及びエミッタをエピタキシャル成長
させる工程、エミッタ電極を堆積する工程、エミッタ電
極とエミッタを加工する工程、その周囲を絶縁膜で覆う
工程、該エミッタ部をマスクとして、外部ベース領域に
ｐ型不純物を選択的に導入する工程を有することを特徴
とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の半導体装置の製造方法
において、ベースあるいはエミッタさらには両者がコレ
クタと異種の半導体材料によつて形成されること、を特
徴とする半導体装置の製造方法。 ３、特許請求の範囲第１項記載の半導体装置の製造方法
において、ベースあるいはエミッタ、さらには両者を、
固相エピタキシャル成長によつて形成することを特徴と
する半導体装置の製造方法。 ４、特許請求の範囲第２項記載の半導体装置の製造方法
において、コレクタをＳｉ、ベースをＳｉＧｅ混晶、あ
るいはＳｉＧｅ超格子、エミッタをＳｉ、ＳｉＣ、μｃ
−Ｓｉ、あるいはＧａＡｓ等の半導体材料で形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143711A JP2728433B2 (ja) | 1988-06-13 | 1988-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143711A JP2728433B2 (ja) | 1988-06-13 | 1988-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021933A true JPH021933A (ja) | 1990-01-08 |
| JP2728433B2 JP2728433B2 (ja) | 1998-03-18 |
Family
ID=15345199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143711A Expired - Fee Related JP2728433B2 (ja) | 1988-06-13 | 1988-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728433B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10308870A1 (de) * | 2003-02-28 | 2004-09-16 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung |
| US9728475B2 (en) | 2012-11-19 | 2017-08-08 | Fuji Electric Co., Ltd. | Lead portion of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189669A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63116465A (ja) * | 1986-11-05 | 1988-05-20 | Fujitsu Ltd | バイポ−ラトランジスタ |
| JPS6459854A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Semiconductor device |
-
1988
- 1988-06-13 JP JP63143711A patent/JP2728433B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189669A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63116465A (ja) * | 1986-11-05 | 1988-05-20 | Fujitsu Ltd | バイポ−ラトランジスタ |
| JPS6459854A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10308870A1 (de) * | 2003-02-28 | 2004-09-16 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung |
| DE10308870B4 (de) * | 2003-02-28 | 2006-07-27 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung |
| US7319251B2 (en) | 2003-02-28 | 2008-01-15 | Austriamicrosystems Ag | Bipolar transistor |
| US9728475B2 (en) | 2012-11-19 | 2017-08-08 | Fuji Electric Co., Ltd. | Lead portion of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2728433B2 (ja) | 1998-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6049098A (en) | Bipolar transistor having an emitter region formed of silicon carbide | |
| US5656514A (en) | Method for making heterojunction bipolar transistor with self-aligned retrograde emitter profile | |
| US5266504A (en) | Low temperature emitter process for high performance bipolar devices | |
| US5321301A (en) | Semiconductor device | |
| US6417059B2 (en) | Process for forming a silicon-germanium base of a heterojunction bipolar transistor | |
| JP4060580B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| JP3998408B2 (ja) | 半導体装置及びその製造方法 | |
| US5846867A (en) | Method of producing Si-Ge base heterojunction bipolar device | |
| JPH0744189B2 (ja) | インサイチュ・ドープされたｎ型シリコン層の付着方法およびＮＰＮトランジスタ | |
| US5962879A (en) | Super self-aligned bipolar transistor | |
| US7786510B2 (en) | Transistor structure and manufacturing method thereof | |
| JPH04278545A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6861324B2 (en) | Method of forming a super self-aligned hetero-junction bipolar transistor | |
| JPH05182980A (ja) | ヘテロ接合バイポーラトランジスタ | |
| JPH03225870A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| US6913981B2 (en) | Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer | |
| JP3515944B2 (ja) | ヘテロバイポーラトランジスタ | |
| JP2728433B2 (ja) | 半導体装置の製造方法 | |
| US10243065B2 (en) | Method of manufacturing SOI lateral Si-emitter SiGe base HBT | |
| KR940007658B1 (ko) | 결정박막 성장법을 이용한 자기정렬 동종접합 및 이종접합 쌍극자 트랜지스터 장치의 제조방법 | |
| JP3332079B2 (ja) | 半導体装置及びその製造方法 | |
| JP2576574B2 (ja) | バイポーラトランジスタ | |
| JP3102189B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3206514B2 (ja) | 半導体装置及びその製造方法 | |
| KR100293978B1 (ko) | 바이폴라트랜지스터및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |