KR100293978B1 - 바이폴라트랜지스터및그제조방법 - Google Patents
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Abstract
에미터 자기정합 기술을 콜렉터 영역까지 확대한 고속 바이폴라 트랜지스터에 관한 본 발명은 콜렉터 영역을 선택적 에피택시(selective epitax)기술을 이용하여 에미터 형성시 동시에 자기 정합(self align)시킴으로써, 베이스와 콜렉터간의 절연을 위한 간격을 서브마이로급인 0.5㎛까지 감소시킬 수 있을 뿐만 아니라 종래 콜렉터 형성을 위한 여러 공정들, 예컨대 콜렉터 영역의 고농도 도핑을 위한 추가의 마스크 공정과 확산공정등을 제거하여 공정을 단순화할 수 있다. 그 결과, 소자의 원가 절하 및 집적도 향상에 크게 기여할 수 있다.
Description
제1도는 본 발명에 의한 에미터/콜렉터 자기정렬 트랜지스터의 구조를 도시한 단면도,
제2(A)∼(E)도는 제1도의 npn 트랜지스터의 제조방법을 각 공정별로 도시한 수직구조도,
제3도는 종래의 에미터 자기정렬 트랜지스터의 구조를 도시한 단면도이다.
본 발명은 고속 바이폴라 트랜지스터 제조에 많이 사용되는 에미터 자기정렬(self align) 기술을 이용하여 콜렉터 영역까지 자기정렬 시키는 바이폴라 트랜지스터에 관한 것으로서, 더욱 상세하게는 선택적 에피택셜(selective epitaxial)공정을 이용하여 에미터-콜렉터 영역을 자기정렬시키는 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 바이폴라 반도체 소자는 모스(MOS) 소자들에 비해서 집적도가 낮고, 비트(bit)당 공정단가가 높은 단점이 있는 반면, 전달지연시간(Propagation Delay time)이 적어서 빠른 동작속도를 요구하는 부분에서 많이 활용되고 있다. 특히 폴리실리콘 자기정렬(self align)이라는 기술이 개발된 이래 바이폴라 반도체 소자는 동작속도 뿐만 아니라 집적도 면에서도 많은 가능성을 가지고 있어, 현재 바이폴라 분야 연구의 주종을 이루고 있다.
바이폴라 소자의 고성능화를 위한 조건들은 첫째, 얇은 에미터 및 진성 베이스 영역의 폭과 둘째, 에미터-베이스간 또는 베이스-콜렉터간의 낮은 접합용량과 셋째, 매우 높은 콜렉터의 직렬저항을 줄이는 것이다. 이러한 조건들을 실현하기 위하여 고성능 바이폴라 기술은 계속된 개발과정을 거쳐 최근에는 선택적 에피택셜 에미터 윈도우(selective Epitaxial Emitter Window, SEEW) 구조가 개발되었다. (IEEE Electron Device Letters, 11(1990) pp228-290와, 1990 IEDM-297 참조).
상술한 SEEW 구조는 제3도에 제시된 바와 같이, 저농도 P형 기판(31)과, 상기판(31) 상에 형성된 고농도 n형 매몰층인 콜렉터 영역(32)과, 상기 콜렉토 영역(32)과 필드산화막(34)으로 이격(isolation)되는 저농도 n형의 에피층인 활성영역(32)으로 크게 나누어지며, 상기 활성영역(33) 위에는 고농도 p형의 외성 베이스영역(36)과 저농도 p형의 진성 베이스영역(38)이 형성되어 있으며, 상기 진성 베이스영역(38)내에는 n형의 에미터 영역(40)이 형성된다. 그리고, 상기 에미터 영역(40)상부에는 n+ 폴리 실리콘(39)이, 상기 외성 베이스영역(36) 측면에는 p+ 폴리 실리콘(37)이 각각 형성되어 있으며, 상기 폴리실리콘들(37, 39)상부와 콜렉터 영역(32)상부에는 금속 배선을 위한 도전층(42)들을 각각 구비하여 구성된다.
이와 같은 구성을 갖는 SEEW 트랜지스터는 Si 또는 SiGe을 사용하여 진성 베이스 영역(38)을 형성하고, 선택적 에피택셜 기술을 이용하여 외성 베이스영역(36)을 형성함과 동시에 에피 측벽 과도성장(epi Lateral overgrowth)을 이용함으로써, 베이스 및 콜렉터의 저항을 감소시킴과 아울러 에미터 영역(40)의 폭을 0.35㎛까지 줄였다.
그러나 상기 SEEW 구조에서 콜렉터 영역(32)은 직렬저항을 경감시키기 위해, 다시 말해 콜렉터 콘택 아래에 많이 도핑된 고농도의 n+ 콜렉터 영역을 형성시키기 위해, 저농도 n형의 활성영역(33)과 소정거리 이격하여 형성된다. 그 결과, 소자면적이 집적화에 제한을 받고 있다. 즉, 외성 베이스 영역(36)과 콜렉터영역(32)간의 이격거리 W는 수 ㎛의 범위를 가질 수 밖에 없기 때문에 집적도 향상에 큰 장애 요인이 되고 있다.
또한, 상기 저저항 콜렉터 영역(32)을 형성하기 위해서는 디프 트렌치(deep trench)공정과 별도의 마스크를 사용하여 고농도의 도핑을 하지 않으면 안된다. 더욱이, 상기 활성영역(33)의 에피층 두께가 두꺼운 경우에는 고온 장시간의 확산을 하여 콜렉터 콘택에서 콜렉터 매몰영역까지 고농도로 도핑하여야 하므로 시간 또는 제조수율 상으로도 커다란 제한을 받고 있다.
따라서, 본 발명은 상기 콜렉터에 따른 제반 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 콜렉터 영역을 자기정렬시켜 소자면적을 줄이고 공정을 단순화하여 집적도 및 제조수율을 향상시킬 수 있는 고성능 바이폴라 트랜지스터 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 바이폴라 트랜지스터는 제2도전형의 반도체기판과, 상기 기판상에 형성된 고농도 제1도전형의 콜렉터영역과, 상기 기판상에 상기 콜렉터 영역을 격리하기 위한 필드산화막과, 상기 콜렉터영역상에 형성된 제1도전층의 에피층과, 상기 콜렉터영역 상에 상기 에피층과 패드산화막/질화막으로 이격되는 콜렉너 폴리층과, 상기 에피층상에 형성된 고농도 제2도전형의 외성 베이스 영역과, 상기 외성 베이스 측면 및 에미터 상부에 각각 형성된 베이스폴리 및 에미터폴리, 및 상기 에미터폴리, 베이스폴리 및 콜렉터폴리 상부에 각각 형성된 금속 배선층을 포함한다.
본 발명에 따른 바이폴라 트랜지스터의 제조방법은 a) 제2도전형의 반도체 기판상에 제1도전형의 고농도 매몰층과 이를 절연하기 위한 필드산화막을 가각 형성하는 공종, b) 상기 매몰층의 콜렉터 접촉부에 콜렉터영역을 정의하기 위한 제1패드 산화막/질화막 패턴을 형성하는 공정, c) 상기 콜렉터 접촉부를 제외한 매몰층 상에 제1도전형의 에피층을 형성하기 위한 제1 선택적 에피택셜 공정, d) 상기 제1도전형 에피층에 제2도전형의 불순물을 이온주입하여 진성 베이스영역을 정의하는 공정, e) 상기 제1도전형 에피층 상에 에미터 영역을 정의하기 위한 제2 패드산화막/질화막 패턴을 형성하는 공정, f) 상기 제1도전형 에피층 상부에는 단결정 제2도전형 에피층이, 상기 필드산화막 상부에는 다결정 베이스폴리를 동시 형성하기 위한 제2 선택적 에피택셜 공정, g) 상기 제2도전형 에피층에 제2도전형의 고농도 불순물을 이온주입함과 동시에 활성화시켜 측벽 과도성장된 외성 베이스영역을 형성하는 공정, h) 상기 베이스영역 위에 열산화막을 성장시킨 후, 상기 제1 및 제2 패드산화막/질화막 패턴을 동시 제거하여 에미터/콜렉터 영역 상부에 제1도전형의 에미터폴리 및 콜렉터폴리를 각각 형성하고, 제1도전형 고농도 불순물을 이온주입함과 동시에 기판상에 산화막을 침적시키는 공정, j) 상기 에미터폴리, 베이스폴리 및 콜렉터폴리에 접촉창을 형성한 후, 금속 배선층을 형성하는 공정을 포함하고 있다.
상기 구성 및 제조방법에 의하면, 콜렉터 영역을 선택 에피택시(selective epitaxy)기술을 이용하여 자기정렬시켰기 때문에 마스크가 필요하지 않으며, 또한 콜렉터 접촉(contact)을 n+ 매몰층에 바로 형성하기 때문에 종래 콜렉터 영역의 고농도 도핑을 위한 추가의 마스크 공정과 확산공정이 필요하지 않다. 그 결과, 소자 면적을 획기적으로 줄일 수 있고 공정을 단순화하여 원가를 절감할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하면 다음과 같다.
제2(a)도 내지 제2(e)도는 본 발명의 선택적 에피택시를 이용한 자기정렬 기술에 의한 npn 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도이다.
제2(a)도에 의거한 제1공정은 반도체기판(11) 상에 n+ 매몰층(12)과 이를 절연하기 위한 필드산화막(14)을 형성하는 공정이다. 먼저 p형 실리콘기판(11) 전면에 n+로 도핑된 매몰층(12)을 형성하고 활성영역의 절연을 위해 매몰층(12)을 트렌치하여 산화막을 매몰시킨 후, 평탄화시킨다. 이어, 고온 산화하여 약5000∼10000Å정도의 열산화막을 성장시킨다.
제2(b)도에 의거한 제2공정은 콜렉터 영역을 정의하고, 첫 번째 선택적 에피캑시를 이용하여 n형 에피층(13)을 형성하고, 불순물을 주입하여 저농도의 진성 베이스영역(8)을 정의하기 위한 공정이다. 먼저, 활성영역의 매몰층(12)상부의 열산화막을 제거하고 300∼500Å 두께의 패드산화막과 800∼1200Å 두께의 질화막을 연속증착시킨 후, 콜렉터 접촉부를 제외한 패드 산화막과 질화막을 에칭하여 콜렉터 접촉부에 제1 패드산화막/질화막 패턴(15)을 형성하여 콜렉터영역을 정의한다. 이어, 첫 번째 선택적 에피택셜 공정을 통하여 상기 콜렉터 접촉부를 제외한 매몰층(12)상부에 n형 에피층(13)을 형성한다. 이때, n형 에피층(13)을 패턴(15)의 일측을 덮을 수 있도록 과도성장(lateral overgrowth)된다. 이후, 진성 베이스영역(8)을 정의하기 위해 주기물표상의 3족 불순물, 예를 들어 B+, Ga+, In+등을 30-KeV에서 2∼5×1013도도우즈(ions/㎠)로 이온주입한다. 이때, 진성베이스영역(8)은 이온주입대신 MBE(Molecular Beam Epitaxy)를 이용하여 전도율이 뛰어난 Si1-xGex으로 형성될 수 있다.
제2(c)도에 의거한 제3공정은 에미터 영역을 정의하고, 두 번째 선택적 에피택셜 공정을 이용하여 p형 에피층(6)을형성하는 공정이다. 먼저, 에미터가 형성굉 영역에 500∼800Å두께의 패드산화막과 800∼1200Å두께의 질화막을 연속 증착시킨후 식각하여 제2 필드산화막/질화막 패턴(25)을 형성한다. 이어, 두 번째 선택적 에피택셜 기술로서, SSPD(Simultaneous Single/Poly crystal Deposition)의 일종인 UHV/CVD(ultra-high vacuum/chemical vapor deposition)를 실시한다. 이번 공정의 UHV/CVD는 전술한 첫 번째 선택적 에피택시 공정과는 달리 비정질인 상기 필드 산화막(14) 위에는 다결정인 p형의 폴리실리콘(17)이 형성되고, 결정질인 n형 에피층(13)상부에는 단결정인 p형 에피층(6)이 동시 형성된다.
제2(d)도에 의거한 제4공정에서는 먼저, 상기 공정을 통하여 형성된 p형 에피층(6)에 p형의 고농도 불순물을 이온주입함과 동시에 고온에서 활성화(또는 확산)시키면 측벽 과도성장된 P+ 외성 베이스영역(16)이 형성된다. 이어 열산화막(4)을 약2000∼5000Å 두께로 성장시킨 후, 상기 제1 및 제2 패드산화막/질화막 패턴(15,25)을 마스크 없이 동시에 제거하면 에미터 영역과 콜렉터 영역이 동시에 자기정렬 된다.
제2(e)도에 의거한 제5공정에서는, 상기 공정에 의해 윈도우 오픈된 에미터/콜렉터 영역 상부에 폴리실리콘을 침적시킨 후, n+이온을 80∼150KeV에서 5×1015∼9×1015도우즈로 이온주입함과 동시에 활성화시키면, 상기 진성 베이스영역(18)내에 n형의 에미터 영역(20)이 형성되고 n+에미터 폴리(19)와 콜렉터폴리(21)가 각각 형성된다. 이때, 상기 에미터 폴리(19) 및 콜렉터폴리(21) 상부에 배선저항을 감소시키기 위해 금속과 실리콘이 열처리 화합물인 실리사이드층(22)을 형성할 수 있다.
최종 공정으로, 상압화학기상 증착법을 이용하여 기판전면에 대략 3000Å 두께의 산화막(24)을 형성하고, 상기 에미터폴리(19), 베이스폴리(17) 및 콜렉터폴리(21)상부에 접촉창을 형성한 후, 금속 배선층(26)을 각각 형성하면, 제1도에 도시한 바와 같은 본 발명의 선택적 에피택시를 이용한 에미터/콜렉터 자기정합 트랜지스터가 제작된다.
이상 설명한 바와 같이, 본 발명은 콜렉터를 선택적 에피택시 기술을 이용하여 에미터 형성시 동시에 자기정렬시킴으로써, 베이스와 콜렉터 사이의 이격거리(W)를 서브마이크로급인 0.5㎛까지 감소시킬 수 있을 뿐만 아니라 콜렉터 형성을 위한 부가적인 공정들을 단순화시킬 수 있다. 따라서, 소자의 원가 절하 및 집적도 향상에 크게 기여할 수 있다.
Claims (4)
- (정정) 제2도전형의 반도체기판과, 상기 기판상에 형성된 고농도 제1도전형의 콜렉터영역과, 상기 기판상에 상기 콜렉터 영역을 격리하기 위한 필드산화막과, 상기 콜렉터영역상에 형성된 제1도전층의 에피층과, 상시 콜렉터영역 상에 상기 에피층과 패드산화막/질화막으로 이격되는 콜렉터풀리층과, 상시 에피층상에 형성된 고농도 제2도전형의 외성 베이스 영역과 저농도 제2도전형의 진성 베이스영역과, 상기 진성 베이스영역내 형성된 에미터 영역과, 상기 외성 베이스 측면 및 에미터 상부에 각각 형성된 베이스폴리 및 에미터폴리, 및 상기 에미터폴리 및 콜렉터폴리 상부에 각각 형성된 금속 배선층을 포함하는 바이폴라 트랜지스터.
- (정정) 제2도전형의 반도체 기판 상에 제1도전형의 고농도 매몰층과 이를 절연하기 위한 필드산화막을 각각 형성하는 공정, 상기 매몰층의 콜렉터 접촉부에 콜렉터영역을 정의하기 위한 제1패드산화막/질화막 패턴을 형성하는 공정, 상기 콜렉터 접촉부를 제외한 매몰층 상에 제1도전형의 에피층을 형성하기 위한 제1선택적 에피택셜 공정, 상기 제1도전형 에피층에 제2도전형의 불순물을 이온주입하여 진성 베이스영역을 정의하는공정, 상기 제1도전형 에피층 상에 에미터 영역을 정의하기 위한 제2 패드산화막/질화막 패턴을 형성하는 공정, 상기 제1도전형 에피층 상부에는 단결정 제2도전형 에피층이, 상기 필드산화막 상부에는 다결정 베이스폴리를 동시 형성하기 위한 제2 선택적 에피택셜 공정, 상기 제2도전형 에피층에 제2도전형의 고농도 불순물을 이온주입함과 동시에 활성화시켜 측벽 과도성장된 외성 베이스영역을 형성하는 공정, 상기 베이스영역 위에 열산화막을 성장시킨 후, 상기 제1 및 제2 패드산화막/질화막 패턴을 동시 제거하여 에미터/콜렉터 영역을 자기정합시키는 공정, 상기 윈도우 오픈된 에미터/콜렉터 영역 상부에 제1도전형의 에미터폴리 및 콜렉터폴리를 각각 형성하고, 제1도전형 고농도 불순물을 이온주입함과 동시에 기판상에 산화막을 침적시키는 공정, 및 상기 에미터폴리, 베이스폴리 및 콜렉터폴리에 접촉창을 형성한 후, 금속 배선층을 형성하는 공정을 포함하는 바이폴라 트랜지스터의 제조방법.
- (정정) 제2항에 있어서, 상기 두 번째 선택적 에피택시 공정이 SSPD(Simultaneous Single Poly Deposition)방법으로 이루어져 결정질인 상기 제1도전형 에피층 상부에는 제2도전형 에피층이, 비정질인 상기 필드산화막 상부에는 베이스폴리가 동시에 형성되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
- 제2항에 있어서, 상기 진성 베이스영역이 MBE(Molecular Beam Epitaxy)방법에 의한 SiGe으로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
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