JPH03209833A - 先進的エピタキシャル堆積技術を利用したＳｉ／ＳｉＧｅ異種接合バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、Ｓ　１　／　Ｓ　１１−Ｘ　Ｇ　ｘ異種接合
バイポーラトランジスタに関するものであり、特に、高
速、小型、低接合キャパシタンスのトランジスタに関す
る。

【従来の技術及びその課題】

先進的シリコンバイポーラトランジスタでは、ゲイン１
の高遮断周波数を得る薄いベース領域及び高い最大発振
周波数を得る低抵抗ベース領域に対するそれぞれの要求
事項が競い合っている。異種接合トランジスタ（ＨＢＴ
）（たとえば、Ｓｔ／ＳｉＧｅ）を使用すれば、ゲイン
１の遮断周波数ｆＴとベース抵抗との間の結合が緩くな
る。エミッタベース間異種接合を使用することにより、
エミッタの注入効率を下げずにベースのドーピングを増
加させることができ、したがって、バイポーラトランジ
スタの速さ、大きさ、及びキャパシタンスが改善される
。 Ｓｔ／ＳｉＧｅＨＢＴの分野での初期の研究の多くは、
ヒユーレットパラカード社と共同してスタンフォード大
学により行われ、少なくとも二つの論文に記述されてい
る。その論文とは、Ｊ、Ｆ、ＧｉｂｂｏｎｓＳＣ，Ａ、
ＫｉｎｇＳＪ、Ｌ、Ｈｏｙｔ、　Ｄ、Ｂ、Ｎｏｂｌｅ。 Ｃ，Ｍ、ＧｒｏｎｅｔＳＭ、Ｐ、５ｃｏｔｔ、　Ｓ、Ｊ
、ＲｏｓｎｅｒＳＧ、Ｒｅ１ｄ。 Ｓ、Ｌａｄｅｒｍａｎｓ　Ｋ、Ｎａｋｕａｓ　Ｊ、Ｔｕ
ｒｎｅｒＳ及びＴ、　１．　Ｋａｍｉｎｓｓ　　ｒＳ　
ｉ　／　Ｓ　ｉ　ｌ−Ｘ　Ｇ　ｅ　、　ｈｅｔｅｒｏｊ
ｕｎｃｔｉｏｎｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ
ｓ　ｆａｂｒｉｃａｔｅｄ　ｂｙ　１１ｍ１ｔｅｄｒｅ
ａｃｔｉｏｎ　ｐｒｏｃｅｓｓｉｎｇ　（限定反応処理
により製作したＳｉ　／　Ｓ　１１−Ｘ　Ｇ　ｘ異種接
合パイポートランジスタ）」、Ｔｅｃｈ、　Ｄｉｇｅｓ
ｔ　　１９８８．１ｎｔ’ｎ　Ｅｌｅｃｔｒｏｎ　Ｄ、
ｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　（サンフランシスコ、
１９８８年１２月１１日〜１４日）、ｐｐ５６６〜５６
９゜及び’Ｃ，Ａ、　ＫｉｎｇＳ　Ｊ、Ｌ、Ｈｏｙｔｓ
　　Ｃ，Ｍ、ＧｒｏｎｅｔＳ　Ｊ、Ｐ、Ｇｉｂｂｏｎｓ
、Ｍ。 Ｐ、５ｃＯｔｔｓ及びＪ、Ｔｕｒｎｅｒｓ　　［Ｓ　ｉ
　／　Ｓ　ｉ　ｌ−ｘ　Ｇ　ｅＸ　　ｈｅｔｅｒｏｊｕ
ｎｃｔｉｏｎ　　ｂｉｐｏｌａｒ　　ｔｒａｎｓｉｓｔ
ｏｒｓ　　ｐｒｏｄｕｃｅｄ　　ｂｙ　　１１ｍ１ｔｅ
ｄ　　ｒｅａｃｔｉｏｎ　　ｐｒｏｃｅｓｓｉｎｇＪ、
　１．ＥＥ、Ｅ、Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　
　Ｌｅｔｔ、Ｖｏｌ、１０、Ｉ）Ｉ）、５２〜５４．１
９８９年２月である。 限定反応処理はＳｉまたはＳｉＧｅをエピタキシャル堆
積するスタンフォードの方法である。 この方法はランプ加熱装置により各堆積段階の始め及び
終りにウェーハを加熱し、急速に冷却するようにするこ
とができるようにする化学気相成長法である。本発明及
びその幾つかの実施例はこのプロセスを利用して作るこ
とができるが、他の既知のプロセスによっても同様に作
ることができる。 本発明の実施例の半導体装置の処理では、Ｓｉ及び５ｆ
Ｇｅの層を、いずれも従来技術により開示されている限
定反応処理または一層典型的な処理により、選択的にま
たは非選択的に堆積する。好適実施例の各半導体装置の
成長では、使用するＳｔ及びＧｅの担持ガスはジクロロ
シラン及びゲルマンであるが、他のＳｉ及びＧｅ担持ガ
スを使用することができる。ＳｉＧｅ層を設ける前に使
用する温度はＳｔ半導体装置の処理に典型的に使用され
るもので、典型的には約１０００　’Ｃである。ＳｉＧ
ｅ層は典型的に約６２５°Ｃで設けられ、半導体装置の
後ＳｉＧｅ処理は実際的な程度に低い温度、典型的には
８００から８５０°Ｃの範囲、で行われる。合金層のＧ
ｅの百分率は装置の用途により大幅に変り、一般的に原
子の数で１０〜３０％の範囲内にある。

【課題を解決するための手段】

好適実施例によれば、本発明は、低キャパシタンス、高
速、異種接合半導体装置、及びその製作法の両者から成
っている。このような装置は、基板の上面にｎ型サブコ
レクタ領域を備えたｐ型Ｓ１基板、及び基板及びサブコ
レクタ領域の一部の上方に半導体装置の活性領域を画定
する窓が貫通しているサブコレクタ領域の全面にわたり
成長しているフィールド酸化物層を備えている。ｐ型Ｓ
ｉＧｅ層はフィールド酸化物層の上方及びＳｉＧｅ層を
画定する窓の中に非選択的に堆積される。次に誘電体層
がＳｉＧｅ層の上に堆積される。最後に、５ｆＧｅ層の
上の誘電体層内に窓を貫いて延びる金属化接触、及び一
方の窓を通してＳ　ｉＧｅ層と、及び他の窓を通してサ
ブコレクタ領域と、接触するフィールド酸化物層、があ
る。 代って、本発明の好適実施例は、低キャパシタンス、高
速、異種接合トランジスタ、及びその製作法の両者を含
んでいる。このような装置は、基板の上面にｎ型サブコ
レクタ領域を備えたｐ型Ｓｔ基板、及び基板及びサブコ
レクタ領域の一部の上方にトランジスタの活性領域を画
定する窓が貫通しているサブコレクタ領域の全面にわた
り成長しているフィールド酸化物層、を備えている。ｐ
型ＳｉＧｅ層はフィールド酸化物層の上方及び活性領域
を画定する窓の中に非選択的に堆積される。次にｎ型Ｓ
ｉ層はＳｉＧｅ層の上に非選択的に堆積され、誘電体層
が次にＳｉ層の上に堆積される。そして、最後に、誘電
体層内に窓を貫いて延びる金属化接触、方の窓を通して
最上層Ｓｉ層と接触する活性領域上方のエミッタ接触、
第２の窓を通してフィールド酸化物層上方のＳｉＧｅ層
と接触するベース接触、及び第３の窓を通してサブコレ
クタ領域と接触するフィールド酸化物層を貫くコレクタ
接触、がある。

【実施例】

本発明の実際の実施例について説明する前に、若干の総
体的説明及び用語の定義が必要である。 選択堆積では、ＳｔまたはＳｉＧｅだけが、誘電体上で
はなく、Ｓｉ基板の露出部体に堆積する。混合堆積では
、ＳｔまたはＳ　ｉＧｅが露出Ｓｔ及び誘電体層の両者
の上に堆積する。露出Ｓｉ上で堆積したＳｉ層またはＳ
　ｉＧｅ層は単結晶の形を取り（エピタキシャル成長）
、誘電体上では、Ｓｉ層またはＳｉＧｅ層は多結晶層の
形を取る。 本発明の実施例についての以下の説明では、図及び説明
を単一トランジスタを基板上に作ることに限定すること
にする。これは説明を簡単にするために行うものである
。実際の生産では複数のトランジスタを同じ基板または
ウェーハ上に作ることができる。個々のウェーハを作っ
てから、これらトランジスタを切断して複数の個別トラ
ンジスタを作るか、またはトランジスタを間に分離領域
を置いて実際の使用中に互いにそれらが相互作用し合う
のを極力小さくするようにしてウェーハ上に残しておく
かすることができる。個別トランジスタを作ろうとする
場合には、ｎ＋埋込層（サブコレクタ）を有するｐ基板
の代りに、ｎ−コレクタ層の下にｎ＋基板を使用する。 以下に開示する実施例の形式の代表的トランジスタを第
１図に示す。この構造ではベース接続は５ｉｎ２の層に
より、その相対的誘電率が低いことにより、下層のコレ
クタ領域から分離されている。コレクタベース接合の面
積はエミッタベース接合の面積とほぼ同じである。 それでベースコレクタ間キャパシタンスは（酸化物の厚
さ５００ｎｍに対して）約７０％だけ小さ（なり、ｆＴ
及びｆ□、Ｘがかなり大きくなる。低寄生キャパシタン
スを有するこの構成のトランジスタを製作するには、先
進選択堆積または混合エピタキシャル成長が必要である
。こうすればＳｉＧｅ層を、埋込みサブコレクタ及び装
置分離が所定位置に既に存在する状態で、部分的に製作
された構造上に堆積することができる。この要求事項を
調査するため、Ｓ　ｉ　Ｈ２Ｃ１□及びＧｅＨ４を使用
してＳ　ｉＧｅを選択的に堆積する能力が調査されてい
る。酸化物マスクを使用して堆積を行う領域を画定する
。シリコンのバッファ層を最初に成長させ、続いてＳｉ
Ｇｅ層をその場に堆積する。シリコン層の堆積は選択的
とすることができる。成る装置の場合、ＳｉＧｅの堆積
を選択的とすることができる。その他の場合には、Ｓ　
ｉＧｅの堆積を非選択的（または混合）とすることがで
きる。選択堆積または混合堆積を行わないＳｉ／ＳｉＧ
ｅＨＢＴの更に簡単な方法では、ｆＴの測定値は約２９
ＧＨｚであった。部分処理ウェーハに対する先進堆積は
寄生要素が著しく減り、ｆＴが大きくなるはずである。 本発明の第１の実施例のトランジスタの製造を第２図〜
第１０図に示す。下記説明の種々な点で、代りの技法を
説明するが必ずしも図示はしない。図に示す段階は好適
段階であるがこれらは決して特定の点で利用することが
できる唯一の段階ではない。本発明の第１の実施例のト
ランジスタは標準堆積法及び混合堆積法を組合せて作ら
れる。 第２図を参照すると、概略断面図により、所定の（１０
０）結晶方位を有する、ｐ−導電型Ｓｉの半導体基板１
０を示しである。基板１０の表面は、ｎ＋層１２を基板
１０の上面に、ｎ−層１４を層ＩＺの上面に付加するこ
とにより最初に準備する。層１２はエピタキシャル成長
させることができ、あるいは基板１０の上面に植込み、
拡散させてサブコレクタ層１２を形成することができる
。植込み、拡散の技法はここではおそらくより抜きの技
法であろう。しかし、エピタキシも受入れ可能な結果を
生ずる。次にｎ−屓１４を層１２の上面にエピタキシャ
ル成長させる。 プロセスの次の段落は、図の順で示すように、基板１０
の上面より充分下までｎ＋層を貫いてｐ基板の中に分離
溝１６をエッチすることである。 分離溝１６はウェーハ上の、トランジスタを製作すべき
且つ完成した集積回路では二つ以上のトランジスタが存
在することになる各場所を取囲むように設けられる。分
離溝１６は各種トランジスタ間の基板を通しての相互作
用を極力小さくする。 溝１６は従来どおりの手段により、たとえば、層１４の
上に酸化物層１５を成長させまたは堆積させ、これをリ
トグラフィ及びエツチングにより、溝１６を形成すべき
区域から除去することにより作られる。次に酸化物層１
５にある穴を通して基板１０をエッチする。各プロセス
を適格に制御することにより、溝１６の壁は基板１０の
表面に実質上直角になる。 プロセスの次の部分を第４図に示す。図では更に厚いＳ
ｔ○２層１８か層１５と組合わされ且つまた溝１６をも
埋めて基板１０の上に堆積されている。 代りに、ＳｉＯ□を溝１６の下面及び側面に形成し、次
いで溝１６を多結晶ＳＬで埋めることができる。 次に多結晶Ｓｉを溝を除く全区域からエッチし、フィー
ルド５ｉＯｚ酸化物層を溝の上に再成長させて酸化物層
が基板１０の全面を覆うようにすることができる。 次にｐ＋型多結晶Ｓｔ層２０を、典型的はポ１．Ｉ　８
１層２０の上に形成した５ｉｎ２の誘電体層２２と共に
酸化物層１８の上に堆積する。第５図に移ると、リトグ
ラフィ法を使用して層１８〜２２を通してエッチし、完
成したときトランジスタの活性領域２４となる区域に層
１４の表面の一部を露出させる。 第６図でプロセスは継続して誘電体層２６、たとえば熱
酸化物を、全基板上に形成する。これにより活性領域２
４の外側の層２２がわずかに厚くなり、活性エミッタ領
域２４の中の層１４の上に誘電体層２６が設けられる。 層２６及び２２は各々以後の段階でエッチストップとし
て働（。これに続いてｐ＋型多結晶Ｓり層２８を活性領
域２４の空洞（下面及び側面）を含む全基板上に堆積さ
せる。 次に第７図で、ポリシリコン層２８を層２２及び２６の
水平面から異方的にエッチする。誘電体層２２及び２６
はこの段階で上述のエッチストップとして働く。これに
よりウェル２４の垂直側鎖がポ’ＪＳｉになる。活性領
域２４の中の誘電体層２６及びフィールド領域内の層２
２を次にエツチングにより除去する。このプロセスの更
に簡単な一方法では、誘電体層２６及びおそらくは層２
２を省略することができる。層２６を省略すれば、硼素
をウェル２４の側壁上の層２８から層２８のポリＳｉと
基板１０の表面上の層１４との交差部まで拡散させるこ
とができ、これによりｐ＋物質がｎ−エピタキシャルＳ
ｉ層１４の上面下に広がる。これによりベースでの直列
抵抗が減り、また接合漏洩も下がる可能性がある。更に
簡単にした方法では、層２２及び層２８を省略して誘電
体１８の側壁にポリシリコンが形成されないようにする
ことができる。 プロセスは第８図でポリＳ　ｉ層２０及び２８及び基板
１０の層１４の露出単結晶Ｓｌの上にｐ”ＳｉＧｅ層３
２を混合堆積することにより継続する。これに続いて層
３２の上にｎ”’Ｓｉ層３４の混合堆積か行われる。層
３２及び３４の両者の堆積は化学気相成長によるのが望
ましいが、分子線エピタキシのような他の技法によって
形成することもできる。仕上ったトランジスタでは、Ｓ
ｉＧｅ層３２はベース層になる。プロセスのこの点から
利用できる多数の異なる技法が存在し、これら各段階を
行う順序は重大ではない。図に示した段階をたどる上で
、次の段階はウェル２４の側壁にスペーサとしてＳｉＯ
□３６を随意に形成することである。ウェル２４の外側
の領域及びスペーサは硼素注入によるドープ形式とする
ことができる。 次に第９図に移ると、５１０２層３８が、ウェル２４の
底及び側壁を含んで、基板１０の全面にわたり形成され
て示されている。 第１０ａ図は、典型的にはリトグラフィ及びエツチング
により、エミッタ領域２４に開いている酸化物層３８、
ベース接触領域４ｏ、及びコレクタ接触領域４２を示し
ている。エミッタ領域２４は層３４までエッチされるが
、層３８は少なくともその表面の近くではドープされた
ｎ″′でよく、ベース接触領域はｐ型表面までエッチさ
れ、コレクタ接触領域は層１２に接触するｎ型領域また
は層１２それ自身までエッチされる。エツチングプロセ
スに続き、エミッタ、ベース、及びコレクタの各領域を
各々金属化してそれぞれ電気相互接続接触４４．４６、
及び４８を作る。 第１０ｂ図は第１の実施例に対する本発明のトランジス
タのベース領域及びコレクタ領域に接触を行う別の方法
を示す。ベース接触に関しては、ベース接触の場所を画
定する窓を通して層３２までエッチする代りに、硼素を
誘電体層３８にあるベース接触窓を通して層３４の中に
ドープすることができる。これにより層３４を通してｐ
型ＳｉＧｅ層３２まで延びる層３４で囲まれた局限ｐ型
領域４７が作られる。ベース接触４６を次に上述のよう
に金属化する。 同様に、コレクタ接続はすべての層を通してサブコレク
タ層１４までエッチすることによる以外の方法で行うこ
とができる。ｐ型ポリＳｉ層２０を堆積することになっ
ていた奥に、ウェル２１を誘電体層１８を開いて層２ｏ
にもウェル２１を詰めることができる。誘電体層２２を
ポリＳｉ層２ｏの上に発達させたら、ウェル２１の上に
窓を開くことができ、サブコレクタ層１４まで下方に延
びているポリＳｔに砒素または燐をドープして局限ｎ型
領域を作ることができる。次に層３２及び３４を付加し
て後、金属化段階の直前に、砒素または燐を再び使用し
て層３２にｎ型層３４を通してｎ型をドープすることが
できる。したがって、構造を通してサブコレクタ層１４
までのｎ型径路が装置が完全に作られるにつれて発達す
るがらコレクタの金属化を簡単に行うことができる。 第１の実施例の構成の長所の幾つかは、ＳｉＧｅ層３２
を形成し′てから重要な熱処理が不要で、非選択Ｓｔ堆
積しか必要としないことである。 他に装置の側壁近くのベースコレクタ接合はＳｉＧｅ層
の下に広がって側壁漏洩は減らすことができる。 本発明の第２の実施例は第１１図〜第１４図に示す各段
階により製作されるトランジスタである。 第１１図を参照すると、ｐ−導電型Ｓｔの所定の（１０
０）結晶方位を有する半導体基板が概略断面図で示され
ている。基板１００の表面は最初上面にサブコレクタｎ
１領域１０２を付加することにより準備される。領域１
０２は基板１００の上面の一部に植込み、拡散させるか
、または第２図に関して説明したようにエピタキシャル
に形成することができる。分離溝１０４も、第１の実施
例のトランジスタの成長に関して上に説明したと同じ仕
方で基板１００にトランジスタ領域を画定するように形
成される。次に、フィールド酸化物層１０６を、領域１
０２を含む基板１００の上面に成長させる。次に、活性
領域ウェル１０８を、当業者には周知のリトグラフィ及
びエツチングの技法を用いてサブコレクタ層域１０２の
一端の上方に開く。これに続いて、ウェル１０８の側壁
を含めて、酸化物層１０６の表面に窒化物Ｓｉ３Ｎ４層
１１０を形成することができる。次の３段階の各々の間
で重要な表面の清浄さを保つには、これら３段階を１反
応器サイクルで行うことができる。最初にｎ型Ｓｉ層１
１２をウェル１０８の中に選択的、エピタキシャルに成
長させる。層１１２の厚さは典型的には酸化物層１０６
の厚さ以下である。第２にｐ＋型ＳｉＧｅ層１１４を基
板１００の全面上に混合形態で非選択的に堆積する。層
１１２の実質的に上にある層１１４の部分はエピタキシ
ャルに成長し、したがって単結晶構造を備えており、窒
化物層の上にある層１１４の部分は多結晶構成を備えて
いる。層１１４は、また、ベース層ともなる。第３に、
ｎ−型Ｓｔ層１１６をＳｉＧｅ層１１４の上に混合形態
で非選択的に形成し、この層がエミツタ層となる。層１
１４と同様に、層１１６は層１１４の多結晶部分の上に
単結晶構造でエピタキシャルに成長し、層１１６の残り
は多結晶構造を備えている。 次に、第１３図に示すように、多結晶部分及び層１１４
及び１１６の多結晶部分に近いエピタキシャル部分の小
部分に硼素を逆ドープして、層１１８として示すように
、ｐ＋型物質または更に濃いｐ＋型にする。この段階の
後では層１１４及び層１１８は共にｐ＋型物質であり、
したがって層１１８はトランジスタの適度に低抵抗のベ
ース接触層となる。 この構造ではベース層１１８の厚さは層１１４及び１１
６の複合厚さに限定される。 プロセスの残りはジレクタ、ベース、及びエミッタの各
層との電気接続を完成することである。これは伝統的な
技法で且つ段階の順序を色々にして行うことができる。 図１４はこれを行うのに利用することができる一連の段
階の一つから生ずる可能な最終形態の一つを示す。第１
に誘電体層１２０は層１１６及び１１８の上に形成され
る。 次に窓を開いて１２４にコレクタ接触を確定する。 この接触に対するウェルは層１２０．１１８．１１０、
及び１０６を通してエッチしてサブコレクタ領域１０２
と、これによりコレクタ層１１２と電気接続させる。 代りに、接触は表面からｎ＋領域１０２まて延びるあら
かじめ形成したｎ型領域に対して伝統的な仕方で行うこ
とができる。第１の技法を使用すれば、次にウェル１２
４の側壁上に誘導体を形成する。次に、誘電体層１２０
に窓を開き、これを通してエミッタ接触及びベース接触
をそれぞれ１２６及び１２８に設ける。ｎ＋植込みも、
典型的には砒素を使用して、エミツタ層１１６に対して
行う。最終段階は、成分を金属化してコレクタ接触１３
０、エミッタ接触１３２、及びベース接触１３４を形成
することである。代りに第１の実施例の第１０ｂ図に関
連して説明したものと同様のプロセスを利用することが
できる。 本発明の第３の実施例を第１５図〜第１８図に示す。第
１５図はｐ−導電型Ｓｉの所定の（１００）結晶方位を
有する半導体基板２００の概略断面図を示す。基板２０
０の表面は最初にサブコレクタ領域領域２０２を上面に
植込むことにより準備される。これは代わりに第２図に
関して説明したようなエピタキシャル成長により行うこ
とができる。次にｎ−Ｓｔ層２０４を基板２００の表面
上にエピタキシャル成長させる。 次に第１６図を参照すると、分離領域２０８は周知の幾
つかの技法のいずれかにより拡散または溝のエツチング
により形成される。フィールド酸化物層２０６は既知の
技法（たとえば、ＬＯＧＯ８またはＳＷＡＭＩ）により
活性装置領域２１６の外側に成長させる。 第１７図に示すように、Ｓｔまたは窒化物の層２１０を
基板２００の表面上に成長させ、次にトランジスタの活
性領域にある層２０６から除去する。Ｓｉを酸化物層２
０６の上に成長させる場合には、その構造は多結晶であ
り、ドープｐ＋型とすることができる。この後で基板２
００の表面上にＳｉＧｅ２１２を非選択堆積し、層２１
０の上に多結晶の結晶構造を、層２０４の上に単結晶を
生ずる。次にｎＳｔ層２１４をＳｉＧｅ層２１２の上に
堆積するが層２１４はそれが成長した層２１２の部分の
結晶構造を取る。 第１８図は第１４図に示すものとほとんど同じであるこ
の実施例のトランジスタの完成を示す。 層２１４は活性装置領域２１６の外側にドープしたｐ”
とすることができる。酸化物層２２２を基板２００の表
面に形成し、窓をベース、エミッタ、及びコレクタの各
接触を設けるべき場所に開く。層２１４に活性領域２１
６の窓を通してｎ＋をドープして層２１８を形成し、ベ
ース接触領域にｐ＋をドープしてベース接触２２０を形
成し、コレクタ接触２２８をすべての層を通してサブコ
レクタ領域２０２まで形成する。最後に、ベース、エミ
ッタ、及びコレクタの端子、それぞれ２２４．２２６、
及び２２８を適切な位置に金属化する。代りに、コレク
タ及びベースの各接触領域を先に説明したように発達さ
せることができる。 この構造の利点はＳｔの選択堆積が不要で、したがって
Ｓｔの選択堆積から生ずる可能性のある側壁効果がほと
んど無いことである。層２１０がフィールド酸化物層２
０６の上の多結晶Ｓｉ層とした場合に生ずる他の利点は
ベース接触の厚さをベース抵抗を最適化するよう比較的
自由に選択することができることである。 多結晶ベースリードの厚さの構成を更に柔軟にすること
ができる第４の実施例を第１９図〜第２１図に関連して
説明する。 第１９図はｐ−導電型Ｓｉの所定の（、１００）結晶方
位を有する半導体基板３００の概略断面図である。 基板３００の表面は最初サブコレクタｎ＋領域３０２を
上面に植込み、次いで分離領域３０４を拡散またはエツ
チングすることにより準備する。これは上述の第２図、
第３図、及び第１６図に関して説明したように行うこと
もできる。次にＳｉＯ２の厚いフィールド酸化物層３０
６を基板３００の表面に成長させる。 次に、第２０図において窓をフィールド酸化物層３０６
の中に開いてサブコレクタ領域３０２の一端の上にトラ
ンジスタの活性領域３１６を形成する。 次にＳｉのコレクタ層３０８を活性領域の窓に選択エピ
タキシにより形成する。多結晶Ｓｉ層３１０を次に（３
０８から離して）フィールド酸化物層３０６の上に形成
し、層３０８の上面を自由にしておく。 このポリＳｉ層はｐ＋型とすることができる。次に、ｐ
”ＳｉＧｅ層３１２を非選択的に成長させて露出エピタ
キシャルｂ に、またフィールド酸化物層３０６の上にある多結晶Ｓ
ｔ層３１０の上の多結晶に、なるようにする。 続いてＳ　ｉＧｅ層３１２の上にｎ型Ｓｉの１層または
２層３１４及び３１４°を成長させる。 代りに、ポリＳｉ層３１０を、第１９図の部分処理ずみ
ウェーハを上に掲げ且つ第２０図に示した段階で製作し
たものと同じに見える更に処理を進めた基板を製作する
異なる一連の事象により、コレクタ層３０８と自己整合
させることができる。 フィールド酸化物層３０６の上にポリＳｉ層３１０を堆
積させ、次に誘電体層をポリＳｉ層３１０の上に設ける
。この誘電体層は堆積するかまたは熱成長させるかのい
ずれかで可能である。次に、リトグラフィを利用して最
上部誘電体層、ポＩＪ　８１層３１０、及び下層のフィ
ールド酸化物層３０６をサブコレクタ層３０２までエッ
チすることにより活性領域３１６を画定する。次にウェ
ル３１６の中に誘電体側壁３０７を形成する。次に、第
２１ｂ図に示すように活性領域にＳｉコレクタ層３０８
を選択的に成長させる。コレクタ層３０８を形成してか
ら、ウェーハを反応器から取出し、ポリＳｉ層３１０の
上にある最上部誘電体層を除去する。次に基板を反応器
に再び入れ、上述のように基板全体の上にＳｉＧｅ層３
１２、及びＳｊ屑３１４及び３１４゛を堆積する。次に
第２１図の説明と共に以下に記すいずれかのプロセスを
続ける。 第２１図はこの実施例のトランジスタの完成を示すが、
これも第１４図に示したものとほとんど同じである。最
初に、シリコン層３１４及び３１４°をｐ＋型にするこ
とができ、次いで酸化物層３２６を基板３００の表面に
成長させ、窓をベース接触、エミッタ接触、及びコレク
タ接触を設けるべき場所に開ける。層３１４及び３１４
゛に能動領域３１６にある窓を通してｎ＋をドープして
ベース接触３２４を形成し、コレクタ接触３３０をすべ
ての層を通してサブコレクタ領域３０２まで形成する。 最後に、ベース端子３３２、エミッタ端子３２８、及び
コレクタ端子３３０を適切な位置に金属化する。先に説
明した実施例の場合のように、コレクタ接触及びベース
接触は他の技法で作り出すことができる。 この構成の場合、ベースリードは既に濃厚にドープした
ｐ＋型Ｓｉであるから、接触領域を大きな直列ベース抵
抗を導入せずに装置エミッタ領域から分離することがで
きる。それ故、エミッタ及び真性ベースに対する自己整
合処理は不要である。 本発明の第５の実施例を製作するプロセスを各種プロセ
ス段階の結果を概略示しである第２２図〜第２５図に関
連して以下に説明する。第２２図でｐ−８ｉ基板４０４
を幾つかの異なる手段のいずれかにより準備し、ｎ”ｓ
ｉのサブコレクタ層４０２及び分離領域４０４を形成す
る。次にＳｉＯ２層４０６を基板４００の上面に成長さ
せこれを通して活性領域４０８に窓を開ける。次にｎ型
りｔ層４１０を窓４０８に選択エピタキシャル成長させ
、続いてｐ＋多結晶Ｓｉ層４２０を基板の全面に堆積す
る。 次に第２３図で次の段階は層４１０の上及び誘電体層４
０６の外延部の上の双方のポリＳｉ層４２０を除去して
層４１０の周りにポリＳｉのリングを形成する。次に酸
化物層４１２を基板の全面に堆積し、これを通してＳｔ
層４１０及びポＪＳｉ層４２０の双方に窓を開ける。層
４１０及び４２０の双方の上にｐ中型Ｓ　ｉＧｅ層４１
４を堆積し、層４１０の上のこの層の部分を単結晶、層
４２０の上の部分を多結晶とする。 これに続いて基板の全面に８１０２層４１８を堆積する
。 第２４図において領域４０８にある層４１０の全幅より
小さい誘電体層４１８に窓を開けることによりプロセス
を続ける。ｎ型りｔ層４１９を堆積するがこれは単結晶
である。次に、他のＳｉ０２層４２３を基板の全面に形
成する。 最後に、第２５図に示すように、８１０２層を通して窓
を開け、エミッタ接触４２２、ベース接触４２４、及び
コレクタ接触４２６の金属化を形成する。 いずれの場合でも窓は酸化物層を貫いて第１の非酸化物
層まで延びるだけである。エミッタ接触窓は眉４１９ま
て延びており、層４１９の少なくとも最上部は砒素また
は燐が濃厚にドープされて良好な電気接触を助長するよ
うになっている。 ベース窓は層４１４まで延びており、コレクタ窓はサブ
コレクタ層４０２まで延びている。最終段階はそれぞれ
４２２．４２４、及び４２６と記したエミッタ接触、ベ
ース接触、及びコレクタ接触の金属化である。 ＳｉＧｅの下のシリコン層をコレクタと呼び、Ｓ　ｉＧ
ｅの上のシリコン層をエミッタと呼んできたが、トラン
ジスタの挙動はほぼ対称であるから下のシリコン層をエ
ミッタとして使用し、上のシリコン層をコレクタとして
使用することができる。 上に説明してきた各実施例においていずれの層について
も実際の厚さについては記さなかった。層の厚さは重要
であり、時には完成した装置の動作にとって決定的であ
ることがあるが、これらの厚さは従来の技術から、特に
上の背景の章で引用した参考文献から良く知られている
。 ＳｉＧｅの下のシリコン層をコレクタと呼び、Ｓ　ｉＧ
ｅの上のシリコン層をエミッタと呼んできたが、トラン
ジスタの挙動がほぼ対称であるため下のシリコン層をエ
ミッタとして使用し、上のシリコン層をコレクタとして
使用することができる。

【発明の効果】

以上のように、本発明によれば、エミッタベース間異種
接合を使用することにより、エミッタの注入効率を下げ
ずにベースのドーピングを増加させることができ、した
がって、バイポーラトランジスタの速さ、大きさ、及び
キャパシタンスが改善される。 トランジスタの製作に関する上述のプロセスは決して、
段階を説明した順序に限定されるものではなく、半導体
技術に関する当業者は高速トランジスタ及び他の半導体
構成要素を製作する各種段階の順序の入れ替えについて
知り得るであろう。たとえば、ダイオードは、Ｓ　ｉＧ
ｅ層を堆積してから完成されるエミッタ領域を単に省略
するたけて上に概略説明したフロセスのどれによっても
製作することができる。それ故、本発明の範囲は、「特
許請求の範囲」及びそこに記した方法及び構成要素と同
等のものの範囲によってのみ限定される。

【図面の簡単な説明】

第１図は、本発明の各実施例を表す一般的なトランジス
タ構造の断面図である。 第２図、第３図、第４図、第５図、第６図、第７図、第
８図、第９図、第１０ａ図及び第１０ｂ図は、本発明の
第１の実施例の高速トランジスタを製造する各段階を示
すための、単一トランジスタ用半導体基体の断面図であ
る。 第１１図、第１２図、第１３図及び第１４図は、本発明
の第２の実施例の高速トランジスタを製造する各段階を
示すための、単一トランジスタ用半導体基体の断面図で
ある。 第１５図、第１６図、第１７図及び第１８図は、本発明
の第３の実施例の高速トランジスタを製造する各段階を
示すための、単一トランジスタ用半導体基体の断面図で
ある。 第１９図、第２０図、第２１ａ図及び第２１ｂ図は、本
発明の第４の実施例の高速トランジスタを製造する各段
階を示すための、単一トランジスタ用半導体基体の断面
図である。 第２２図、第２３図、第２４図及び第２５図は、本発明
の第３の実施例の高速トランジスタを製造する各段階を
示すための、単一トランジスタ用半導体基体の断面図で
ある。

【符号の説明】

１０・・・基板、 １２・・・ｎ＋層、 １４・・・ｎ−層、 １５・・・酸化物層、 １６・・・分離溝、 １８・・・ＳｉＯ３， ２０・・・ｐ＋型多結晶Ｓｉ層、 ２２・・・外側層、 ２４・・・活性領域、 ２６・・・誘電体層、 ２８・・・ポリシリコン層、 ３８・・・酸化物層、 ４Ｑ・・・ベース接触領域、 ４２・・・エミッタ接触領域、

Claims (1)

1. 【特許請求の範囲】 １低キャパシタンス、高速、異種接合半導体装置の製造
   方法であって、 （ａ）次の（１）、（２）の工程でｐ型Ｓｉ基板を処理
   することと、 （１）基板の上面にｎ型コレクタ領域を形 成し； （２）コレクタ領域の一部の上方に半導体 装置の活性領域を確定するための窓が 貫通するコレクタ領域と基板の全面に わたりフィールド酸化物層を成長させ； （ｂ）ｐ型ＳｉＧｅ層を、フィールド酸化物層の上方及
   びＳｉＧｅ層を画定する窓の中に、非選択的に堆積させ
   ることと； （ｃ）誘電体層を、ＳｉＧｅ層の上に堆積さセルことと
   ； （ｄ）工程（ａ）のフィールド酸化物層及び工程（ｂ）
   のＳｉＧｅ層の上の工程（ｃ）の誘電体層内を貫通する
   接触窓を開けて、一方の窓を 通してＳｉＧｅ層と、接触させ、他方の窓 を通してサブコレクタ領域と接触させるこ とと； （ｅ）工程（ｄ）の窓内の接触を金属化すること；から
   成ることを特徴とする方法。