JP2971246B2 - ヘテロバイポーラトランジスタの製造方法 - Google Patents
ヘテロバイポーラトランジスタの製造方法Info
- Publication number
- JP2971246B2 JP2971246B2 JP4121283A JP12128392A JP2971246B2 JP 2971246 B2 JP2971246 B2 JP 2971246B2 JP 4121283 A JP4121283 A JP 4121283A JP 12128392 A JP12128392 A JP 12128392A JP 2971246 B2 JP2971246 B2 JP 2971246B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- base
- type
- crystal semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000000034 method Methods 0.000 title claims description 19
- 125000005842 heteroatom Chemical group 0.000 title description 2
- 239000013078 crystal Substances 0.000 claims description 50
- 239000004065 semiconductor Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 140
- 229910008310 Si—Ge Inorganic materials 0.000 description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000000605 extraction Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ヘテロバイポーラトラ
ンジスタの製造方法に関するもので、特に自己整合型の
Ｓi ／Ｓi −Ｇe ／Ｓi 構造のヘテロバイポーラトラン
ジスタに使用されるものである。
ンジスタの製造方法に関するもので、特に自己整合型の
Ｓi ／Ｓi −Ｇe ／Ｓi 構造のヘテロバイポーラトラン
ジスタに使用されるものである。
【０００２】
【従来の技術】Ｓi バイポーラトランジスタの微細化、
高速化は進んでいるが、より一層の高速化のため、ヘテ
ロバイポーラトランジスタをＳi 系で実現し、増幅率の
向上、ベース抵抗の低減をはかる試みがなされている。
高速化は進んでいるが、より一層の高速化のため、ヘテ
ロバイポーラトランジスタをＳi 系で実現し、増幅率の
向上、ベース抵抗の低減をはかる試みがなされている。
【０００３】従来の代表的なＳi 系ヘテロバイポーラト
ランジスタ（ＨＢＴ）について、図面を参照して説明す
る。
ランジスタ（ＨＢＴ）について、図面を参照して説明す
る。
【０００４】図１４は、第１の従来例で、メサ型と呼ば
れるＨＢＴの断面図である。Ｎ+ 型シリコン基板１０上
にＮ- 型シリコン層（コレクタ領域）１１、Ｐ型Ｓi −
Ｇe層（ベース領域）１２、及びＮ型シリコン層（エミ
ッタ領域）１３を連続的にエピタキシャル成長させた
後、イオン注入法によりＰ+ 型ベースコンタクト領域１
４を形成する。その後、素子周辺領域をメサエッチング
し、表面を絶縁膜１５で覆った後、エミッタ、ベースの
開口を形成し、エミッタ電極１８、ベース電極１７を形
成する。コレクタ電極１６は、基板裏面に形成する。
れるＨＢＴの断面図である。Ｎ+ 型シリコン基板１０上
にＮ- 型シリコン層（コレクタ領域）１１、Ｐ型Ｓi −
Ｇe層（ベース領域）１２、及びＮ型シリコン層（エミ
ッタ領域）１３を連続的にエピタキシャル成長させた
後、イオン注入法によりＰ+ 型ベースコンタクト領域１
４を形成する。その後、素子周辺領域をメサエッチング
し、表面を絶縁膜１５で覆った後、エミッタ、ベースの
開口を形成し、エミッタ電極１８、ベース電極１７を形
成する。コレクタ電極１６は、基板裏面に形成する。
【０００５】第１従来例のメサ型ＨＢＴは、表面形状が
凹凸になるため、集積化に向いていない。またエピタキ
シャル層形成後にＰ+ 型ベースコンタクト領域１４を形
成するが、Ｓi −Ｇe 層１２の耐熱温度が 850℃程度で
あるため、十分な熱処理が行なえないので、ベース抵抗
が高いという問題点がある。さらにＰ+ 型ベースコンタ
クト領域１４がエミッタ領域及びコレクタ領域と接合を
形成するので、エミッタベース間の容量、ベースコレク
タ間の容量が大きい等の問題点がある。
凹凸になるため、集積化に向いていない。またエピタキ
シャル層形成後にＰ+ 型ベースコンタクト領域１４を形
成するが、Ｓi −Ｇe 層１２の耐熱温度が 850℃程度で
あるため、十分な熱処理が行なえないので、ベース抵抗
が高いという問題点がある。さらにＰ+ 型ベースコンタ
クト領域１４がエミッタ領域及びコレクタ領域と接合を
形成するので、エミッタベース間の容量、ベースコレク
タ間の容量が大きい等の問題点がある。
【０００６】図１５は、第２の従来例で、非自己整合型
ＨＢＴの代表例の断面図である。このＨＢＴはプレーナ
型とし、Ｐ型シリコン基板２０上にＮ+ 型シリコン埋め
込み層２１及びＮ型シリコン層（コレクタ領域）２２を
形成した後、絶縁物からなる素子分離領域２３により、
素子形成領域を確定する。トランジスタ形成領域を覆う
形でＰ型Ｓi −Ｇe 層２４を形成する。Ｓi −Ｇe 層の
シリコン単結晶上に接した部分は、単結晶Ｓi −Ｇe 層
２４ａに、また素子分離領域２３に接した部分は多結晶
Ｓi −Ｇe 層２４ｂとなる。単結晶Ｓi −Ｇe 層（ベー
ス領域）２４ａ上のエミッタ形成予定領域周辺を覆う形
でエッチングストップ層（Ｓi Ｎ層）２５を形成する。
エッチングストップ層２５とＳi −Ｇe 層２４を覆う形
でベース引き出し用のＰ+ 型ポリシリコン層２６を形成
する。エミッタ形成領域となる部分のＰ+ 型ポリシリコ
ン層２６を除去した後、該Ｐ+ 型ポリシリコン層２６を
覆うように絶縁層２７を形成する。さらにエミッタ形成
予定領域のエッチングストップ層２５を除去し、内部に
エミッタポリシリコン層２８を形成する。その後コレク
タ電極１６、ベース電極１７及びエミッタ電極１８を形
成する。
ＨＢＴの代表例の断面図である。このＨＢＴはプレーナ
型とし、Ｐ型シリコン基板２０上にＮ+ 型シリコン埋め
込み層２１及びＮ型シリコン層（コレクタ領域）２２を
形成した後、絶縁物からなる素子分離領域２３により、
素子形成領域を確定する。トランジスタ形成領域を覆う
形でＰ型Ｓi −Ｇe 層２４を形成する。Ｓi −Ｇe 層の
シリコン単結晶上に接した部分は、単結晶Ｓi −Ｇe 層
２４ａに、また素子分離領域２３に接した部分は多結晶
Ｓi −Ｇe 層２４ｂとなる。単結晶Ｓi −Ｇe 層（ベー
ス領域）２４ａ上のエミッタ形成予定領域周辺を覆う形
でエッチングストップ層（Ｓi Ｎ層）２５を形成する。
エッチングストップ層２５とＳi −Ｇe 層２４を覆う形
でベース引き出し用のＰ+ 型ポリシリコン層２６を形成
する。エミッタ形成領域となる部分のＰ+ 型ポリシリコ
ン層２６を除去した後、該Ｐ+ 型ポリシリコン層２６を
覆うように絶縁層２７を形成する。さらにエミッタ形成
予定領域のエッチングストップ層２５を除去し、内部に
エミッタポリシリコン層２８を形成する。その後コレク
タ電極１６、ベース電極１７及びエミッタ電極１８を形
成する。
【０００７】第２従来例の非自己整合型ＨＢＴの場合、
プレーナ型になり、集積化は可能であるが、ベース引き
出し用のＰ+ 型ポリシリコン層とベース層が自己整合で
形成されていないため、ベース抵抗が大きくなる。また
エミッタポシリコン層２８を形成する前に、エッチング
ストップ層２５の開口等の工程が行なわれ、単結晶Ｓi
−Ｇe 層の表面が露出するため、自然酸化膜等が形成さ
れ、エミッタポシリコン層２８とベースＳi −Ｇe 層２
４ａとの界面の制御が困難である。
プレーナ型になり、集積化は可能であるが、ベース引き
出し用のＰ+ 型ポリシリコン層とベース層が自己整合で
形成されていないため、ベース抵抗が大きくなる。また
エミッタポシリコン層２８を形成する前に、エッチング
ストップ層２５の開口等の工程が行なわれ、単結晶Ｓi
−Ｇe 層の表面が露出するため、自然酸化膜等が形成さ
れ、エミッタポシリコン層２８とベースＳi −Ｇe 層２
４ａとの界面の制御が困難である。
【０００８】図１６は、第３の従来例で、自己整合型Ｈ
ＢＴの代表例の断面図である。Ｐ型シリコン基板３０上
にＮ+ 型シリコン埋め込み層３１及びＮ型シリコン層
（コレクタ領域）３２を形成した後、絶縁物からなる素
子分離領域３３により、素子形成領域を確定する。基板
表面に第２の絶縁膜３４を堆積した後、ベース引き出し
用のＰ+ 型ポリシリコン層３５を形成し、その周辺を絶
縁膜３６で覆う。エミッタ形成予定領域上の絶縁膜３
６、Ｐ+ 型ポリシリコン層３５を選択的に除去し、絶縁
膜による第１のサイドウォール３７を形成する。上記開
口より第２絶縁膜３４をサイドエッチングし、ベース形
成予定領域を開口したのち、Ｐ型Ｓi −Ｇeエピタキシ
ャル層（ベース領域）３８を形成する。その後、絶縁膜
による第２のサイドウォール３９を形成し、エミッタ形
成領域を開口し、エミッタポリシリコン層１９を形成す
る。その後、絶縁膜を開口し、コレクタ電極１６、ベー
ス電極１７及びエミッタ電極１８を形成する。
ＢＴの代表例の断面図である。Ｐ型シリコン基板３０上
にＮ+ 型シリコン埋め込み層３１及びＮ型シリコン層
（コレクタ領域）３２を形成した後、絶縁物からなる素
子分離領域３３により、素子形成領域を確定する。基板
表面に第２の絶縁膜３４を堆積した後、ベース引き出し
用のＰ+ 型ポリシリコン層３５を形成し、その周辺を絶
縁膜３６で覆う。エミッタ形成予定領域上の絶縁膜３
６、Ｐ+ 型ポリシリコン層３５を選択的に除去し、絶縁
膜による第１のサイドウォール３７を形成する。上記開
口より第２絶縁膜３４をサイドエッチングし、ベース形
成予定領域を開口したのち、Ｐ型Ｓi −Ｇeエピタキシ
ャル層（ベース領域）３８を形成する。その後、絶縁膜
による第２のサイドウォール３９を形成し、エミッタ形
成領域を開口し、エミッタポリシリコン層１９を形成す
る。その後、絶縁膜を開口し、コレクタ電極１６、ベー
ス電極１７及びエミッタ電極１８を形成する。
【０００９】第３従来例の自己整合型の場合、第２のサ
イドウォール３９を形成するとき、薄いベース（Ｓi −
Ｇe ）層３８をＲＩＥで叩くため、膜べり、汚染、結晶
の乱れ等が生ずるため制御性、素子特性の面で問題があ
る。また第２従来例の場合と同様に、エミッタポリシリ
コン層１９を形成する前に、Ｓi −Ｇe ベース層３８が
露出するため、自然酸化膜等が形成され、エミッタポリ
シリコン層４０とベースＳi −Ｇe 層３８との界面の制
御が困難である。
イドウォール３９を形成するとき、薄いベース（Ｓi −
Ｇe ）層３８をＲＩＥで叩くため、膜べり、汚染、結晶
の乱れ等が生ずるため制御性、素子特性の面で問題があ
る。また第２従来例の場合と同様に、エミッタポリシリ
コン層１９を形成する前に、Ｓi −Ｇe ベース層３８が
露出するため、自然酸化膜等が形成され、エミッタポリ
シリコン層４０とベースＳi −Ｇe 層３８との界面の制
御が困難である。
【００１０】
【発明が解決しようとする課題】これまで述べたよう
に、Ｓi ／Ｓi −Ｇe ／Ｓi 構造のＨＢＴの第１従来例
（メサ型）のＨＢＴは、集積化に向いていない、ベース
抵抗が高い、エミッタベース間及びベースコレクタ間の
寄生容量が大きいなどの問題点がある。第２従来例（プ
レーナ型、非自己整合型）のＨＢＴは、集積化は可能で
あるが、非自己整合型のため、べー抵抗が大きく、また
エミッタ層形成前に、ベースＳi −Ｇe 層表面が露出す
るため、この露出面が汚染されやすく、エミッタベース
界面の制御性が悪いと言う問題点がある。
に、Ｓi ／Ｓi −Ｇe ／Ｓi 構造のＨＢＴの第１従来例
（メサ型）のＨＢＴは、集積化に向いていない、ベース
抵抗が高い、エミッタベース間及びベースコレクタ間の
寄生容量が大きいなどの問題点がある。第２従来例（プ
レーナ型、非自己整合型）のＨＢＴは、集積化は可能で
あるが、非自己整合型のため、べー抵抗が大きく、また
エミッタ層形成前に、ベースＳi −Ｇe 層表面が露出す
るため、この露出面が汚染されやすく、エミッタベース
界面の制御性が悪いと言う問題点がある。
【００１１】第３従来例（プレーナ型、自己整合型）の
ＨＢＴでは、第１及び第２従来例の問題点の若干部分は
改善される。しかしながら自己整合型とするため、第２
サイドウォールを形成するが、この時薄いベースＳi −
Ｇe 層をＲＩＥで叩き、該層の膜べり、汚染、結晶の乱
れ等、不必要な機械的ダメージを与えるため、制御性及
び素子特性の面で問題がある。また第２従来例と同様工
程中に、ベースＳi −Ｇe 層の表面が露出し、汚染され
やすく、エミッタベース界面の制御が難しい。
ＨＢＴでは、第１及び第２従来例の問題点の若干部分は
改善される。しかしながら自己整合型とするため、第２
サイドウォールを形成するが、この時薄いベースＳi −
Ｇe 層をＲＩＥで叩き、該層の膜べり、汚染、結晶の乱
れ等、不必要な機械的ダメージを与えるため、制御性及
び素子特性の面で問題がある。また第２従来例と同様工
程中に、ベースＳi −Ｇe 層の表面が露出し、汚染され
やすく、エミッタベース界面の制御が難しい。
【００１２】本発明は、上記の課題に鑑みなされたもの
で、製造にあたり、膜べり、結晶性の乱れ等不必要な機
械的なダメージをベース層に与えたり、ベースＳi −Ｇ
e 層の表面を外気に露出したりすることなく、エミッタ
ベース界面の制御性を向上させると共に、特に難度の高
い工程を用いることなく、セルフアライメントによるベ
ースエミッタ構造を実現し、十分に低いベース抵抗、十
分に小さな浮遊容量の素子を形成でき、デバイスの高速
化が実現できるヘテロバイポーラトランジスタの製造方
法を提供することを目的とする。
で、製造にあたり、膜べり、結晶性の乱れ等不必要な機
械的なダメージをベース層に与えたり、ベースＳi −Ｇ
e 層の表面を外気に露出したりすることなく、エミッタ
ベース界面の制御性を向上させると共に、特に難度の高
い工程を用いることなく、セルフアライメントによるベ
ースエミッタ構造を実現し、十分に低いベース抵抗、十
分に小さな浮遊容量の素子を形成でき、デバイスの高速
化が実現できるヘテロバイポーラトランジスタの製造方
法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明のヘテロバイポー
ラトランジスタ（ＨＢＴ）の製造方法により得られるＨ
ＢＴの構造は、（イ）基板主面上に形成された第１半導
体材料（例、Ｓi ）からなる一導電型第１単結晶半導体
層（例、Ｎ型コレクタ層）と、（ロ）第１単結晶半導体
層上に形成された第２半導体材料（例、Ｓi −Ｇe ）か
らなる反対導電型第２単結晶半導体層（例、Ｐ型ベース
層）と、（ハ）第２単結晶半導体層上に形成された第１
半導体材料（例、Ｓi ）からなる一導電型第３単結晶半
導体層（例、Ｎ型エミッタ層）と、（ニ）第１、第２、
第３単結晶半導体層の側壁に接して埋込み法により形成
された反対導電型第４単結晶半導体層（例、Ｐ型ベース
引き出し層）を具備するＨＢＴである。
ラトランジスタ（ＨＢＴ）の製造方法により得られるＨ
ＢＴの構造は、（イ）基板主面上に形成された第１半導
体材料（例、Ｓi ）からなる一導電型第１単結晶半導体
層（例、Ｎ型コレクタ層）と、（ロ）第１単結晶半導体
層上に形成された第２半導体材料（例、Ｓi −Ｇe ）か
らなる反対導電型第２単結晶半導体層（例、Ｐ型ベース
層）と、（ハ）第２単結晶半導体層上に形成された第１
半導体材料（例、Ｓi ）からなる一導電型第３単結晶半
導体層（例、Ｎ型エミッタ層）と、（ニ）第１、第２、
第３単結晶半導体層の側壁に接して埋込み法により形成
された反対導電型第４単結晶半導体層（例、Ｐ型ベース
引き出し層）を具備するＨＢＴである。
【００１４】そこで、本発明のＨＢＴの製造方法は、
（ａ）半導体主面上に，第１絶縁膜（例、Ｓi Ｏ2 膜）
と、第１絶縁膜と異なるエッチング特性を有する第２絶
縁膜（例、Ｓi Ｎ膜）と、第２絶縁膜と異なるエッチン
グ特性を有する第３絶縁膜（例、Ｓi Ｏ2 膜）とをこの
順に積層する工程と、（ｂ）第１、第２、第３絶縁膜を
貫通し半導体表面に達する開口を形成する工程と、
（ｃ）該開口側壁に露出する第２絶縁膜に接するように
第１、第２及び第３単結晶半導体層をこの順で該開口に
埋め込む工程と、（ｄ）第２絶縁膜を選択除去する工程
と、（ｅ）第２絶縁膜を除去した空隙に第４単結晶半導
体層を埋め込む工程とを具備するＨＢＴの製造方法であ
る。
（ａ）半導体主面上に，第１絶縁膜（例、Ｓi Ｏ2 膜）
と、第１絶縁膜と異なるエッチング特性を有する第２絶
縁膜（例、Ｓi Ｎ膜）と、第２絶縁膜と異なるエッチン
グ特性を有する第３絶縁膜（例、Ｓi Ｏ2 膜）とをこの
順に積層する工程と、（ｂ）第１、第２、第３絶縁膜を
貫通し半導体表面に達する開口を形成する工程と、
（ｃ）該開口側壁に露出する第２絶縁膜に接するように
第１、第２及び第３単結晶半導体層をこの順で該開口に
埋め込む工程と、（ｄ）第２絶縁膜を選択除去する工程
と、（ｅ）第２絶縁膜を除去した空隙に第４単結晶半導
体層を埋め込む工程とを具備するＨＢＴの製造方法であ
る。
【００１５】
【作用】第１、第２及び第３絶縁膜の積層構造を貫通し
て形成した開口中に、例えばＳi ／Ｓi −Ｇe ／Ｓi の
連続選択エピタキシャル成長を行ない、ＨＢＴのコレク
タ、ベース、エミッタの各領域を自己整合的に連続形成
する。この際、エミッタベース界面等が大気にさらされ
ることなく、管理された環境内で連続的にエピタキシャ
ル成長を行なう。このため、製造にあたり、エミッタベ
ース等の界面は不必要な機械的なダメージを受けない
し、汚染されることもなく、界面に起因する従来の問題
は発生しない。
て形成した開口中に、例えばＳi ／Ｓi −Ｇe ／Ｓi の
連続選択エピタキシャル成長を行ない、ＨＢＴのコレク
タ、ベース、エミッタの各領域を自己整合的に連続形成
する。この際、エミッタベース界面等が大気にさらされ
ることなく、管理された環境内で連続的にエピタキシャ
ル成長を行なう。このため、製造にあたり、エミッタベ
ース等の界面は不必要な機械的なダメージを受けない
し、汚染されることもなく、界面に起因する従来の問題
は発生しない。
【００１６】続いて第２絶縁膜（例、Ｓi Ｎ膜）を例え
ば熱燐酸で除去し、ベースＳi −Ｇe 層の側壁を露出さ
せる。このとき同時にコレクタ層及びエミッタ層の側壁
の一部分も露出する。これはベース層の側壁のみを露出
させるのに比べて、製造工程が容易となる。また、ベー
スＳi −Ｇe の側壁部全面を引出し領域とのコンタクト
に使用できるためベース抵抗の増大を防止できる。
ば熱燐酸で除去し、ベースＳi −Ｇe 層の側壁を露出さ
せる。このとき同時にコレクタ層及びエミッタ層の側壁
の一部分も露出する。これはベース層の側壁のみを露出
させるのに比べて、製造工程が容易となる。また、ベー
スＳi −Ｇe の側壁部全面を引出し領域とのコンタクト
に使用できるためベース抵抗の増大を防止できる。
【００１７】さらに第２絶縁膜を選択除去した後、例え
ばエミッタ、ベース、コレクタの露出側壁に接してＳi
あるいはＳi −Ｇe の単結晶層を横方向に成長させ、さ
らに単結晶或いは多結晶の成長を続け、第２絶縁膜を除
去した空隙を埋め、ベース引き出し層を形成する。ベー
ス引き出し層は、第２絶縁膜を介して自己整合的に形成
されると共に、絶縁膜により囲まれるためＰＮ接合を形
成しないので、十分小さなベース抵抗及び浮遊容量の素
子となる。
ばエミッタ、ベース、コレクタの露出側壁に接してＳi
あるいはＳi −Ｇe の単結晶層を横方向に成長させ、さ
らに単結晶或いは多結晶の成長を続け、第２絶縁膜を除
去した空隙を埋め、ベース引き出し層を形成する。ベー
ス引き出し層は、第２絶縁膜を介して自己整合的に形成
されると共に、絶縁膜により囲まれるためＰＮ接合を形
成しないので、十分小さなベース抵抗及び浮遊容量の素
子となる。
【００１８】
【実施例】本発明の実施例について、図面を参照し、以
下説明する。
下説明する。
【００１９】図１は本発明のヘテロバイポーラトランジ
スタの実施例の断面図、図２は、図１に示すＨＢＴの要
部（図１の円周Ｒ内の部分）拡大断面図である。
スタの実施例の断面図、図２は、図１に示すＨＢＴの要
部（図１の円周Ｒ内の部分）拡大断面図である。
【００２０】図１及び図２に示す本発明のＨＢＴの構造
上の特徴は次の通りである。すなわちＳＯＩ（Silicon
on insulater）基板７０の最上層のＮ- 型シリコン層４
３の主面上に、第１半導体材料からなる一導電型第１単
結晶半導体層（Ｎ型シリコン層５２）、第２半導体材料
からなる反対導電型第２単結晶半導体層（Ｐ型Ｓi −Ｇ
e 層）５３及び第１半導体材料からなる一導電型第３単
結晶半導体層（Ｎ型シリコン層）５４がこの順で積層さ
れ、また埋込み法により形成された反対導電型第４単結
晶半導体層（Ｐ型単結晶Ｓi −Ｇe 層）５８ａは、第１
単結晶半導体層（Ｎ型シリコン層）５２、第２単結晶半
導体層（Ｐ型Ｓi −Ｇe 層）５３及び第３単結晶半導体
層（Ｎ型シリコン層）５４のそれぞれの側壁に接してい
る。
上の特徴は次の通りである。すなわちＳＯＩ（Silicon
on insulater）基板７０の最上層のＮ- 型シリコン層４
３の主面上に、第１半導体材料からなる一導電型第１単
結晶半導体層（Ｎ型シリコン層５２）、第２半導体材料
からなる反対導電型第２単結晶半導体層（Ｐ型Ｓi −Ｇ
e 層）５３及び第１半導体材料からなる一導電型第３単
結晶半導体層（Ｎ型シリコン層）５４がこの順で積層さ
れ、また埋込み法により形成された反対導電型第４単結
晶半導体層（Ｐ型単結晶Ｓi −Ｇe 層）５８ａは、第１
単結晶半導体層（Ｎ型シリコン層）５２、第２単結晶半
導体層（Ｐ型Ｓi −Ｇe 層）５３及び第３単結晶半導体
層（Ｎ型シリコン層）５４のそれぞれの側壁に接してい
る。
【００２１】次に上記ＨＢＴの製造方法を述べると共
に、併せてその構造の細部について説明する。
に、併せてその構造の細部について説明する。
【００２２】図３は、上記ＨＢＴに使用するＳＯＩ基板
７０で、シリコン基板４０の上に、シリコン酸化膜４１
を介して、Ｎ+ 型シリコン層４２、Ｎ- 型シリコン層４
３を積層したものである。基板は通常のエピタキシャル
基板やシリコン基板を用いても構わないが、浮遊容量等
の面で、本実施例で用いているようなＳＯＩ基板が望ま
しい。
７０で、シリコン基板４０の上に、シリコン酸化膜４１
を介して、Ｎ+ 型シリコン層４２、Ｎ- 型シリコン層４
３を積層したものである。基板は通常のエピタキシャル
基板やシリコン基板を用いても構わないが、浮遊容量等
の面で、本実施例で用いているようなＳＯＩ基板が望ま
しい。
【００２３】図４において、まず、トレンチアイソレー
ションとリセス法により素子分離領域を形成する。同図
において、トレンチ側壁部の酸化膜４４の厚さは 300nm
で、埋め込みポリシリコン４５は、アンドープで使用し
高抵抗としている。またリセス分離領域の酸化膜４６の
厚さは、 300nmである。これらの膜厚等は、使用するト
ランジスタの印加電圧、浮遊容量等により適当なものを
使用する。また素子形成部のＡ領域とコレクタ引き出し
部のＢ領域の表面には、比較的薄い熱酸化膜（第１絶縁
膜）４７を形成する。本実施例では、50nmの酸化膜を使
用している。
ションとリセス法により素子分離領域を形成する。同図
において、トレンチ側壁部の酸化膜４４の厚さは 300nm
で、埋め込みポリシリコン４５は、アンドープで使用し
高抵抗としている。またリセス分離領域の酸化膜４６の
厚さは、 300nmである。これらの膜厚等は、使用するト
ランジスタの印加電圧、浮遊容量等により適当なものを
使用する。また素子形成部のＡ領域とコレクタ引き出し
部のＢ領域の表面には、比較的薄い熱酸化膜（第１絶縁
膜）４７を形成する。本実施例では、50nmの酸化膜を使
用している。
【００２４】図５において、ベース引き出し電極層（外
部ベースともいう）の一部となるＰ型ポリシリコン層４
８を、基板表面全体に形成する。このポリシリコン層４
８の厚さは、 200nmである。ポリシリコンへの不純物ド
ーピングは、膜形成時に行なっても、膜形成後ドーピン
グしても構わない。次にＰ型ポリシリコン層４８のう
ち、図中Ｃで示した素子形成領域の部分を除去する。さ
らに表面全体にシリコン窒化膜（第２絶縁膜）４９及び
シリコン酸化膜（第３絶縁膜）５０をＣＶＤ法で形成す
る。なお窒化膜（Ｓi Ｎ膜）４９の膜厚は 200nm、酸化
膜５０の膜厚は、400nm を用いる。なお、図４及び図５
に示す製造工程は、本発明製造方法の（ａ）工程の実施
例である。
部ベースともいう）の一部となるＰ型ポリシリコン層４
８を、基板表面全体に形成する。このポリシリコン層４
８の厚さは、 200nmである。ポリシリコンへの不純物ド
ーピングは、膜形成時に行なっても、膜形成後ドーピン
グしても構わない。次にＰ型ポリシリコン層４８のう
ち、図中Ｃで示した素子形成領域の部分を除去する。さ
らに表面全体にシリコン窒化膜（第２絶縁膜）４９及び
シリコン酸化膜（第３絶縁膜）５０をＣＶＤ法で形成す
る。なお窒化膜（Ｓi Ｎ膜）４９の膜厚は 200nm、酸化
膜５０の膜厚は、400nm を用いる。なお、図４及び図５
に示す製造工程は、本発明製造方法の（ａ）工程の実施
例である。
【００２５】図６において、素子形成領域に該当する部
分のシリコン酸化膜（第３絶縁膜）５０、シリコン窒化
膜（第２絶縁膜）４９、及び熱酸化膜（第１絶縁膜）４
７を貫通して、基板７０の表面層４３に達する開口５１
を形成する（請求項２（ｂ）の実施例）。開口の形成手
法は、通常のリソグラフィー技術によるレジストブロッ
クを用い、ＲＩＥ法で連続してエッチングする。ここで
注意を要する点は、前記Ｃ領域の中に確実に開口を形成
することで、開口側壁にＰ型ポリシリコン層４８が露出
してはいけない。また安全をきすため、むやみに前記Ｃ
領域を大きくすると、外部ベースの接続領域が形成でき
ない。接続できてもベース抵抗が大きくなる等の問題が
発生する。加工精度の許す範囲でＣ領域を小さくする事
が肝要である。本実施例では、Ｃ領域と開口５１の設計
上の合わせ余裕は 0.3μm としている。最悪でも 0.5μ
m 以下を実現することにより、ベース抵抗増大に伴う素
子特性の劣化を避けることが可能である。
分のシリコン酸化膜（第３絶縁膜）５０、シリコン窒化
膜（第２絶縁膜）４９、及び熱酸化膜（第１絶縁膜）４
７を貫通して、基板７０の表面層４３に達する開口５１
を形成する（請求項２（ｂ）の実施例）。開口の形成手
法は、通常のリソグラフィー技術によるレジストブロッ
クを用い、ＲＩＥ法で連続してエッチングする。ここで
注意を要する点は、前記Ｃ領域の中に確実に開口を形成
することで、開口側壁にＰ型ポリシリコン層４８が露出
してはいけない。また安全をきすため、むやみに前記Ｃ
領域を大きくすると、外部ベースの接続領域が形成でき
ない。接続できてもベース抵抗が大きくなる等の問題が
発生する。加工精度の許す範囲でＣ領域を小さくする事
が肝要である。本実施例では、Ｃ領域と開口５１の設計
上の合わせ余裕は 0.3μm としている。最悪でも 0.5μ
m 以下を実現することにより、ベース抵抗増大に伴う素
子特性の劣化を避けることが可能である。
【００２６】図７（ａ）は、同図（ｂ）の円周Ｒ内の部
分拡大断面図である。同図では、前記開口５１内にＮ型
コレクタシリコン層（第１単結晶半導体層）５２、Ｐ型
ベースＳi −Ｇe 層（第２単結晶半導体層）５３、Ｎ型
エミッタシリコン層（第３単結晶半導体層）５４、Ｎ+
型エミッタシリコン層５５及び金属シリサイド層５６を
選択形成させる（請求項２（ｃ）の実施例）。シリサイ
ド層５６以外は、減圧ＣＶＤ法によりエピタキシャル成
長で連続的に形成される。すなわち大気にさらされるこ
となく、管理された環境内で行なわれる。なお、上記第
１乃至第３単結晶半導体層５２、５３、５４の各層厚
は、開口５１の側壁に露出するシリコン窒化膜４９に接
するようにあらかじめ調製をしておく。またＮ+ 型シリ
コン層５５は多結晶であっても構わない。
分拡大断面図である。同図では、前記開口５１内にＮ型
コレクタシリコン層（第１単結晶半導体層）５２、Ｐ型
ベースＳi −Ｇe 層（第２単結晶半導体層）５３、Ｎ型
エミッタシリコン層（第３単結晶半導体層）５４、Ｎ+
型エミッタシリコン層５５及び金属シリサイド層５６を
選択形成させる（請求項２（ｃ）の実施例）。シリサイ
ド層５６以外は、減圧ＣＶＤ法によりエピタキシャル成
長で連続的に形成される。すなわち大気にさらされるこ
となく、管理された環境内で行なわれる。なお、上記第
１乃至第３単結晶半導体層５２、５３、５４の各層厚
は、開口５１の側壁に露出するシリコン窒化膜４９に接
するようにあらかじめ調製をしておく。またＮ+ 型シリ
コン層５５は多結晶であっても構わない。
【００２７】次に図８において、基板表面全体にＣＶＤ
法によりシリコン酸化膜５７を形成する。膜厚 400nmと
する。
法によりシリコン酸化膜５７を形成する。膜厚 400nmと
する。
【００２８】図９（ａ）は、同図（ｂ）の円周Ｒ内の部
分拡大断面図である。同図では、素子要部の周辺に形成
される外部ベース引き出し領域の端部を規定するため、
素子要部領域Ｄ以外のシリコン酸化膜５７及び５０並び
にシリコン窒化膜４９をＲＩＥ法で除去する。この場合
も、領域Ｄは、開口を形成する場合（図６に示す工程）
と同様に極力小さくする必要がある。本実施例では、図
５に示すポリシリコン層４８の開口部Ｃの外周に 0.3μ
m の余裕で設計する。
分拡大断面図である。同図では、素子要部の周辺に形成
される外部ベース引き出し領域の端部を規定するため、
素子要部領域Ｄ以外のシリコン酸化膜５７及び５０並び
にシリコン窒化膜４９をＲＩＥ法で除去する。この場合
も、領域Ｄは、開口を形成する場合（図６に示す工程）
と同様に極力小さくする必要がある。本実施例では、図
５に示すポリシリコン層４８の開口部Ｃの外周に 0.3μ
m の余裕で設計する。
【００２９】次に図１０では、Ｐ型ポリシリコン層４８
のうち、外部ベース引き出し領域として用いない部分を
除去する。
のうち、外部ベース引き出し領域として用いない部分を
除去する。
【００３０】図１１（ａ）は、同図（ｂ）の円周Ｒ内の
部分拡大断面図である。同図では、熱燐酸により、シリ
コン窒化膜（第２絶縁膜）４９のみを選択的にエッチン
グ除去し、図７に示す工程で積層したエピタキシャル層
５２、５３、５４（第１、第２、第３単結晶半導体層）
のそれぞれの層の側壁が露出する開口Ｆを設ける（請求
項２（ｄ）の実施例）。すなわち開口ＦがＮ型コレクタ
シリコン層５２、Ｐ型ベースＳi −Ｇe 層５３及びＮ型
エミッタシリコン層５４の側壁にまたがるようにしあら
かじめ各層厚を調製しておく必要がある。
部分拡大断面図である。同図では、熱燐酸により、シリ
コン窒化膜（第２絶縁膜）４９のみを選択的にエッチン
グ除去し、図７に示す工程で積層したエピタキシャル層
５２、５３、５４（第１、第２、第３単結晶半導体層）
のそれぞれの層の側壁が露出する開口Ｆを設ける（請求
項２（ｄ）の実施例）。すなわち開口ＦがＮ型コレクタ
シリコン層５２、Ｐ型ベースＳi −Ｇe 層５３及びＮ型
エミッタシリコン層５４の側壁にまたがるようにしあら
かじめ各層厚を調製しておく必要がある。
【００３１】次に図１２では、第２絶縁膜４９を除去し
て形成された開口（空隙）Ｆを含み、かつＰ型ポリシリ
コン層４８を包むように、Ｐ型Ｓi −Ｇe 層５８を選択
的に成長させる（請求項２（ｅ）の実施例）。この時、
第１、第２、第３単結晶半導体層の側壁に接する部分に
は、単結晶Ｓi −Ｇe 層（第４単結晶半導体層）５８ａ
が、またＰ型ポリシリコン層４８の周囲には、多結晶Ｓ
i −Ｇe 層５８ｂが成長する。これにより素子部のベー
ス領域５３は、外部ベース引き出し領域に接続される。
なお外部ベース引き出し領域はＰ型ポリシリコン層４８
とＳi −Ｇe 層５８との積層膜により形成される。従っ
て、Ｐ型ポリシリコン層４８の抵抗を調整することによ
り、ベース引き出し抵抗を小さくできる。
て形成された開口（空隙）Ｆを含み、かつＰ型ポリシリ
コン層４８を包むように、Ｐ型Ｓi −Ｇe 層５８を選択
的に成長させる（請求項２（ｅ）の実施例）。この時、
第１、第２、第３単結晶半導体層の側壁に接する部分に
は、単結晶Ｓi −Ｇe 層（第４単結晶半導体層）５８ａ
が、またＰ型ポリシリコン層４８の周囲には、多結晶Ｓ
i −Ｇe 層５８ｂが成長する。これにより素子部のベー
ス領域５３は、外部ベース引き出し領域に接続される。
なお外部ベース引き出し領域はＰ型ポリシリコン層４８
とＳi −Ｇe 層５８との積層膜により形成される。従っ
て、Ｐ型ポリシリコン層４８の抵抗を調整することによ
り、ベース引き出し抵抗を小さくできる。
【００３２】図１３において、基板表面全面に、ＣＶＤ
法により、シリコン酸化膜５９を形成し、通常の平滑化
技術を用い、全面の平滑化を行ない、次に酸化膜の膜厚
を減少させ、エミッタ上部を露出させる。
法により、シリコン酸化膜５９を形成し、通常の平滑化
技術を用い、全面の平滑化を行ない、次に酸化膜の膜厚
を減少させ、エミッタ上部を露出させる。
【００３３】次に図１において、公知の方法により、シ
リコン酸化膜５９に、コレクタＨ及びベースＧのコンタ
クト開口をそれぞれ形成した後、コレクタ電極６２、ベ
ース電極６１及びエミッタ電極６０を形成する。
リコン酸化膜５９に、コレクタＨ及びベースＧのコンタ
クト開口をそれぞれ形成した後、コレクタ電極６２、ベ
ース電極６１及びエミッタ電極６０を形成する。
【００３４】上記の実施例においては、基板主面上に形
成される第１絶縁膜（Ｓi ０2 ）４７、第２絶縁膜（Ｓ
i Ｎ）４９及び第３絶縁膜（Ｓi Ｏ2 ）５０から成る積
層構造中に、基板に達する開口５１を設け、第１（Ｓi
）、第２（Ｓi −Ｇe ）及び第３（Ｓi ）単結晶半導
体層５２、５３及び５４をこの順で連続選択エピタキシ
ャル成長により埋め込み、トランジスタ作用をするエミ
ッタ・ベース接合及びベース・コレクタ接合をセルフア
ライメントで形成する。この際、接合を形成するエミッ
タ、ベース及びコレクタのそれぞれの界面は、大気にさ
らされたり、イオン衝撃を受けたりすることなく、管理
された環境内で、連続的に形成されるので、従来例に見
られる汚染や結晶の乱れ等の界面に起因する問題は発生
しない。
成される第１絶縁膜（Ｓi ０2 ）４７、第２絶縁膜（Ｓ
i Ｎ）４９及び第３絶縁膜（Ｓi Ｏ2 ）５０から成る積
層構造中に、基板に達する開口５１を設け、第１（Ｓi
）、第２（Ｓi −Ｇe ）及び第３（Ｓi ）単結晶半導
体層５２、５３及び５４をこの順で連続選択エピタキシ
ャル成長により埋め込み、トランジスタ作用をするエミ
ッタ・ベース接合及びベース・コレクタ接合をセルフア
ライメントで形成する。この際、接合を形成するエミッ
タ、ベース及びコレクタのそれぞれの界面は、大気にさ
らされたり、イオン衝撃を受けたりすることなく、管理
された環境内で、連続的に形成されるので、従来例に見
られる汚染や結晶の乱れ等の界面に起因する問題は発生
しない。
【００３５】トランジスタ作用をするエミッタ、ベース
及びコレクタの各層を形成した後、第２絶縁膜（Ｓi
Ｎ）を熱燐酸で選択的に除去し、空隙を形成し、前記ベ
ース層の側面並びにエミッタ層とコレクタ層との各側面
の一部分を露出させる。次にこの露出した側面にＳi −
Ｇe 単結晶層を横方向に成長させ、さらに前記空隙を埋
め込むように、単結晶あるいは多結晶の成長を続けるこ
とにより、容易に低抵抗のベース引き出し層を形成でき
る。またこのベース引き出し層は、第１及び第３絶縁膜
等に囲まれ、コレクタまたはエミッタ領域と接合を形成
しないので、浮遊容量は十分小さくなる。
及びコレクタの各層を形成した後、第２絶縁膜（Ｓi
Ｎ）を熱燐酸で選択的に除去し、空隙を形成し、前記ベ
ース層の側面並びにエミッタ層とコレクタ層との各側面
の一部分を露出させる。次にこの露出した側面にＳi −
Ｇe 単結晶層を横方向に成長させ、さらに前記空隙を埋
め込むように、単結晶あるいは多結晶の成長を続けるこ
とにより、容易に低抵抗のベース引き出し層を形成でき
る。またこのベース引き出し層は、第１及び第３絶縁膜
等に囲まれ、コレクタまたはエミッタ領域と接合を形成
しないので、浮遊容量は十分小さくなる。
【００３６】
【発明の効果】これまで詳述したように、本発明では、
製造工程中、膜べり、結晶性の乱れ等、不必要な機械的
なダメージをベース層に与えたり、ベースＳi −Ｇe 層
の表面を外気に露出したりすることなく、エミッタベー
ス界面の制御性を向上させると共に、特に難度の高い工
程を用いることなく、セルフアライメントによるベース
エミッタ構造を実現し、十分に低いベース抵抗、十分に
小さな浮遊容量の素子を形成できる。すなわち本発明に
より、デバイスのより高速化が実現できるＨＢＴと、そ
の製造方法を提供することができた。
製造工程中、膜べり、結晶性の乱れ等、不必要な機械的
なダメージをベース層に与えたり、ベースＳi −Ｇe 層
の表面を外気に露出したりすることなく、エミッタベー
ス界面の制御性を向上させると共に、特に難度の高い工
程を用いることなく、セルフアライメントによるベース
エミッタ構造を実現し、十分に低いベース抵抗、十分に
小さな浮遊容量の素子を形成できる。すなわち本発明に
より、デバイスのより高速化が実現できるＨＢＴと、そ
の製造方法を提供することができた。
【図１】本発明のＨＢＴの実施例の断面図である。
【図２】図１に示すＨＢＴの要部拡大断面図である
【図３】図１に示すＨＢＴの製造工程を示す断面図であ
る。
る。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】同図（ａ）は同図（ｂ）の要部拡大断面図であ
り、同図（ｂ）は図６に続く製造工程を示す断面図であ
る。
り、同図（ｂ）は図６に続く製造工程を示す断面図であ
る。
【図８】図７（ｂ）に続く製造工程を示す断面図であ
る。
る。
【図９】同図（ａ）は同図（ｂ）の要部拡大断面図であ
り、同図（ｂ）は図８に続く製造工程を示す断面図であ
る。
り、同図（ｂ）は図８に続く製造工程を示す断面図であ
る。
【図１０】図９（ｂ）に続く製造工程を示す断面図であ
る。
る。
【図１１】同図（ａ）は同図（ｂ）の要部拡大断面図で
あり、同図（ｂ）は図１０に続く製造工程を示す断面図
である。
あり、同図（ｂ）は図１０に続く製造工程を示す断面図
である。
【図１２】図１１（ｂ）に続く製造工程を示す断面図で
ある。
ある。
【図１３】図１２に続く製造工程を示す断面図である。
【図１４】第１従来例のＨＢＴの断面図である。
【図１５】第２従来例のＨＢＴの断面図である。
【図１６】第３従来例のＨＢＴの断面図である。
４７ 第１絶縁膜（熱酸化膜） ４８ Ｐ型ポリシリコン層 ４９ 第２絶縁膜（シリコン窒化膜） ５０ 第３絶縁膜（シリコン酸化膜） ５２ 第１単結晶半導体層（Ｎ型コレクタシリコン
層） ５３ 第２単結晶半導体層（Ｐ型ベースＳi −Ｇe
層） ５４ 第３単結晶半導体層（Ｎ型エミッタシリコン
層） ５６ 金属シリサイド層 ５７ シリコン酸化膜 ５８ａ 第４単結晶半導体層（Ｐ型Ｓi −Ｇe 層） ５８ｂ 多結晶Ｓi −Ｇe 層 ５９ シリコン酸化膜 ６０ エミッタ電極 ６１ ベース電極 ６２ コレクタ電極 ７０ ＳＯＩ基板 Ａ 素子形成部領域 Ｂ コレクタ引出し部領域 Ｅ 外部ベース引出し領域 Ｆ 第２絶縁膜を除去した空隙
層） ５３ 第２単結晶半導体層（Ｐ型ベースＳi −Ｇe
層） ５４ 第３単結晶半導体層（Ｎ型エミッタシリコン
層） ５６ 金属シリサイド層 ５７ シリコン酸化膜 ５８ａ 第４単結晶半導体層（Ｐ型Ｓi −Ｇe 層） ５８ｂ 多結晶Ｓi −Ｇe 層 ５９ シリコン酸化膜 ６０ エミッタ電極 ６１ ベース電極 ６２ コレクタ電極 ７０ ＳＯＩ基板 Ａ 素子形成部領域 Ｂ コレクタ引出し部領域 Ｅ 外部ベース引出し領域 Ｆ 第２絶縁膜を除去した空隙
フロントページの続き (72)発明者 熊丸 邦明 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (56)参考文献 特開 昭61−242073（ＪＰ，Ａ) 特開 平２−44772（ＪＰ，Ａ) 特開 平１−278070（ＪＰ，Ａ) 特開 平２−159036（ＪＰ，Ａ) 特開 平２−159723（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/73
Claims (1)
- 【請求項１】 基板主面上に形成された第１半導体材料か
らなる一導電型第１単結晶半導体層と、第１単結晶半導
体層上に形成された第２半導体材料からなる反対導電型
第２単結晶半導体層と、第２単結晶半導体層上に形成さ
れた第１半導体材料からなる一導電型第３単結晶半導体
層と、第１、第２、第３単結晶半導体層の側壁に 向かっ
て埋込み法により、該側壁に接して形成された反対導電
型第４単結晶半導体層とを具備するヘテロバイポーラト
ランジスタを製造するにあたり、 （ａ）半導体主面上に、第１絶縁膜と、第１絶縁膜と異
なるエッチング特性を有する第２絶縁膜と、第２絶縁膜
と異なるエッチング特性を有する第３絶縁膜とをこの順
に積層する工程と、（ｂ）第１、第２、第３絶縁膜を貫
通し半導体表面に達する開口を形成する工程と、（ｃ）
該開口側壁に露出する第２絶縁膜に接するように第１、
第２及び第３単結晶半導体層をこの順で該開口に埋め込
む工程と、（ｄ）第２絶縁膜を選択除去する工程と、
（ｅ）第２絶縁膜を除去した空隙に第４単結晶半導体層
を埋め込む工程とを具備するヘテロバイポーラトランジ
スタの製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121283A JP2971246B2 (ja) | 1992-04-15 | 1992-04-15 | ヘテロバイポーラトランジスタの製造方法 |
| KR1019930006199A KR0132769B1 (ko) | 1992-04-15 | 1993-04-14 | 헤테로 바이폴라 트랜지스터와 그 제조 방법 |
| US08/045,707 US5365090A (en) | 1992-04-15 | 1993-04-14 | Hetero bipolar transistor and method of manufacturing the same |
| EP93106125A EP0566112B1 (en) | 1992-04-15 | 1993-04-15 | Method of manufacturing a heterojunction bipolar transistor |
| DE69320520T DE69320520T2 (de) | 1992-04-15 | 1993-04-15 | Verfahren zur Herstellung eines Heteroübergangsbipolartransistors |
| US08/280,199 US5399511A (en) | 1992-04-15 | 1994-07-25 | Method of manufacturing a hetero bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121283A JP2971246B2 (ja) | 1992-04-15 | 1992-04-15 | ヘテロバイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291286A JPH05291286A (ja) | 1993-11-05 |
| JP2971246B2 true JP2971246B2 (ja) | 1999-11-02 |
Family
ID=14807426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121283A Expired - Fee Related JP2971246B2 (ja) | 1992-04-15 | 1992-04-15 | ヘテロバイポーラトランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5365090A (ja) |
| EP (1) | EP0566112B1 (ja) |
| JP (1) | JP2971246B2 (ja) |
| KR (1) | KR0132769B1 (ja) |
| DE (1) | DE69320520T2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| DE69409780T2 (de) * | 1993-12-20 | 1998-11-12 | Nippon Electric Co | Verfahren zur Herstellung opto-elektrischer Halbleiterbauelemente |
| US5646073A (en) * | 1995-01-18 | 1997-07-08 | Lsi Logic Corporation | Process for selective deposition of polysilicon over single crystal silicon substrate and resulting product |
| US5834800A (en) * | 1995-04-10 | 1998-11-10 | Lucent Technologies Inc. | Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions |
| US5620907A (en) * | 1995-04-10 | 1997-04-15 | Lucent Technologies Inc. | Method for making a heterojunction bipolar transistor |
| KR970054343A (ko) * | 1995-12-20 | 1997-07-31 | 이준 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
| KR100275544B1 (ko) * | 1995-12-20 | 2001-01-15 | 이계철 | 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법 |
| DE19609933A1 (de) * | 1996-03-14 | 1997-09-18 | Daimler Benz Ag | Verfahren zur Herstellung eines Heterobipolartransistors |
| JP2877108B2 (ja) * | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5773350A (en) * | 1997-01-28 | 1998-06-30 | National Semiconductor Corporation | Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base |
| JP3137044B2 (ja) * | 1997-08-20 | 2001-02-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH11126781A (ja) | 1997-10-24 | 1999-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000012552A (ja) | 1998-06-17 | 2000-01-14 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| US6368930B1 (en) * | 1998-10-02 | 2002-04-09 | Ziptronix | Self aligned symmetric process and device |
| FR2800197B1 (fr) * | 1999-10-25 | 2003-02-07 | St Microelectronics Sa | Procede de definition de deux zones autoalignees a la surface superieure d'un substrat |
| US6251738B1 (en) | 2000-01-10 | 2001-06-26 | International Business Machines Corporation | Process for forming a silicon-germanium base of heterojunction bipolar transistor |
| US6573539B2 (en) * | 2000-01-10 | 2003-06-03 | International Business Machines Corporation | Heterojunction bipolar transistor with silicon-germanium base |
| US6346453B1 (en) * | 2000-01-27 | 2002-02-12 | Sige Microsystems Inc. | Method of producing a SI-GE base heterojunction bipolar device |
| US6674102B2 (en) * | 2001-01-25 | 2004-01-06 | International Business Machines Corporation | Sti pull-down to control SiGe facet growth |
| US7214593B2 (en) * | 2001-02-01 | 2007-05-08 | International Business Machines Corporation | Passivation for improved bipolar yield |
| US6534802B1 (en) * | 2001-05-07 | 2003-03-18 | Newport Fab, Llc | Method for reducing base to collector capacitance and related structure |
| EP1280189A1 (en) * | 2001-07-16 | 2003-01-29 | Alcatel | Process for selective epitaxial growth and bipolar transistor made by using such process |
| US6774455B2 (en) * | 2001-10-01 | 2004-08-10 | Texas Instruments Incorporated | Semiconductor device with a collector contact in a depressed well-region |
| US6656809B2 (en) | 2002-01-15 | 2003-12-02 | International Business Machines Corporation | Method to fabricate SiGe HBTs with controlled current gain and improved breakdown voltage characteristics |
| US6936519B2 (en) * | 2002-08-19 | 2005-08-30 | Chartered Semiconductor Manufacturing, Ltd. | Double polysilicon bipolar transistor and method of manufacture therefor |
| CN100472801C (zh) | 2003-04-10 | 2009-03-25 | 印芬龙科技股份有限公司 | 制造双极型半导体元件的方法和相应的双极型半导体元件 |
| US7011590B2 (en) * | 2003-07-08 | 2006-03-14 | Shimano, Inc. | Shift assist apparatus for a bicycle transmission |
| US6987055B2 (en) * | 2004-01-09 | 2006-01-17 | Micron Technology, Inc. | Methods for deposition of semiconductor material |
| EP1842229B1 (en) * | 2005-01-18 | 2011-01-12 | Nxp B.V. | Bipolar transistor and method of fabricating the same |
| EP1913630A2 (en) * | 2005-08-03 | 2008-04-23 | Nxp B.V. | Semiconductor device and method of manufacturing such a device |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| KR101244898B1 (ko) | 2006-06-28 | 2013-03-19 | 삼성디스플레이 주식회사 | 유기 박막 트랜지스터 기판 및 그 제조 방법 |
| US7598539B2 (en) * | 2007-06-01 | 2009-10-06 | Infineon Technologies Ag | Heterojunction bipolar transistor and method for making same |
| US8975146B2 (en) * | 2013-05-01 | 2015-03-10 | International Business Machines Corporation | Trench isolation structures and methods for bipolar junction transistors |
| US9324884B1 (en) * | 2015-02-12 | 2016-04-26 | Cindy X. Qiu | Metal oxynitride diode devices |
| DE102016207536B4 (de) * | 2016-05-02 | 2020-03-19 | Infineon Technologies Dresden Gmbh | Verfahren zum Herstellen eines Bipolartransistors |
| US10916642B2 (en) * | 2019-04-18 | 2021-02-09 | Globalfoundries U.S. Inc. | Heterojunction bipolar transistor with emitter base junction oxide interface |
| TWI755694B (zh) * | 2020-03-12 | 2022-02-21 | 力晶積成電子製造股份有限公司 | 半導體元件及其製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL266513A (ja) * | 1960-07-01 | |||
| JPS6010776A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
| DE3564518D1 (en) * | 1984-09-29 | 1988-09-22 | Toshiba Kk | Heterojunction bipolar transistor and method of manufacturing the same |
| JPS61147571A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JPS61198776A (ja) * | 1985-02-28 | 1986-09-03 | Fujitsu Ltd | ヘテロ接合バイポ−ラトランジスタおよびその製造方法 |
| GB8708926D0 (en) * | 1987-04-14 | 1987-05-20 | British Telecomm | Bipolar transistor |
| JPS63291468A (ja) * | 1987-05-25 | 1988-11-29 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタ |
| JPS6489365A (en) * | 1987-09-29 | 1989-04-03 | Nec Corp | Semiconductor device |
| NL8800157A (nl) * | 1988-01-25 | 1989-08-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPH0244772A (ja) * | 1988-08-05 | 1990-02-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US4935797A (en) * | 1988-10-31 | 1990-06-19 | International Business Machines Corporation | Heterojunction bipolar transistors |
| US5198689A (en) * | 1988-11-30 | 1993-03-30 | Fujitsu Limited | Heterojunction bipolar transistor |
| US5140400A (en) * | 1989-03-29 | 1992-08-18 | Canon Kabushiki Kaisha | Semiconductor device and photoelectric converting apparatus using the same |
| EP0430279A3 (en) * | 1989-12-01 | 1991-07-03 | Hewlett-Packard Company | Si/sige heterojunction bipolar transistor utilizing advanced epitaxial deposition techniques and method of manufacture |
| EP0550962A3 (en) * | 1992-01-08 | 1993-09-29 | American Telephone And Telegraph Company | Heterojunction bipolar transistor |
-
1992
- 1992-04-15 JP JP4121283A patent/JP2971246B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-14 US US08/045,707 patent/US5365090A/en not_active Expired - Lifetime
- 1993-04-14 KR KR1019930006199A patent/KR0132769B1/ko not_active IP Right Cessation
- 1993-04-15 DE DE69320520T patent/DE69320520T2/de not_active Expired - Fee Related
- 1993-04-15 EP EP93106125A patent/EP0566112B1/en not_active Expired - Lifetime
-
1994
- 1994-07-25 US US08/280,199 patent/US5399511A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69320520D1 (de) | 1998-10-01 |
| US5365090A (en) | 1994-11-15 |
| KR930022584A (ko) | 1993-11-24 |
| EP0566112A2 (en) | 1993-10-20 |
| EP0566112A3 (en) | 1994-09-07 |
| JPH05291286A (ja) | 1993-11-05 |
| EP0566112B1 (en) | 1998-08-26 |
| DE69320520T2 (de) | 1999-02-11 |
| KR0132769B1 (ko) | 1998-04-16 |
| US5399511A (en) | 1995-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2971246B2 (ja) | ヘテロバイポーラトランジスタの製造方法 | |
| US6436781B2 (en) | High speed and low parasitic capacitance semiconductor device and method for fabricating the same | |
| US5766999A (en) | Method for making self-aligned bipolar transistor | |
| JP3195185B2 (ja) | バーチカル・ヘテロ接合バイポーラ・トランジスタの製造方法 | |
| JP2679639B2 (ja) | 半導体装置及びその製造方法 | |
| US5250448A (en) | Method of fabricating a miniaturized heterojunction bipolar transistor | |
| JP2746225B2 (ja) | 半導体装置及びその製造方法 | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| JP2003338558A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2720793B2 (ja) | 半導体装置の製造方法 | |
| JP2629644B2 (ja) | 半導体装置の製造方法 | |
| US6888221B1 (en) | BICMOS technology on SIMOX wafers | |
| US6642553B1 (en) | Bipolar transistor and method for producing same | |
| JP3172031B2 (ja) | 半導体装置の製造方法 | |
| JP2924417B2 (ja) | 半導体装置 | |
| JP2705344B2 (ja) | 半導体装置及びその製造方法 | |
| JP3332079B2 (ja) | 半導体装置及びその製造方法 | |
| JP2613031B2 (ja) | バイポーラトランジスターの製造方法 | |
| JP3191479B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2850669B2 (ja) | 半導体装置 | |
| JP3908023B2 (ja) | 半導体装置の製造方法 | |
| JP3053831B2 (ja) | 半導体装置およびその製造方法 | |
| JP3219796B2 (ja) | バイポーラ型半導体装置の製造方法 | |
| JP3232759B2 (ja) | 半導体装置 | |
| JP3351661B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |