JP2003338558A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JP2003338558A JP2003338558A JP2002145749A JP2002145749A JP2003338558A JP 2003338558 A JP2003338558 A JP 2003338558A JP 2002145749 A JP2002145749 A JP 2002145749A JP 2002145749 A JP2002145749 A JP 2002145749A JP 2003338558 A JP2003338558 A JP 2003338558A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- transistor
- polycrystalline silicon
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 146
- 238000000034 method Methods 0.000 claims abstract description 70
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 47
- 229910052710 silicon Inorganic materials 0.000 claims description 47
- 239000010703 silicon Substances 0.000 claims description 47
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 33
- 239000013078 crystal Substances 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 14
- 230000001590 oxidative effect Effects 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000012545 processing Methods 0.000 claims description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 125000004429 atom Chemical group 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 238000011282 treatment Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910005742 Ge—C Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000007865 diluting Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000265 homogenisation Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 240000006711 Pistacia vera Species 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
- H01L21/82285—Complementary vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 超高速のＮＰＮトランジスタと高速のＰＮＰ
トランジスタとが同一チップに形成された半導体装置
を、従来に比べ工程数が大幅に削減されたプロセスで製
造することを可能にする。 【解決手段】 各トランジスタ部において絶縁膜８に第
１の開口が形成され、多結晶シリコン層１１に第１の開
口より小さい第２の開口が該第１の開口と同軸に形成さ
れる。第１の開口はＮ型のエピタキシャル層５の表面か
ら成長した単結晶層とＰ型の多結晶シリコン層１１の底
面の一部から成長した多結晶層で埋められ、上記単結晶
層は少なくともＰ型の単結晶シリコン層を含む。ＰＮＰ
トランジスタ部では、該単結晶シリコン層をエミッタ領
域の一部とし、ＮＰＮトランジスタ部では、該単結晶シ
リコン層を活性ベース領域とする。
トランジスタとが同一チップに形成された半導体装置
を、従来に比べ工程数が大幅に削減されたプロセスで製
造することを可能にする。 【解決手段】 各トランジスタ部において絶縁膜８に第
１の開口が形成され、多結晶シリコン層１１に第１の開
口より小さい第２の開口が該第１の開口と同軸に形成さ
れる。第１の開口はＮ型のエピタキシャル層５の表面か
ら成長した単結晶層とＰ型の多結晶シリコン層１１の底
面の一部から成長した多結晶層で埋められ、上記単結晶
層は少なくともＰ型の単結晶シリコン層を含む。ＰＮＰ
トランジスタ部では、該単結晶シリコン層をエミッタ領
域の一部とし、ＮＰＮトランジスタ部では、該単結晶シ
リコン層を活性ベース領域とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、具体的にはＮＰＮトラン
ジスタとＰＮＰトランジスタとが同じチップに形成され
た半導体装置、及びこれらのバイポーラトランジスタと
ＭＯＳトランジスタとが同じチップに形成された半導体
装置、更にこのような半導体装置の製造方法に関する。
製造方法に関するものであり、具体的にはＮＰＮトラン
ジスタとＰＮＰトランジスタとが同じチップに形成され
た半導体装置、及びこれらのバイポーラトランジスタと
ＭＯＳトランジスタとが同じチップに形成された半導体
装置、更にこのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】バイポーラデバイス（ＢＪＴ）が、ＭＯ
Ｓデバイスと比較して優れている点の一つに高速性があ
る。これはトランジスタ自体の高速性及び電流駆動能力
の高さに起因している。しかしながらバイポーラデバイ
スは消費電力が比較的大きいため、大規模な集積化には
適さないというデメリットがある。
Ｓデバイスと比較して優れている点の一つに高速性があ
る。これはトランジスタ自体の高速性及び電流駆動能力
の高さに起因している。しかしながらバイポーラデバイ
スは消費電力が比較的大きいため、大規模な集積化には
適さないというデメリットがある。
【０００３】ＭＯＳデバイスは、旧来のＮＭＯＳトラン
ジスタかＰＭＯＳトランジスタのどちらかをアクティブ
素子としてチップに形成した構造から、両者を同一チッ
プ内に形成したＣＭＯＳ構造とすることにより、消費電
力の大幅な低減を可能としている。
ジスタかＰＭＯＳトランジスタのどちらかをアクティブ
素子としてチップに形成した構造から、両者を同一チッ
プ内に形成したＣＭＯＳ構造とすることにより、消費電
力の大幅な低減を可能としている。
【０００４】一方、バイポーラデバイスにおいては、Ｓ
ｉＧｅ：ＨＢＴ（ベースにＳｉＧｅ層を用いたヘテロバ
イポーラトランジスタ）に代表される超高速ＮＰＮトラ
ンジスタに近い動作速度を有する高速ＰＮＰトランジス
タに対するニーズが高まっている。これは、超高速のＮ
ＰＮトランジスタ及び高速のＰＮＰトランジスタの相補
型回路を基本回路としこれらを同じチップに形成するこ
とができれば、高速性能及び高駆動能力を維持したま
ま、あるいは更に増強した上で、消費電流を大幅に削減
することが可能となり、電源回路の消費電流の低減、オ
ペアンプの高速化及び低消費電力化等が実現されるから
である。
ｉＧｅ：ＨＢＴ（ベースにＳｉＧｅ層を用いたヘテロバ
イポーラトランジスタ）に代表される超高速ＮＰＮトラ
ンジスタに近い動作速度を有する高速ＰＮＰトランジス
タに対するニーズが高まっている。これは、超高速のＮ
ＰＮトランジスタ及び高速のＰＮＰトランジスタの相補
型回路を基本回路としこれらを同じチップに形成するこ
とができれば、高速性能及び高駆動能力を維持したま
ま、あるいは更に増強した上で、消費電流を大幅に削減
することが可能となり、電源回路の消費電流の低減、オ
ペアンプの高速化及び低消費電力化等が実現されるから
である。
【０００５】また、ＣＭＯＳデバイスの高速化に伴い、
ＣＭＯＳデバイスとバイポーラデバイスとのインターフ
ェースとして、ＰＮＰトランジスタを必須の素子とする
ＬＤＶＳ（Low Voltage Differential Signaling）回路
を高速化する必要性が高まっており、この点からも高速
のＰＮＰトランジスタに対するニーズが高まっている。
ＣＭＯＳデバイスとバイポーラデバイスとのインターフ
ェースとして、ＰＮＰトランジスタを必須の素子とする
ＬＤＶＳ（Low Voltage Differential Signaling）回路
を高速化する必要性が高まっており、この点からも高速
のＰＮＰトランジスタに対するニーズが高まっている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＰＮＰ
トランジスタをＳｉＧｅ：ＨＢＴ等に代表される超高速
ＮＰＮトランジスタとともに同一チップに形成するには
非常に複雑で工程数の多い製造プロセスが必要であり、
工程数を少なくするためにはＰＮＰトランジスタの構造
を極端に単純化せざるを得なく、性能が大幅に低下して
しまう。
トランジスタをＳｉＧｅ：ＨＢＴ等に代表される超高速
ＮＰＮトランジスタとともに同一チップに形成するには
非常に複雑で工程数の多い製造プロセスが必要であり、
工程数を少なくするためにはＰＮＰトランジスタの構造
を極端に単純化せざるを得なく、性能が大幅に低下して
しまう。
【０００７】また、相補型回路を実現すべく、たとえＰ
ＮＰトランジスタを長くて複雑な工程を経てＮＰＮトラ
ンジスタと同じチップに形成したとしてもその遮断周波
数ｆ Ｔ及び最大発振周波数ｆｍａｘはいずれも２０ＧＨ
ｚ程度であり、ＳｉＧｅ：ＨＢＴのＮＰＮトランジスタ
とは５倍以上の開きがある。従って、同一チップにＮＰ
ＮトランジスタとＰＮＰトランジスタを形成し、相補型
のバイポーラデバイスを実現したとしても、ＮＰＮトラ
ンジスタの遮断周波数ｆＴ及び最大発振周波数ｆｍａｘ
は１００ＧＨｚを超えているにも拘わらず、その動作速
度はＰＮＰトランジスタの性能で制限されることにな
る。
ＮＰトランジスタを長くて複雑な工程を経てＮＰＮトラ
ンジスタと同じチップに形成したとしてもその遮断周波
数ｆ Ｔ及び最大発振周波数ｆｍａｘはいずれも２０ＧＨ
ｚ程度であり、ＳｉＧｅ：ＨＢＴのＮＰＮトランジスタ
とは５倍以上の開きがある。従って、同一チップにＮＰ
ＮトランジスタとＰＮＰトランジスタを形成し、相補型
のバイポーラデバイスを実現したとしても、ＮＰＮトラ
ンジスタの遮断周波数ｆＴ及び最大発振周波数ｆｍａｘ
は１００ＧＨｚを超えているにも拘わらず、その動作速
度はＰＮＰトランジスタの性能で制限されることにな
る。
【０００８】尚、ＮＰＮトランジスタとＰＮＰトランジ
スタを同一基板上に形成した構造は、例えば特願平６−
１５９７３２に開示されているように公知である。図１
３にその構造の特徴と説明する。同図（Ｂ）に示すよう
に、この構造は、ベース電極用ポリシリコンとエミッタ
電極用ポリシリコンがＰＮＰトランジスタとＮＰＮトラ
ンジスタとで逆になるような工夫がされている。自己整
合技術を用い、ＴＡＴ（Turn Around Time）の短縮も実
現している。トランジスタは共に縦形であり、素子面積
もＮＰＮ、ＰＮＰ共に同等であり、プロファイル構造も
製法から推定して基本的にＰ、Ｎが逆転した構造と考え
られる。そのため、ＰＮＰトランジスタもＮＰＮに近い
動作速度、耐圧特性、ＤＣ特性が得られ、電源用のみな
らず相補的な回路形式に適用することが可能であると思
われる。但し、上記したとおり、ベースは旧来のイオン
注入法に基づいているため、ＮＰＮトランジスタであっ
ても５０ＧＨｚを越えるような遮断周波数を望むことは
できないと考えられる。
スタを同一基板上に形成した構造は、例えば特願平６−
１５９７３２に開示されているように公知である。図１
３にその構造の特徴と説明する。同図（Ｂ）に示すよう
に、この構造は、ベース電極用ポリシリコンとエミッタ
電極用ポリシリコンがＰＮＰトランジスタとＮＰＮトラ
ンジスタとで逆になるような工夫がされている。自己整
合技術を用い、ＴＡＴ（Turn Around Time）の短縮も実
現している。トランジスタは共に縦形であり、素子面積
もＮＰＮ、ＰＮＰ共に同等であり、プロファイル構造も
製法から推定して基本的にＰ、Ｎが逆転した構造と考え
られる。そのため、ＰＮＰトランジスタもＮＰＮに近い
動作速度、耐圧特性、ＤＣ特性が得られ、電源用のみな
らず相補的な回路形式に適用することが可能であると思
われる。但し、上記したとおり、ベースは旧来のイオン
注入法に基づいているため、ＮＰＮトランジスタであっ
ても５０ＧＨｚを越えるような遮断周波数を望むことは
できないと考えられる。
【０００９】本発明は上記問題に鑑みなされたものであ
り、超高速のＮＰＮトランジスタと高速のＰＮＰトラン
ジスタとが同一チップに形成された半導体装置を、従来
に比べ工程数が大幅に削減されたプロセスで製造できる
ようにすることを目的とする。本発明の他の目的は、超
高速のＮＰＮトランジスタ及び高速のＰＮＰトランジス
タに加え、更に高速のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタが同一チップに形成された半導体装置
を、従来に比べ工程数が大幅に削減されたプロセスで製
造できるようにすることである。
り、超高速のＮＰＮトランジスタと高速のＰＮＰトラン
ジスタとが同一チップに形成された半導体装置を、従来
に比べ工程数が大幅に削減されたプロセスで製造できる
ようにすることを目的とする。本発明の他の目的は、超
高速のＮＰＮトランジスタ及び高速のＰＮＰトランジス
タに加え、更に高速のＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタが同一チップに形成された半導体装置
を、従来に比べ工程数が大幅に削減されたプロセスで製
造できるようにすることである。
【００１０】
【課題を解決するための手段】上記目的を達成すべく、
請求項１に記載の発明は、Ｎ型のエピタキシャル層が積
層された基板に、縦型構造のＮＰＮトランジスタとＰＮ
Ｐトランジスタとが形成された半導体装置において、該
Ｎ型のエピタキシャル層に絶縁膜とＰ型の多結晶シリコ
ン層とが順次積層され、各トランジスタ部において前記
絶縁膜に第１の開口が形成され、前記多結晶シリコン層
に前記第１の開口より小さい第２の開口が該第１の開口
と同軸に形成され、前記第１の開口の少なくとも一部が
前記Ｎ型のエピタキシャル層の表面から成長した単結晶
層と前記Ｐ型の多結晶シリコン層の底面の一部から成長
した多結晶層で埋められ、前記単結晶層は少なくともＰ
型の単結晶シリコン層を含み、ＰＮＰトランジスタ部で
は、前記単結晶シリコン層をエミッタ領域の一部とし、
前記Ｎ型のエピタキシャル層内の前記単結晶シリコン層
の直下に位置する部分にＰ型の不純物を含む活性エミッ
タ領域が形成され、前記Ｎ型エピタキシャル層内の前記
活性エミッタ領域の直下の部分を活性ベース領域とし、
ＮＰＮトランジスタ部では、前記単結晶シリコン層の一
部を活性ベース領域とし、前記Ｎ型エピタキシャル層内
の前記活性ベース領域の直下の部分を活性コレクタ領域
とすることを特徴とする。
請求項１に記載の発明は、Ｎ型のエピタキシャル層が積
層された基板に、縦型構造のＮＰＮトランジスタとＰＮ
Ｐトランジスタとが形成された半導体装置において、該
Ｎ型のエピタキシャル層に絶縁膜とＰ型の多結晶シリコ
ン層とが順次積層され、各トランジスタ部において前記
絶縁膜に第１の開口が形成され、前記多結晶シリコン層
に前記第１の開口より小さい第２の開口が該第１の開口
と同軸に形成され、前記第１の開口の少なくとも一部が
前記Ｎ型のエピタキシャル層の表面から成長した単結晶
層と前記Ｐ型の多結晶シリコン層の底面の一部から成長
した多結晶層で埋められ、前記単結晶層は少なくともＰ
型の単結晶シリコン層を含み、ＰＮＰトランジスタ部で
は、前記単結晶シリコン層をエミッタ領域の一部とし、
前記Ｎ型のエピタキシャル層内の前記単結晶シリコン層
の直下に位置する部分にＰ型の不純物を含む活性エミッ
タ領域が形成され、前記Ｎ型エピタキシャル層内の前記
活性エミッタ領域の直下の部分を活性ベース領域とし、
ＮＰＮトランジスタ部では、前記単結晶シリコン層の一
部を活性ベース領域とし、前記Ｎ型エピタキシャル層内
の前記活性ベース領域の直下の部分を活性コレクタ領域
とすることを特徴とする。
【００１１】請求項２に記載の発明は、請求項１に記載
の発明において、ＰＮＰトランジスタ部の活性エミッタ
領域は、前記第１及び第２の開口を用いた自己整合的不
純物拡散により前記Ｎ型エピタキシャル層の内部に形成
された領域であることを特徴とする。
の発明において、ＰＮＰトランジスタ部の活性エミッタ
領域は、前記第１及び第２の開口を用いた自己整合的不
純物拡散により前記Ｎ型エピタキシャル層の内部に形成
された領域であることを特徴とする。
【００１２】上記他の目的を達成すべく請求項３に記載
の発明は、縦型構造のＮＰＮトランジスタ及びＰＮＰト
ランジスタと横型構造のＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタとが同一の基板に形成された半導体装
置において、（１）ＮＰＮトランジスタ及びＰＭＯＳト
ランジスタの形成されている部分では、前記基板にはＮ
型のエピタキシャル層、絶縁膜、Ｐ型の多結晶シリコン
層が順次積層され、前記絶縁膜に第１の開口が形成さ
れ、前記Ｐ型の多結晶シリコン層に前記第１の開口より
小さい第２の開口が該第１の開口と同軸に形成され、前
記第１の開口は前記Ｎ型のエピタキシャル層の表面から
選択成長した単結晶層と前記Ｐ型の多結晶シリコン層の
底面の一部から成長した多結晶層で埋められ、ＰＭＯＳ
トランジスタ部では、前記単結晶層はＳｉＧｅ層と該Ｓ
ｉＧｅ層にチャネルとして積層されたＮ型のシリコン層
とを含み、該Ｎ型のシリコン層の表面にゲート酸化膜が
形成され、前記Ｐ型の多結晶シリコン層の底面からの不
純物拡散によりソース及びドレインが該Ｎ型のシリコン
層内に形成されており、前記ＳｉＧｅ層は前記基板のＮ
型のエピタキシャル層とはストレス緩和しているが前記
Ｎ型のシリコン層とはストレス緩和しておらず、ＮＰＮ
トランジスタ部では、前記単結晶層はＳｉＧｅ：Ｃ層を
ベースとして含み、（２）ＰＮＰトランジスタ及びＮＭ
ＯＳトランジスタの形成されている部分では、前記基板
にはＰ型のエピタキシャル層、絶縁膜、Ｎ型の多結晶シ
リコン層が順次積層され、前記絶縁膜に第１の開口が形
成され、前記Ｎ型の多結晶シリコン層に前記第１の開口
より小さい第２の開口が該第１の開口と同軸に形成さ
れ、前記第１の開口の少なくとも一部が前記Ｐ型のエピ
タキシャル層の表面から選択成長した単結晶層と前記Ｐ
型の多結晶シリコン層の底面の一部から成長した多結晶
層で埋められ、ＮＭＯＳトランジスタ部では、前記単結
晶層はＳｉＧｅ層と該ＳｉＧｅ層にチャネルとして積層
されたＰ型のシリコン層とを含み、該Ｐ型のシリコン層
の表面にゲート酸化膜が形成され、前記Ｎ型の多結晶シ
リコン層からの不純物拡散によりソース及びドレインが
該Ｐ型のシリコン層内に形成されており、前記ＳｉＧｅ
層は前記基板のＰ型のエピタキシャル層とはストレス緩
和しているが前記Ｐ型のシリコン層とはストレス緩和し
ておらず、ＰＮＰトランジスタ部では、前記単結晶層は
ＳｉＧｅ層をベースとして含む、ことを特徴とする。
の発明は、縦型構造のＮＰＮトランジスタ及びＰＮＰト
ランジスタと横型構造のＮＭＯＳトランジスタ及びＰＭ
ＯＳトランジスタとが同一の基板に形成された半導体装
置において、（１）ＮＰＮトランジスタ及びＰＭＯＳト
ランジスタの形成されている部分では、前記基板にはＮ
型のエピタキシャル層、絶縁膜、Ｐ型の多結晶シリコン
層が順次積層され、前記絶縁膜に第１の開口が形成さ
れ、前記Ｐ型の多結晶シリコン層に前記第１の開口より
小さい第２の開口が該第１の開口と同軸に形成され、前
記第１の開口は前記Ｎ型のエピタキシャル層の表面から
選択成長した単結晶層と前記Ｐ型の多結晶シリコン層の
底面の一部から成長した多結晶層で埋められ、ＰＭＯＳ
トランジスタ部では、前記単結晶層はＳｉＧｅ層と該Ｓ
ｉＧｅ層にチャネルとして積層されたＮ型のシリコン層
とを含み、該Ｎ型のシリコン層の表面にゲート酸化膜が
形成され、前記Ｐ型の多結晶シリコン層の底面からの不
純物拡散によりソース及びドレインが該Ｎ型のシリコン
層内に形成されており、前記ＳｉＧｅ層は前記基板のＮ
型のエピタキシャル層とはストレス緩和しているが前記
Ｎ型のシリコン層とはストレス緩和しておらず、ＮＰＮ
トランジスタ部では、前記単結晶層はＳｉＧｅ：Ｃ層を
ベースとして含み、（２）ＰＮＰトランジスタ及びＮＭ
ＯＳトランジスタの形成されている部分では、前記基板
にはＰ型のエピタキシャル層、絶縁膜、Ｎ型の多結晶シ
リコン層が順次積層され、前記絶縁膜に第１の開口が形
成され、前記Ｎ型の多結晶シリコン層に前記第１の開口
より小さい第２の開口が該第１の開口と同軸に形成さ
れ、前記第１の開口の少なくとも一部が前記Ｐ型のエピ
タキシャル層の表面から選択成長した単結晶層と前記Ｐ
型の多結晶シリコン層の底面の一部から成長した多結晶
層で埋められ、ＮＭＯＳトランジスタ部では、前記単結
晶層はＳｉＧｅ層と該ＳｉＧｅ層にチャネルとして積層
されたＰ型のシリコン層とを含み、該Ｐ型のシリコン層
の表面にゲート酸化膜が形成され、前記Ｎ型の多結晶シ
リコン層からの不純物拡散によりソース及びドレインが
該Ｐ型のシリコン層内に形成されており、前記ＳｉＧｅ
層は前記基板のＰ型のエピタキシャル層とはストレス緩
和しているが前記Ｐ型のシリコン層とはストレス緩和し
ておらず、ＰＮＰトランジスタ部では、前記単結晶層は
ＳｉＧｅ層をベースとして含む、ことを特徴とする。
【００１３】請求項４に記載の発明は、請求項３に記載
の発明において、ＰＮＰトランジスタ部の前記第２の開
口を埋めるエミッタ電極としての多結晶シリコン層のド
ーピングレベルを、ＮＭＯＳトランジスタ部の前記第２
の開口を埋めるゲート電極としての多結晶シリコン層と
同じとすることにより、ＰＮＰトランジスタのエミッタ
電極とＮＭＯＳトランジスタのゲート電極とを共通化し
たことを特徴とする。
の発明において、ＰＮＰトランジスタ部の前記第２の開
口を埋めるエミッタ電極としての多結晶シリコン層のド
ーピングレベルを、ＮＭＯＳトランジスタ部の前記第２
の開口を埋めるゲート電極としての多結晶シリコン層と
同じとすることにより、ＰＮＰトランジスタのエミッタ
電極とＮＭＯＳトランジスタのゲート電極とを共通化し
たことを特徴とする。
【００１４】請求項５に記載の発明は、請求項３または
４に記載の発明において、ＰＭＯＳトランジスタ部及び
ＮＭＯＳトランジスタ部のウェル電位をそれぞれ独立に
制御可能とする手段を設けたことを特徴とする。
４に記載の発明において、ＰＭＯＳトランジスタ部及び
ＮＭＯＳトランジスタ部のウェル電位をそれぞれ独立に
制御可能とする手段を設けたことを特徴とする。
【００１５】上記他の目的を達成すべく、請求項６に記
載の発明は、縦型構造のＮＰＮトランジスタとＰＮＰト
ランジスタとが同一の基板に形成された半導体装置を製
造する方法において、基板に積層されたＮ型のシリコン
エピタキシャル層に第１の絶縁膜、Ｐ型の多結晶シリコ
ン膜、第２の絶縁膜を順次積層する第１の工程と、前記
第２の絶縁膜と前記多結晶シリコン膜を異方性エッチし
た後、露出した前記第１の絶縁膜を等方エッチすること
により、前記Ｎ型のシリコンエピタキシャル層の表面及
び前記Ｐ型の多結晶シリコン膜の底面の一部を露出させ
る開口を前記第１の絶縁膜に形成する第２の工程と、前
記開口内で少なくともＰ型の単結晶層を含む選択エピタ
キシャル層を前記基板のＮ型のシリコンエピタキシャル
層の表面から成長させ、更に前記Ｐ型の多結晶シリコン
膜の底面の一部から多結晶層を成長させることにより前
記開口の少なくとも一部を埋める第３の工程と、ＰＮＰ
トランジスタ部において、Ｐ型不純物を前記開口を用い
て自己整合的に前記基板のＮ型のシリコンエピタキシャ
ル層内に注入または拡散することによりＰＮ接合の位置
と不純物濃度とを調整する第４の工程と、を実行するこ
とを特徴とする。
載の発明は、縦型構造のＮＰＮトランジスタとＰＮＰト
ランジスタとが同一の基板に形成された半導体装置を製
造する方法において、基板に積層されたＮ型のシリコン
エピタキシャル層に第１の絶縁膜、Ｐ型の多結晶シリコ
ン膜、第２の絶縁膜を順次積層する第１の工程と、前記
第２の絶縁膜と前記多結晶シリコン膜を異方性エッチし
た後、露出した前記第１の絶縁膜を等方エッチすること
により、前記Ｎ型のシリコンエピタキシャル層の表面及
び前記Ｐ型の多結晶シリコン膜の底面の一部を露出させ
る開口を前記第１の絶縁膜に形成する第２の工程と、前
記開口内で少なくともＰ型の単結晶層を含む選択エピタ
キシャル層を前記基板のＮ型のシリコンエピタキシャル
層の表面から成長させ、更に前記Ｐ型の多結晶シリコン
膜の底面の一部から多結晶層を成長させることにより前
記開口の少なくとも一部を埋める第３の工程と、ＰＮＰ
トランジスタ部において、Ｐ型不純物を前記開口を用い
て自己整合的に前記基板のＮ型のシリコンエピタキシャ
ル層内に注入または拡散することによりＰＮ接合の位置
と不純物濃度とを調整する第４の工程と、を実行するこ
とを特徴とする。
【００１６】請求項７に記載の発明は、請求項６に記載
の発明において、前記第４の工程完了後、全面に第３の
絶縁膜を形成し、ＰＮＰトランジスタ部をレジストパタ
ーンで保護した状態でエッチバックし、ＮＰＮトランジ
スタ部の前記選択エピタキシャル層の表面の中央部分が
露出する開口部を自己整合的に形成し、該開口部にＮ型
の多結晶シリコン層を堆積させ、該堆積したＮ型の多結
晶シリコン層から不純物を選択エピタキシャル層内に拡
散させることによりＮＰＮトランジスタの活性エミッタ
を形成する工程を実行することを特徴とする。
の発明において、前記第４の工程完了後、全面に第３の
絶縁膜を形成し、ＰＮＰトランジスタ部をレジストパタ
ーンで保護した状態でエッチバックし、ＮＰＮトランジ
スタ部の前記選択エピタキシャル層の表面の中央部分が
露出する開口部を自己整合的に形成し、該開口部にＮ型
の多結晶シリコン層を堆積させ、該堆積したＮ型の多結
晶シリコン層から不純物を選択エピタキシャル層内に拡
散させることによりＮＰＮトランジスタの活性エミッタ
を形成する工程を実行することを特徴とする。
【００１７】請求項８に記載の発明は、請求項６または
７に記載の発明において、前記第３の工程と第４の工程
の順番を逆にしたことを特徴とする。
７に記載の発明において、前記第３の工程と第４の工程
の順番を逆にしたことを特徴とする。
【００１８】請求項９に記載の発明は、請求項６に記載
の発明において、前記第４の工程が完了した後に、全面
に酸化膜及び多結晶シリコン膜を順次積層し、該多結晶
シリコン膜をエッチバックしてサイドウォール状に残存
させ、ＮＰＮトランジスタ部の開口部内の酸化膜を除去
して、前記選択エピタキシャル層の表面を露出させる工
程と、ＮＰＮトランジスタ部及びＰＮＰトランジスタ部
のそれぞれにおいて多結晶シリコン層を前記開口に選択
成長させることにより、ＮＰＮトランジスタ部ではエミ
ッタ電極を自己整合的に形成し、ＰＮＰトランジスタ部
では、プラグを自己整合的に形成する工程と、ＮＰＮト
ランジスタ部をレジストパターンで保護した状態で、前
記Ｎ型のシリコンエピタキシャル層にＮ型の不純物を注
入し、前記基板のＮ型のシリコンエピタキシャル層のＰ
ＮＰトランジスタの活性ベースとなる部分の周辺部の不
純物濃度を増加させる工程と、を実行することを特徴と
する。
の発明において、前記第４の工程が完了した後に、全面
に酸化膜及び多結晶シリコン膜を順次積層し、該多結晶
シリコン膜をエッチバックしてサイドウォール状に残存
させ、ＮＰＮトランジスタ部の開口部内の酸化膜を除去
して、前記選択エピタキシャル層の表面を露出させる工
程と、ＮＰＮトランジスタ部及びＰＮＰトランジスタ部
のそれぞれにおいて多結晶シリコン層を前記開口に選択
成長させることにより、ＮＰＮトランジスタ部ではエミ
ッタ電極を自己整合的に形成し、ＰＮＰトランジスタ部
では、プラグを自己整合的に形成する工程と、ＮＰＮト
ランジスタ部をレジストパターンで保護した状態で、前
記Ｎ型のシリコンエピタキシャル層にＮ型の不純物を注
入し、前記基板のＮ型のシリコンエピタキシャル層のＰ
ＮＰトランジスタの活性ベースとなる部分の周辺部の不
純物濃度を増加させる工程と、を実行することを特徴と
する。
【００１９】請求項１０に記載の発明は、請求項６に記
載の発明において、前記第４の工程が完了した後に、全
面に第３の絶縁膜を形成してエッチバックし、ＮＰＮト
ランジスタ部及びＰＮＰトランジスタ部の前記選択エピ
タキシャル層の表面の中央部分が露出する開口部を自己
整合的にそれぞれ形成し、各開口部にＮ型の多結晶シリ
コン層を堆積させ、ＮＰＮトランジスタ部では、該堆積
した多結晶シリコンからＮ型不純物を拡散させることに
より活性エミッタを形成し、少なくとも１つのＰＮＰト
ランジスタ部では、該堆積した多結晶シリコン層からＮ
型不純物を拡散させることにより、該ＰＮＰトランジス
タ部をＰＮＰＮサイリスタ部に変換する工程を実行する
ことを特徴とする。
載の発明において、前記第４の工程が完了した後に、全
面に第３の絶縁膜を形成してエッチバックし、ＮＰＮト
ランジスタ部及びＰＮＰトランジスタ部の前記選択エピ
タキシャル層の表面の中央部分が露出する開口部を自己
整合的にそれぞれ形成し、各開口部にＮ型の多結晶シリ
コン層を堆積させ、ＮＰＮトランジスタ部では、該堆積
した多結晶シリコンからＮ型不純物を拡散させることに
より活性エミッタを形成し、少なくとも１つのＰＮＰト
ランジスタ部では、該堆積した多結晶シリコン層からＮ
型不純物を拡散させることにより、該ＰＮＰトランジス
タ部をＰＮＰＮサイリスタ部に変換する工程を実行する
ことを特徴とする。
【００２０】請求項１１に記載の発明は、請求項６に記
載の発明において、前記第４の工程の完了後、全面に第
３の絶縁膜を形成してエッチバックし、ＮＰＮトランジ
スタ部及びＰＮＰトランジスタ部の前記選択エピタキシ
ャル層の表面の中央部分が露出する開口部を自己整合的
にそれぞれ形成し、該開口部に多結晶シリコンを堆積さ
せ、ＮＰＮトランジスタ部では該堆積した多結晶シリコ
ン層にＮ型不純物を注入してエミッタ電極にするととも
に、該多結晶シリコン層からＮ型不純物を拡散させるこ
とによりＮＰＮトランジスタの活性エミッタを形成し、
ＰＮＰトランジスタ部では該堆積した多結晶シリコン層
にＰ型不純物を注入してエミッタ電極とすることを特徴
とする。
載の発明において、前記第４の工程の完了後、全面に第
３の絶縁膜を形成してエッチバックし、ＮＰＮトランジ
スタ部及びＰＮＰトランジスタ部の前記選択エピタキシ
ャル層の表面の中央部分が露出する開口部を自己整合的
にそれぞれ形成し、該開口部に多結晶シリコンを堆積さ
せ、ＮＰＮトランジスタ部では該堆積した多結晶シリコ
ン層にＮ型不純物を注入してエミッタ電極にするととも
に、該多結晶シリコン層からＮ型不純物を拡散させるこ
とによりＮＰＮトランジスタの活性エミッタを形成し、
ＰＮＰトランジスタ部では該堆積した多結晶シリコン層
にＰ型不純物を注入してエミッタ電極とすることを特徴
とする。
【００２１】上記目的を達成すべく、請求項１２に記載
の発明は、縦形構造のＰＮＰトランジスタとＮＰＮトラ
ンジスタとが同一基板に形成されている半導体装置を製
造する方法において、基板の全面にＰＮＰトランジスタ
部ではＰ型のエピタキシャル層またはウェル層を形成
し、ＮＰＮトランジスタではＮ型のエピタキシャル層ま
たはウェル層を形成する第１の工程と、エピタキシャル
層またはウェル層の形成された前記基板に、第１の絶縁
膜、第１の多結晶シリコン層を順次積層し、露光及びエ
ッチング処理により該第１の多結晶シリコン層を各トラ
ンジスタ部毎に分離するとともに、該分離された多結晶
シリコン層をＮＰＮトランジスタ部ではＰ型に変換し、
ＰＮＰトランジスタ部ではＮ型に変換する第２の工程
と、全面に第２の絶縁膜を形成し、露光及びエッチング
処理により各トランジスタ部に前記第２の絶縁膜と前記
分離された第１の多結晶シリコン層とを貫通する開口を
形成し、前記第１の絶縁膜を露出させる第３の工程と、
ＮＰＮトランジスタ部をレジストパターンで保護し、Ｐ
ＮＰトランジスタ部の前記露出した第１の絶縁膜を等方
的にエッチングし更にサイドエッチすることにより前記
基板のＰ型のエピタキシャル層またはウェル層の表面と
前記第１の多結晶シリコン層の底面の一部とを露出させ
た後、該開口内で少なくともＮ型の不純物を含む選択エ
ピタキシャル層を成長させ、該成長したエピタキシャル
層の表面を熱酸化する第４の工程と、ＰＮＰトランジス
タ部をレジストパターンで保護し、ＮＰＮトランジスタ
部の前記露出した第１の絶縁膜を等方的にエッチングし
更にサイドエッチすることにより前記基板のＮ型のエピ
タキシャル層またはウェル層の表面と前記第１の多結晶
シリコン層の底面の一部とを露出させた後、該記開口内
で少なくともＰ型の不純物を含む層を含む選択エピタキ
シャル層を成長させ、該成長したエピタキシャル層の表
面を熱酸化する第５の工程と、を実行することを特徴と
する。
の発明は、縦形構造のＰＮＰトランジスタとＮＰＮトラ
ンジスタとが同一基板に形成されている半導体装置を製
造する方法において、基板の全面にＰＮＰトランジスタ
部ではＰ型のエピタキシャル層またはウェル層を形成
し、ＮＰＮトランジスタではＮ型のエピタキシャル層ま
たはウェル層を形成する第１の工程と、エピタキシャル
層またはウェル層の形成された前記基板に、第１の絶縁
膜、第１の多結晶シリコン層を順次積層し、露光及びエ
ッチング処理により該第１の多結晶シリコン層を各トラ
ンジスタ部毎に分離するとともに、該分離された多結晶
シリコン層をＮＰＮトランジスタ部ではＰ型に変換し、
ＰＮＰトランジスタ部ではＮ型に変換する第２の工程
と、全面に第２の絶縁膜を形成し、露光及びエッチング
処理により各トランジスタ部に前記第２の絶縁膜と前記
分離された第１の多結晶シリコン層とを貫通する開口を
形成し、前記第１の絶縁膜を露出させる第３の工程と、
ＮＰＮトランジスタ部をレジストパターンで保護し、Ｐ
ＮＰトランジスタ部の前記露出した第１の絶縁膜を等方
的にエッチングし更にサイドエッチすることにより前記
基板のＰ型のエピタキシャル層またはウェル層の表面と
前記第１の多結晶シリコン層の底面の一部とを露出させ
た後、該開口内で少なくともＮ型の不純物を含む選択エ
ピタキシャル層を成長させ、該成長したエピタキシャル
層の表面を熱酸化する第４の工程と、ＰＮＰトランジス
タ部をレジストパターンで保護し、ＮＰＮトランジスタ
部の前記露出した第１の絶縁膜を等方的にエッチングし
更にサイドエッチすることにより前記基板のＮ型のエピ
タキシャル層またはウェル層の表面と前記第１の多結晶
シリコン層の底面の一部とを露出させた後、該記開口内
で少なくともＰ型の不純物を含む層を含む選択エピタキ
シャル層を成長させ、該成長したエピタキシャル層の表
面を熱酸化する第５の工程と、を実行することを特徴と
する。
【００２２】請求項１３に記載の発明は、請求項１２に
記載の発明において、前記第４の工程と前記第５の工程
の順番を逆にしたことを特徴とする。
記載の発明において、前記第４の工程と前記第５の工程
の順番を逆にしたことを特徴とする。
【００２３】請求項１４に記載の発明は、請求項１２に
記載の発明において、前記第５の工程において、不純物
を含まない選択エピタキシャル層を成長させ、その後に
Ｐ型不純物を該選択エピタキシャル層内にその表面から
拡散させることを特徴とする。
記載の発明において、前記第５の工程において、不純物
を含まない選択エピタキシャル層を成長させ、その後に
Ｐ型不純物を該選択エピタキシャル層内にその表面から
拡散させることを特徴とする。
【００２４】上記他の目的を達成すべく、請求項１５に
記載の発明は、縦形構造のＰＮＰトランジスタ及びＮＰ
Ｎトランジスタと横型構造のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタとが同一基板に形成されている半
導体装置を製造する方法において、基板の全面にＰＮＰ
トランジスタ部及びＮＭＯＳトランジスタではＰ型のエ
ピタキシャル層を形成し、ＮＰＮトランジスタ部及びＰ
ＭＯＳトランジスタ部ではＮ型のエピタキシャル層を形
成する第１の工程と、エピタキシャル層の形成された前
記基板に、第１の絶縁膜、第１の多結晶シリコン層を順
次積層し、露光及びエッチング処理により前記第１の多
結晶シリコン層を各トランジスタ部毎に分離し、該分離
された第１の多結晶シリコン層をＮＰＮトランジスタ部
及びＰＭＯＳトランジスタ部ではＰ型に変換し、ＰＮＰ
トランジスタ部及びＮＭＯＳトランジスタ部ではＮ型に
変換する第２の工程と、全面に第２の絶縁膜を形成し、
露光及びエッチング処理により各トランジスタ部に前記
第２の絶縁膜と前記分離された第１の多結晶シリコン層
とを貫通する開口を形成し、前記第１の絶縁膜を露出さ
せる第３の工程と、ＮＰＮトランジスタ部及びＰＮＰト
ランジスタ部をレジストパターンで保護し、ＰＭＯＳト
ランジスタ部及びＮＭＯＳトランジスタ部のそれぞれに
おいて前記露出した第１の絶縁膜を等方的にエッチング
し更にサイドエッチすることにより前記基板のエピタキ
シャル層と前記第１の多結晶シリコン層の底面の一部と
を露出させた後、前記開口内で前記基板のエピタキシャ
ル層とストレス緩和するＳｉＧｅエピタキシャル層と該
ＳｉＧｅエピタキシャル層とストレス緩和しないシリコ
ンエピタキシャル層を順次成長させ、該成長したシリコ
ンエピタキシャル層の表面をそれぞれ熱酸化する第４の
工程と、ＮＰＮトランジスタ部、ＰＭＯＳトランジスタ
部、及びＮＭＯＳトランジスタ部をレジストパターンで
保護し、ＰＮＰトランジスタ部の前記露出した第１の絶
縁膜を等方的にエッチングし更にサイドエッチすること
により前記基板のエピタキシャル層と前記第１の多結晶
シリコン層の底面の一部を露出させた後、前記開口内で
少なくともＮ型の不純物を含む層を含む選択エピタキシ
ャル層を成長させ、該成長した選択エピタキシャル層の
表面を熱酸化する第５の工程と、ＰＮＰトランジスタ
部、ＰＭＯＳトランジスタ部、及びＮＭＯＳトランジス
タ部をレジストパターンで保護し、ＮＰＮトランジスタ
部の前記露出した第１の絶縁膜を等方的にエッチングし
更にサイドエッチすることにより前記基板のエピタキシ
ャル層と前記第１の多結晶シリコン層の底面の一部を露
出させた後、前記開口内で少なくともＰ型の不純物を含
む層を含む選択エピタキシャル層を成長させ、該成長し
た選択エピタキシャル層の表面を熱酸化する第６の工程
と全面に第３の絶縁膜と第２の多結晶シリコン層を形成
した後、該第２の多結晶シリコン層をエッチバックして
各前記開口の側面にサイドウォール状に残存させた後、
該残存する第２の多結晶シリコンをマスクとして各前記
開口内の前記第３の絶縁膜及び前記熱酸化により形成さ
れた酸化膜をエッチングし、前記選択エピタキシャル層
の表面を露出させた後に該表面を熱酸化することによ
り、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
ゲート酸化膜を形成し、更に、レジストマスクを用いて
ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部に
それぞれ閾値電圧制御のための不純物イオンの注入を行
う第７の工程と、レジストパターンにより、ＮＰＮトラ
ンジスタ部及びＰＮＰトランジスタ部の前記開口内に前
記熱酸化により形成された酸化膜を除去した後、各トラ
ンジスタ部の開口に第３の多結晶シリコン層を形成し、
更に不純物イオンの注入によりＮＰＮトランジスタ部及
びＰＭＯＳトランジスタ部では該第３の多結晶シリコン
層をＮ型に変換し、ＰＮＰトランジスタ部及びＮＭＯＳ
トランジスタ部では該第３の多結晶シリコン層をＰ型に
変換する第８の工程と、を実行することを特徴とする。
記載の発明は、縦形構造のＰＮＰトランジスタ及びＮＰ
Ｎトランジスタと横型構造のＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタとが同一基板に形成されている半
導体装置を製造する方法において、基板の全面にＰＮＰ
トランジスタ部及びＮＭＯＳトランジスタではＰ型のエ
ピタキシャル層を形成し、ＮＰＮトランジスタ部及びＰ
ＭＯＳトランジスタ部ではＮ型のエピタキシャル層を形
成する第１の工程と、エピタキシャル層の形成された前
記基板に、第１の絶縁膜、第１の多結晶シリコン層を順
次積層し、露光及びエッチング処理により前記第１の多
結晶シリコン層を各トランジスタ部毎に分離し、該分離
された第１の多結晶シリコン層をＮＰＮトランジスタ部
及びＰＭＯＳトランジスタ部ではＰ型に変換し、ＰＮＰ
トランジスタ部及びＮＭＯＳトランジスタ部ではＮ型に
変換する第２の工程と、全面に第２の絶縁膜を形成し、
露光及びエッチング処理により各トランジスタ部に前記
第２の絶縁膜と前記分離された第１の多結晶シリコン層
とを貫通する開口を形成し、前記第１の絶縁膜を露出さ
せる第３の工程と、ＮＰＮトランジスタ部及びＰＮＰト
ランジスタ部をレジストパターンで保護し、ＰＭＯＳト
ランジスタ部及びＮＭＯＳトランジスタ部のそれぞれに
おいて前記露出した第１の絶縁膜を等方的にエッチング
し更にサイドエッチすることにより前記基板のエピタキ
シャル層と前記第１の多結晶シリコン層の底面の一部と
を露出させた後、前記開口内で前記基板のエピタキシャ
ル層とストレス緩和するＳｉＧｅエピタキシャル層と該
ＳｉＧｅエピタキシャル層とストレス緩和しないシリコ
ンエピタキシャル層を順次成長させ、該成長したシリコ
ンエピタキシャル層の表面をそれぞれ熱酸化する第４の
工程と、ＮＰＮトランジスタ部、ＰＭＯＳトランジスタ
部、及びＮＭＯＳトランジスタ部をレジストパターンで
保護し、ＰＮＰトランジスタ部の前記露出した第１の絶
縁膜を等方的にエッチングし更にサイドエッチすること
により前記基板のエピタキシャル層と前記第１の多結晶
シリコン層の底面の一部を露出させた後、前記開口内で
少なくともＮ型の不純物を含む層を含む選択エピタキシ
ャル層を成長させ、該成長した選択エピタキシャル層の
表面を熱酸化する第５の工程と、ＰＮＰトランジスタ
部、ＰＭＯＳトランジスタ部、及びＮＭＯＳトランジス
タ部をレジストパターンで保護し、ＮＰＮトランジスタ
部の前記露出した第１の絶縁膜を等方的にエッチングし
更にサイドエッチすることにより前記基板のエピタキシ
ャル層と前記第１の多結晶シリコン層の底面の一部を露
出させた後、前記開口内で少なくともＰ型の不純物を含
む層を含む選択エピタキシャル層を成長させ、該成長し
た選択エピタキシャル層の表面を熱酸化する第６の工程
と全面に第３の絶縁膜と第２の多結晶シリコン層を形成
した後、該第２の多結晶シリコン層をエッチバックして
各前記開口の側面にサイドウォール状に残存させた後、
該残存する第２の多結晶シリコンをマスクとして各前記
開口内の前記第３の絶縁膜及び前記熱酸化により形成さ
れた酸化膜をエッチングし、前記選択エピタキシャル層
の表面を露出させた後に該表面を熱酸化することによ
り、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの
ゲート酸化膜を形成し、更に、レジストマスクを用いて
ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部に
それぞれ閾値電圧制御のための不純物イオンの注入を行
う第７の工程と、レジストパターンにより、ＮＰＮトラ
ンジスタ部及びＰＮＰトランジスタ部の前記開口内に前
記熱酸化により形成された酸化膜を除去した後、各トラ
ンジスタ部の開口に第３の多結晶シリコン層を形成し、
更に不純物イオンの注入によりＮＰＮトランジスタ部及
びＰＭＯＳトランジスタ部では該第３の多結晶シリコン
層をＮ型に変換し、ＰＮＰトランジスタ部及びＮＭＯＳ
トランジスタ部では該第３の多結晶シリコン層をＰ型に
変換する第８の工程と、を実行することを特徴とする。
【００２５】請求項１６に記載の発明は、請求項１５に
記載の発明において、前記第５の工程において、不純物
を含まない選択エピタキシャル層を成長させ、その後に
Ｐ型不純物を該選択エピタキシャル層内にその表面から
拡散させることを特徴とする。
記載の発明において、前記第５の工程において、不純物
を含まない選択エピタキシャル層を成長させ、その後に
Ｐ型不純物を該選択エピタキシャル層内にその表面から
拡散させることを特徴とする。
【００２６】
【発明の実施の形態】図１を参照して本発明に係る第１
の半導体装置を説明する。同図において、（ａ）はＰＮ
Ｐトランジスタの平面図、（ｂ）は該ＰＮＰトランジス
タのＢ−Ｂ断面図、（ｃ）は該ＰＮＰトランジスタのＣ
−Ｃ断面図、（ｄ）はＮＰＮトランジスタの断面図であ
る。これらのトランジスタは同一ウエハ上に形成され、
ＮＰＮトランジスタは、ベース幅が３０ｎｍ以下のＳｉ
Ｇｅ：Ｃ−ＨＢＴであり、ＰＮＰトランジスタは縦形構
造となっている。各素子は酸化膜を充填した約７．５μ
ｍ深さのトレンチ７により分離される。またフィールド
領域だけでなく、トレンチで囲まれた活性領域近傍ま
で、約１μｍ厚のフィールド酸化膜６が入り込んでい
る。
の半導体装置を説明する。同図において、（ａ）はＰＮ
Ｐトランジスタの平面図、（ｂ）は該ＰＮＰトランジス
タのＢ−Ｂ断面図、（ｃ）は該ＰＮＰトランジスタのＣ
−Ｃ断面図、（ｄ）はＮＰＮトランジスタの断面図であ
る。これらのトランジスタは同一ウエハ上に形成され、
ＮＰＮトランジスタは、ベース幅が３０ｎｍ以下のＳｉ
Ｇｅ：Ｃ−ＨＢＴであり、ＰＮＰトランジスタは縦形構
造となっている。各素子は酸化膜を充填した約７．５μ
ｍ深さのトレンチ７により分離される。またフィールド
領域だけでなく、トレンチで囲まれた活性領域近傍ま
で、約１μｍ厚のフィールド酸化膜６が入り込んでい
る。
【００２７】図１（ｂ）に示すように、ＰＮＰトランジ
スタでは、Ｐ型基板１上にＮ型のエピタキシャル領域２
が２．５μｍあり、その上層部にＰ＋層３とＰ−エピタ
キシャル層４が順次積層されており、さらにその上層部
にＮ型のエピタキシャル層５が存在している。ＰＮＰ及
びＮＰＮトランジスタの真性領域は、平面的にはフィー
ルド酸化膜６のバーズビーク端から延びている熱酸化膜
８の端部で囲まれた単結晶領域によってほぼ規定される
が、ＰＮＰトランジスタでは、図１（ｂ）及び（ｃ）に
示すようにＰ型にドーピングされた活性エミッタ領域３
がこの単結晶領域だけでなく、エピタキシャル層５の一
部にまで広がっている。
スタでは、Ｐ型基板１上にＮ型のエピタキシャル領域２
が２．５μｍあり、その上層部にＰ＋層３とＰ−エピタ
キシャル層４が順次積層されており、さらにその上層部
にＮ型のエピタキシャル層５が存在している。ＰＮＰ及
びＮＰＮトランジスタの真性領域は、平面的にはフィー
ルド酸化膜６のバーズビーク端から延びている熱酸化膜
８の端部で囲まれた単結晶領域によってほぼ規定される
が、ＰＮＰトランジスタでは、図１（ｂ）及び（ｃ）に
示すようにＰ型にドーピングされた活性エミッタ領域３
がこの単結晶領域だけでなく、エピタキシャル層５の一
部にまで広がっている。
【００２８】このエミッタ領域の不純物濃度は１Ｅ１９
ａｔｏｍｓ／ｃｃ程度であり、同一パターンから自己整
合的に開口された熱酸化膜８端の位置でＰ＋型多結晶シ
リコン１１に電気的に接続されている。またＰＮＰトラ
ンジスタの真性ベース領域は、Ｎ型のエピタキシャル層
５により構成され、この部分のリン濃度は、５Ｅ１６ａ
ｔｏｍｓ／ｃｃ程度である。また、このベース領域の電
極引き出しは、図１（ｃ）に示すように、トレンチに囲
まれた領域内において、フィールド酸化膜端（バーズビ
ーク端）と熱酸化膜８端との距離を十分とった部分でこ
の熱酸化膜８に開口パターンを形成し、Ｎ＋多結晶シリ
コンを埋め込んで形成した領域１６から行う。活性コレ
クタ領域はＰ型のエピタキシャル層４により構成され、
Ｐ＋の低抵抗層３がその下層に存在する。この領域の電
極引き出しは、トレンチ溝近傍の約１μｍ厚フィールド
酸化膜底部にホールを形成し、そこに埋め込まれた２Ｅ
１ ９ａｔｏｍｓ／ｃｃ程度の不純物濃度を有するＰ＋型
の多結晶領域９を介して行う。
ａｔｏｍｓ／ｃｃ程度であり、同一パターンから自己整
合的に開口された熱酸化膜８端の位置でＰ＋型多結晶シ
リコン１１に電気的に接続されている。またＰＮＰトラ
ンジスタの真性ベース領域は、Ｎ型のエピタキシャル層
５により構成され、この部分のリン濃度は、５Ｅ１６ａ
ｔｏｍｓ／ｃｃ程度である。また、このベース領域の電
極引き出しは、図１（ｃ）に示すように、トレンチに囲
まれた領域内において、フィールド酸化膜端（バーズビ
ーク端）と熱酸化膜８端との距離を十分とった部分でこ
の熱酸化膜８に開口パターンを形成し、Ｎ＋多結晶シリ
コンを埋め込んで形成した領域１６から行う。活性コレ
クタ領域はＰ型のエピタキシャル層４により構成され、
Ｐ＋の低抵抗層３がその下層に存在する。この領域の電
極引き出しは、トレンチ溝近傍の約１μｍ厚フィールド
酸化膜底部にホールを形成し、そこに埋め込まれた２Ｅ
１ ９ａｔｏｍｓ／ｃｃ程度の不純物濃度を有するＰ＋型
の多結晶領域９を介して行う。
【００２９】次にＮＰＮトランジスタの構造を説明す
る。図１（ｄ）に示すように、ＮＰＮトランジスタで
は、Ｎ型エピタキシャル層２、Ｎ＋層１０、及びＰＮＰ
トランジスタのベースと共通のＮ型エピタキシャル層５
とがＰ型基板１に順次積層され、これらは埋め込みコレ
クタ及び活性コレクタ領域を構成する。熱酸化膜８端で
囲まれた単結晶領域には、下部にＮ型の単結晶シリコン
層が５０ｎｍ、中央部にＮ型Ｓｉ-Ｇｅ-Ｃ層が１０ｎ
ｍ、上部に３０ｎｍのＰ型Ｓｉ-Ｇｅ-Ｃ層が存在する。
その上方には活性エミッタ領域となるＮ型シリコン層が
存在する。これらのエピタキシャル層の平面的な中心領
域にはＣＶＤ酸化膜の開口が形成され、活性エミッタ領
域１７は該開口を介してＮ＋型の多結晶シリコン１６と
電気的に接続している。
る。図１（ｄ）に示すように、ＮＰＮトランジスタで
は、Ｎ型エピタキシャル層２、Ｎ＋層１０、及びＰＮＰ
トランジスタのベースと共通のＮ型エピタキシャル層５
とがＰ型基板１に順次積層され、これらは埋め込みコレ
クタ及び活性コレクタ領域を構成する。熱酸化膜８端で
囲まれた単結晶領域には、下部にＮ型の単結晶シリコン
層が５０ｎｍ、中央部にＮ型Ｓｉ-Ｇｅ-Ｃ層が１０ｎ
ｍ、上部に３０ｎｍのＰ型Ｓｉ-Ｇｅ-Ｃ層が存在する。
その上方には活性エミッタ領域となるＮ型シリコン層が
存在する。これらのエピタキシャル層の平面的な中心領
域にはＣＶＤ酸化膜の開口が形成され、活性エミッタ領
域１７は該開口を介してＮ＋型の多結晶シリコン１６と
電気的に接続している。
【００３０】上記構造のＮＰＮトランジスタの基本パラ
メータは以下の通りである。 ・ベース幅が３０ｎｍ以下のＳｉＧｅ：Ｃ-ＨＢＴであ
り、キャリアベース走行時間τＦは１．５ｐｓｅｃ以
下。 ・電流増幅率ｈＦＥは１００以上。 ・エミッタ長が５μｍ、実効エミッタ幅が０．２μｍの
ときのべ−ス抵抗は５０Ω以下。 ・エミッタ長が５μｍ、実効エミッタ幅が０．２μｍの
ときのコレクタ・ベース接合容量Ｃｊｃは７ｆＦ以下。
メータは以下の通りである。 ・ベース幅が３０ｎｍ以下のＳｉＧｅ：Ｃ-ＨＢＴであ
り、キャリアベース走行時間τＦは１．５ｐｓｅｃ以
下。 ・電流増幅率ｈＦＥは１００以上。 ・エミッタ長が５μｍ、実効エミッタ幅が０．２μｍの
ときのべ−ス抵抗は５０Ω以下。 ・エミッタ長が５μｍ、実効エミッタ幅が０．２μｍの
ときのコレクタ・ベース接合容量Ｃｊｃは７ｆＦ以下。
【００３１】以上の基本パラメータから遮断周波数ｆＴ
及び最大発振周波数ｆｍａｘが共に１００ＧＨｚを超え
る超高速のトランジスタが実現される。ＰＮＰトランジ
スタに関しては、縦型構造とすることによりベース幅を
２００ｎｍ以下にすることができるので、キャリアベー
ス走行時間τＦを２０ｐｓｅｃ以下とすることが可能で
あり、それにより遮断周波数ｆＴは４ＧＨｚ以上とな
る。また、エミッタキャリア濃度が２Ｅ１９ａｔοｍｓ
／ｃｃ、ベースキャリア濃度が５Ｅ１６ａｔｏｍｓ／ｃ
ｃであり、電流増幅率ｈＦＥは１００以上であり、ＮＰ
Ｎトランジスタとフレームワークを共通化しているので
各種の寄生容量はも大幅に低減される。またプロファイ
ル構造から耐圧特性も良好であり、エミッタ面積も大き
くベース−エミッタ電圧Ｖｂｅが小さいトランジスタが
実現できる。
及び最大発振周波数ｆｍａｘが共に１００ＧＨｚを超え
る超高速のトランジスタが実現される。ＰＮＰトランジ
スタに関しては、縦型構造とすることによりベース幅を
２００ｎｍ以下にすることができるので、キャリアベー
ス走行時間τＦを２０ｐｓｅｃ以下とすることが可能で
あり、それにより遮断周波数ｆＴは４ＧＨｚ以上とな
る。また、エミッタキャリア濃度が２Ｅ１９ａｔοｍｓ
／ｃｃ、ベースキャリア濃度が５Ｅ１６ａｔｏｍｓ／ｃ
ｃであり、電流増幅率ｈＦＥは１００以上であり、ＮＰ
Ｎトランジスタとフレームワークを共通化しているので
各種の寄生容量はも大幅に低減される。またプロファイ
ル構造から耐圧特性も良好であり、エミッタ面積も大き
くベース−エミッタ電圧Ｖｂｅが小さいトランジスタが
実現できる。
【００３２】本実施形態によれば、超高速ＮＰＮトラン
ジスタに高速ＰＮＰトランジスタを同じチップに形成す
ることができ、このＰＮＰトランジスタは、ＮＰＮトラ
ンジスタと比較すれば低速ではあるが、縦形構造とする
ことによりＮＰＮトランジスタと同等に微細化してお
り、電源回路用トランジスタとしては十分な性能を有す
る。
ジスタに高速ＰＮＰトランジスタを同じチップに形成す
ることができ、このＰＮＰトランジスタは、ＮＰＮトラ
ンジスタと比較すれば低速ではあるが、縦形構造とする
ことによりＮＰＮトランジスタと同等に微細化してお
り、電源回路用トランジスタとしては十分な性能を有す
る。
【００３３】以上説明したように本発明に係る上記第１
の半導体装置によれば、超高速のＮＰＮトランジスタを
用いることにより超高速のデジタル／アナログ回路が得
られ、また、高速のＰＮＰトランジスタと組み合わせる
ことにより、高速且つ低消費電力のＬＳＩを実現するこ
とができる。
の半導体装置によれば、超高速のＮＰＮトランジスタを
用いることにより超高速のデジタル／アナログ回路が得
られ、また、高速のＰＮＰトランジスタと組み合わせる
ことにより、高速且つ低消費電力のＬＳＩを実現するこ
とができる。
【００３４】次に図２から図４を参照して本発明に係る
半導体装置の第１の製造方法を説明する。この製造方法
は、図１に示した超高速ＮＰＮトランジスタと高速ＰＮ
Ｐトランジスタとが同一チップに形成された半導体装置
を製造する方法である。基板は高抵抗Ｐ型基板１０１と
し、結晶面は＜１００＞とする。
半導体装置の第１の製造方法を説明する。この製造方法
は、図１に示した超高速ＮＰＮトランジスタと高速ＰＮ
Ｐトランジスタとが同一チップに形成された半導体装置
を製造する方法である。基板は高抵抗Ｐ型基板１０１と
し、結晶面は＜１００＞とする。
【００３５】この基板上にリンを５Ｅ１５ａｔｏｍｓ／
ｃｃ程度含んだＮ型のエピタキシャル層１０２を５．５
μｍ成長させる（Ｓ１０１ａ，Ｓ１０１ｂ）。次に公知
の露光及び拡散技術により、ＰＮＰトランジスタ形成部
にのみ、ＰＮＰトランジスタの埋め込み拡散層となるＰ
＋ＢＬ層（埋め込み層）１０３を形成する。（Ｓ１０２
ａ，Ｓ１０２ｂ）。さらに全面にボロンを１Ｅ１６ａｔ
ｏｍｓ／ｃｃ程度含んだエピタキシャル層１０４を１．
０μｍ程度形成する（Ｓ１０３ａ，Ｓ１０３ｂ）。
ｃｃ程度含んだＮ型のエピタキシャル層１０２を５．５
μｍ成長させる（Ｓ１０１ａ，Ｓ１０１ｂ）。次に公知
の露光及び拡散技術により、ＰＮＰトランジスタ形成部
にのみ、ＰＮＰトランジスタの埋め込み拡散層となるＰ
＋ＢＬ層（埋め込み層）１０３を形成する。（Ｓ１０２
ａ，Ｓ１０２ｂ）。さらに全面にボロンを１Ｅ１６ａｔ
ｏｍｓ／ｃｃ程度含んだエピタキシャル層１０４を１．
０μｍ程度形成する（Ｓ１０３ａ，Ｓ１０３ｂ）。
【００３６】次に、公知の露光及び拡散技術により、Ｎ
ＰＮトランジスタの埋め込み拡散層となるＮ＋ＢＬ層１
０５を形成した後、全面に５Ｅ１６ａｔｏｍｓ／ｃｃ程
度のリンを含んだＮ型のエピタキシャル層１０６を０．
６μｍ形成する（Ｓ１０４ａ，Ｓ１０４ｂ）。次に公知
の第３の露光工程を含む処理によりロコス酸化を行って
フィールド酸化膜１０７を形成した後、アクティブ領域
の単結晶シリコンを露出させる（Ｓ１０５ａ，Ｓ１０５
ｂ）。
ＰＮトランジスタの埋め込み拡散層となるＮ＋ＢＬ層１
０５を形成した後、全面に５Ｅ１６ａｔｏｍｓ／ｃｃ程
度のリンを含んだＮ型のエピタキシャル層１０６を０．
６μｍ形成する（Ｓ１０４ａ，Ｓ１０４ｂ）。次に公知
の第３の露光工程を含む処理によりロコス酸化を行って
フィールド酸化膜１０７を形成した後、アクティブ領域
の単結晶シリコンを露出させる（Ｓ１０５ａ，Ｓ１０５
ｂ）。
【００３７】次にアクティブ領域を１００ｎｍ熱酸化１
０８した後、全面に２００ｎｍのボロンをハイドープし
た多結晶シリコン１０９を成長させ、第４の露光工程に
よりこの多結晶シリコン層をパターニングした後、Ｓｉ
窒化膜１１０を２００ｎｍ形成する（Ｓ１０６ａ，Ｓ１
０６ｂ）。次に、全面にＣＶＤ酸化膜１１１を５００ｎ
ｍ形成した後、第５の露光工程によりトレンチ形成用の
マスクとなるＣＶＤ酸化膜１１１及びフィールド酸化膜
を異方性エッチングにより加工し、フィールド酸化膜下
のＳｉ基板を露出させる。（Ｓ１０７ａ，Ｓ１０７
ｂ）。次に、残存するＣＶＤ酸化膜をマスクとしてトレ
ンチエッチを行い、７．５μｍ深さのトレンチを形成す
る。（Ｓ１０８ａ，Ｓ１０８ｂ）。
０８した後、全面に２００ｎｍのボロンをハイドープし
た多結晶シリコン１０９を成長させ、第４の露光工程に
よりこの多結晶シリコン層をパターニングした後、Ｓｉ
窒化膜１１０を２００ｎｍ形成する（Ｓ１０６ａ，Ｓ１
０６ｂ）。次に、全面にＣＶＤ酸化膜１１１を５００ｎ
ｍ形成した後、第５の露光工程によりトレンチ形成用の
マスクとなるＣＶＤ酸化膜１１１及びフィールド酸化膜
を異方性エッチングにより加工し、フィールド酸化膜下
のＳｉ基板を露出させる。（Ｓ１０７ａ，Ｓ１０７
ｂ）。次に、残存するＣＶＤ酸化膜をマスクとしてトレ
ンチエッチを行い、７．５μｍ深さのトレンチを形成す
る。（Ｓ１０８ａ，Ｓ１０８ｂ）。
【００３８】次に、露出表面を２０ｎｍ程度酸化させた
後、低圧条件でＴＥＯＳ膜（１１２）を７００ｎｍ程度
成長させてトレンチを埋める。さらに全面をエッチバッ
クし、Ｓｉ窒化膜１１０が露出した状態を終点検出とし
てエッチングを完了し、続いて熱リン酸を用いて残存す
るＳｉ窒化膜を総て除去した後、再度、Ｓｉ窒化膜１１
３を２００ｎｍ形成する（Ｓ１０９ａ，Ｓ１０９ｂ）。
後、低圧条件でＴＥＯＳ膜（１１２）を７００ｎｍ程度
成長させてトレンチを埋める。さらに全面をエッチバッ
クし、Ｓｉ窒化膜１１０が露出した状態を終点検出とし
てエッチングを完了し、続いて熱リン酸を用いて残存す
るＳｉ窒化膜を総て除去した後、再度、Ｓｉ窒化膜１１
３を２００ｎｍ形成する（Ｓ１０９ａ，Ｓ１０９ｂ）。
【００３９】次に、上記トレンチの形成方法と同様の方
法により、トランジスタのコレクタ電極引き出し部を形
成する。即ち、マスク酸化膜生成、第６の露光工程、異
方性エッチングによりコレクタ電極引き出し部が形成さ
れるホールを開口し、レジストを除去してから全面に多
結晶シリコンを１μｍ形成し、エッチバックして該ホー
ルに多結晶シリコンをプラグ状に残存させる。
法により、トランジスタのコレクタ電極引き出し部を形
成する。即ち、マスク酸化膜生成、第６の露光工程、異
方性エッチングによりコレクタ電極引き出し部が形成さ
れるホールを開口し、レジストを除去してから全面に多
結晶シリコンを１μｍ形成し、エッチバックして該ホー
ルに多結晶シリコンをプラグ状に残存させる。
【００４０】そして、第７の露光工程を含む処理によ
り、ＰＮＰトランジスタを保護した状態で、リンを２Ｅ
１６ａｔｏｍｓ／ｃｍ２の濃度でイオン注入し、さらに
第８の露光工程を含む処理によりＮＰＮトランジスタを
保護した状態で、ボロンを２Ｅ １６ａｔｏｍｓ／ｃｍ２
の濃度でイオン注入し、活性化させた後にマスク酸化膜
と窒化膜１１３とを除去し、再度全面にＳｉ窒化膜１１
４を形成する。（Ｓ１０９ａ，Ｓ１０９ｂ）。その結
果、ＰＮＰトランジスタのコレクタ電極引き出し部には
Ｐ＋型の多結晶シリコン１１５が形成され、またＮＰＮ
トランジスタのコレクタ電極引き出し部にはＮ＋型の多
結晶シリコン１１６が形成される（Ｓ１１０ａ，Ｓ１１
０ｂ）。
り、ＰＮＰトランジスタを保護した状態で、リンを２Ｅ
１６ａｔｏｍｓ／ｃｍ２の濃度でイオン注入し、さらに
第８の露光工程を含む処理によりＮＰＮトランジスタを
保護した状態で、ボロンを２Ｅ １６ａｔｏｍｓ／ｃｍ２
の濃度でイオン注入し、活性化させた後にマスク酸化膜
と窒化膜１１３とを除去し、再度全面にＳｉ窒化膜１１
４を形成する。（Ｓ１０９ａ，Ｓ１０９ｂ）。その結
果、ＰＮＰトランジスタのコレクタ電極引き出し部には
Ｐ＋型の多結晶シリコン１１５が形成され、またＮＰＮ
トランジスタのコレクタ電極引き出し部にはＮ＋型の多
結晶シリコン１１６が形成される（Ｓ１１０ａ，Ｓ１１
０ｂ）。
【００４１】尚、図示していないが、上記のコレクタ電
極引き出し部の形成工程では、図１（ｃ）に示すＰＮＰ
トランジスタのベース電極引き出し部も同時に形成され
る。具体的には、上記第６の露光工程と、それに続くエ
ッチング工程によりＮ型エピタキシャル層に接続するホ
ールを開口し、この部分に多結晶シリコンを埋め込む。
そして上記第７の露光工程と、それに続くイオン注入工
程によりこのベース電極引き出し部にも選択的にリンを
注入する。
極引き出し部の形成工程では、図１（ｃ）に示すＰＮＰ
トランジスタのベース電極引き出し部も同時に形成され
る。具体的には、上記第６の露光工程と、それに続くエ
ッチング工程によりＮ型エピタキシャル層に接続するホ
ールを開口し、この部分に多結晶シリコンを埋め込む。
そして上記第７の露光工程と、それに続くイオン注入工
程によりこのベース電極引き出し部にも選択的にリンを
注入する。
【００４２】次に、第９の露光工程及びエッチング工程
により、アクティブ領域中心部分のＳｉ窒化膜１１４と
多結晶シリコン１０９とを除去して開口部を形成し、熱
酸化膜１０８を露出させる。さらに全面にＳｉ窒化膜１
１７を１５０ｎｍ形成した後、これを異方性エッチング
する。これにより該開口部の側壁にＳｉ窒化膜がサイド
ウォール状に残存する（Ｓ１１１ａ，Ｓ１１１ｂ）。続
いて希釈ＨＦにより、上記開口部の露出した熱酸化膜１
０８をエッチングし、更に２５０ｎｍ程度サイドエッチ
する（Ｓ１１２ａ，Ｓ１１２ｂ）。
により、アクティブ領域中心部分のＳｉ窒化膜１１４と
多結晶シリコン１０９とを除去して開口部を形成し、熱
酸化膜１０８を露出させる。さらに全面にＳｉ窒化膜１
１７を１５０ｎｍ形成した後、これを異方性エッチング
する。これにより該開口部の側壁にＳｉ窒化膜がサイド
ウォール状に残存する（Ｓ１１１ａ，Ｓ１１１ｂ）。続
いて希釈ＨＦにより、上記開口部の露出した熱酸化膜１
０８をエッチングし、更に２５０ｎｍ程度サイドエッチ
する（Ｓ１１２ａ，Ｓ１１２ｂ）。
【００４３】次に、ＮＰＮトランジスタ、ＰＮＰトラン
ジスタ共、選択エピタキシャル成長を行う。成長方法は
減圧ＣＶＤ方式であり、成長条件は、９００℃の水素雰
囲気で自然酸化膜を完全に除去した後、ＳｉＨ２Ｃ１２
をＳｉソースガス、ＧｅＨ４をＧｅソースガス、ＳｉＣ
Ｈ６をＣａｒｂｏｎソースガス、ＰＨ３をＮ型ドーピン
グガス、さらに水素をキャリアガスとする。圧力は２０
Ｔｏｒｒであり、選択性を得るためにＨＣｌも添加す
る。このような雰囲気で、Ｎ型Ｓｉを５０ｎｍ程度エピ
タキシャル成長させた後、Ｇｅ組成２５％、Ｃａｒｂｏ
ｎ組成０．５％の均一プロファイルで、約５０ｎｍのＮ
型エピタキシャル成長１１８ａを行った後、温度を７５
０℃にランプアップさせ、５Ｅ１９ａｔｏｍｓ／ｃｃ程
度のＰ型不純物を含んだ単結晶シリコン１１８ｂを２３
ｎｍ成長させた後、アニール処理を行う。（Ｓ１１３
ａ，Ｓ１１３ｂ）。
ジスタ共、選択エピタキシャル成長を行う。成長方法は
減圧ＣＶＤ方式であり、成長条件は、９００℃の水素雰
囲気で自然酸化膜を完全に除去した後、ＳｉＨ２Ｃ１２
をＳｉソースガス、ＧｅＨ４をＧｅソースガス、ＳｉＣ
Ｈ６をＣａｒｂｏｎソースガス、ＰＨ３をＮ型ドーピン
グガス、さらに水素をキャリアガスとする。圧力は２０
Ｔｏｒｒであり、選択性を得るためにＨＣｌも添加す
る。このような雰囲気で、Ｎ型Ｓｉを５０ｎｍ程度エピ
タキシャル成長させた後、Ｇｅ組成２５％、Ｃａｒｂｏ
ｎ組成０．５％の均一プロファイルで、約５０ｎｍのＮ
型エピタキシャル成長１１８ａを行った後、温度を７５
０℃にランプアップさせ、５Ｅ１９ａｔｏｍｓ／ｃｃ程
度のＰ型不純物を含んだ単結晶シリコン１１８ｂを２３
ｎｍ成長させた後、アニール処理を行う。（Ｓ１１３
ａ，Ｓ１１３ｂ）。
【００４４】次に、ＰＮＰトランジスタのベース多結晶
シリコン以外の領域とＮＰＮトランジスタとを保護した
状態で行う第１０の露光工程により、レジストパターン
を形成した後、ＰＮＰトランジスタにボロンを１００ｋ
ｅＶ、１Ｅ１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入
し、ＰＮＰトランジスタの活性エミッタ領域１１９を形
成する。（Ｓ１１４ａ，Ｓ１１４ｂ）。
シリコン以外の領域とＮＰＮトランジスタとを保護した
状態で行う第１０の露光工程により、レジストパターン
を形成した後、ＰＮＰトランジスタにボロンを１００ｋ
ｅＶ、１Ｅ１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入
し、ＰＮＰトランジスタの活性エミッタ領域１１９を形
成する。（Ｓ１１４ａ，Ｓ１１４ｂ）。
【００４５】次に、全面を５ｎｍ程度熱酸化させた後、
全面に５０ｎｍのＣＶＤ酸化膜１２０と１５０ｎｍのＮ
型多結晶シリコン１２１を順次成長させる。この工程で
のサーマルバジェットにより、単結晶シリコン１１８ｂ
からボロンがＳｉＧｅ：Ｃ層１１８ａの表面部に拡散し
て初期の活性ベース領域が形成される。次に、この多結
晶シリコン１２０をエッチバックし、多結晶シリコン１
２０を開口部の側壁部にのみサイドウォール状に残存さ
せ、一方、開口部の底部ではＣＶＤ酸化膜１２０の表面
を露出させる。そして第１１の露光工程によりＰＮＰト
ランジスタのみを保護し、ＮＰＮトランジスタの露出し
たＣＶＤ酸化膜、及びその下の熱酸化膜を除去し、エピ
タキシャルシリコン層を露出させる。（Ｓ１１５ａ，Ｓ
１１５ｂ）。
全面に５０ｎｍのＣＶＤ酸化膜１２０と１５０ｎｍのＮ
型多結晶シリコン１２１を順次成長させる。この工程で
のサーマルバジェットにより、単結晶シリコン１１８ｂ
からボロンがＳｉＧｅ：Ｃ層１１８ａの表面部に拡散し
て初期の活性ベース領域が形成される。次に、この多結
晶シリコン１２０をエッチバックし、多結晶シリコン１
２０を開口部の側壁部にのみサイドウォール状に残存さ
せ、一方、開口部の底部ではＣＶＤ酸化膜１２０の表面
を露出させる。そして第１１の露光工程によりＰＮＰト
ランジスタのみを保護し、ＮＰＮトランジスタの露出し
たＣＶＤ酸化膜、及びその下の熱酸化膜を除去し、エピ
タキシャルシリコン層を露出させる。（Ｓ１１５ａ，Ｓ
１１５ｂ）。
【００４６】次に全面にＮ＋型の多結晶シリコン１２２
を形成し、第１２の露光工程により、ＮＰＮトランジス
タのエミッタ電極となる部分を除き除去する。最後にＲ
ＴＡ（Rapid Thermal Annealing）処理を行い、ＮＰＮ
トランジスタでは、再分布による最終的な活性ベース層
とポリシリコンからの拡散による活性エミッタ部１２３
とを再分布により形成する（Ｓ１１６ａ，Ｓ１１６
ｂ）。尚、選択エピタキシャル成長工程と、ＰＮＰトラ
ンジスタの活性エミッタ形成のためのイオン注入工程の
順番を逆にしてもよい。この場合、注入エネルギーは低
くできる。
を形成し、第１２の露光工程により、ＮＰＮトランジス
タのエミッタ電極となる部分を除き除去する。最後にＲ
ＴＡ（Rapid Thermal Annealing）処理を行い、ＮＰＮ
トランジスタでは、再分布による最終的な活性ベース層
とポリシリコンからの拡散による活性エミッタ部１２３
とを再分布により形成する（Ｓ１１６ａ，Ｓ１１６
ｂ）。尚、選択エピタキシャル成長工程と、ＰＮＰトラ
ンジスタの活性エミッタ形成のためのイオン注入工程の
順番を逆にしてもよい。この場合、注入エネルギーは低
くできる。
【００４７】本発明に係る上記第１の製造方法によれ
ば、以降の配線工程を除けば、総計１２回の露光工程で
超高速ＳｉＧｅ：Ｃ−ＨＢＴであるＮＰＮトランジスタ
と高速の縦型ＰＮＰトランジスタとを同一チップに形成
することができる。また選択ＳｉＧｅ：Ｃのエピタキシ
ャル成長は、ＮＰＮトランジスタ及びＰＮＰトランジス
タの両方で行われ、ＮＰＮトランジスタではベース層が
形成され、ＰＮＰトランジスタではエミッタの一部が形
成される。このようにこの製造方法は、ＰＮＰトランジ
スタをＮＰＮトランジスタとは別個の工程で形成するも
のではなく、工程の共通化された整合性のよい方法とな
っている。
ば、以降の配線工程を除けば、総計１２回の露光工程で
超高速ＳｉＧｅ：Ｃ−ＨＢＴであるＮＰＮトランジスタ
と高速の縦型ＰＮＰトランジスタとを同一チップに形成
することができる。また選択ＳｉＧｅ：Ｃのエピタキシ
ャル成長は、ＮＰＮトランジスタ及びＰＮＰトランジス
タの両方で行われ、ＮＰＮトランジスタではベース層が
形成され、ＰＮＰトランジスタではエミッタの一部が形
成される。このようにこの製造方法は、ＰＮＰトランジ
スタをＮＰＮトランジスタとは別個の工程で形成するも
のではなく、工程の共通化された整合性のよい方法とな
っている。
【００４８】また、ＮＰＮトランジスタだけを搭載した
デバイスを製造する場合と比較しても、ベース形成後は
追加の熱処理は一切不要であり、ＰＮＰトランジスタを
搭載したことによるデバイス性能の低下は発生しない。
さらにＰＮＰトランジスタのパラメータの中、ＡＣ特性
に大きな影響を与える遮断周波数ｆＴや、ＤＣ特性に大
きな影響を与える電流増幅率ｈＦＥは、エミッタを形成
する際のイオン注入のエネルギーとドープ量によってコ
ントロールすることができる。これらのパラメータの値
は、従来の横型トランジスタの場合、平面パターンに大
きく支配されていたが、上記の本発明に係る第１の製造
方法では、上記したようにプロセス条件によってコント
ロール可能であるので高性能化が容易である。
デバイスを製造する場合と比較しても、ベース形成後は
追加の熱処理は一切不要であり、ＰＮＰトランジスタを
搭載したことによるデバイス性能の低下は発生しない。
さらにＰＮＰトランジスタのパラメータの中、ＡＣ特性
に大きな影響を与える遮断周波数ｆＴや、ＤＣ特性に大
きな影響を与える電流増幅率ｈＦＥは、エミッタを形成
する際のイオン注入のエネルギーとドープ量によってコ
ントロールすることができる。これらのパラメータの値
は、従来の横型トランジスタの場合、平面パターンに大
きく支配されていたが、上記の本発明に係る第１の製造
方法では、上記したようにプロセス条件によってコント
ロール可能であるので高性能化が容易である。
【００４９】次に図５を参照して本発明に係る第２の半
導体装置を説明する。第２の半導体装置は、同一チップ
にＭＯＳトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯ
Ｓトランジスタ）とバイポーラトランジスタ（ＰＮＰト
ランジスタ、ＮＰＮトランジスタ）とを形成したもので
ある。図５（ａ）にＮＭＯＳトランジスタの断面構造、
図５（ｂ）にＰＭＯＳトランジスタの断面構造、図５
（ｃ）にＰＮＰトランジスタの断面構造、図５（ｄ）に
ＮＰＮトランジスタの断面構造を示す。
導体装置を説明する。第２の半導体装置は、同一チップ
にＭＯＳトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯ
Ｓトランジスタ）とバイポーラトランジスタ（ＰＮＰト
ランジスタ、ＮＰＮトランジスタ）とを形成したもので
ある。図５（ａ）にＮＭＯＳトランジスタの断面構造、
図５（ｂ）にＰＭＯＳトランジスタの断面構造、図５
（ｃ）にＰＮＰトランジスタの断面構造、図５（ｄ）に
ＮＰＮトランジスタの断面構造を示す。
【００５０】ＮＭＯＳトランジスタ部及びＰＮＰトラン
ジスタ部では、Ｐ型基板２１にＮ型エピタキシャル層２
２、Ｐ＋層２３、Ｐ型エピタキシャル層２４が順次積層
されている。ＰＭＯＳトランジスタ部及びＮＰＮトラン
ジスタ部では、Ｐ型基板２１にＮ型エピタキシャル層２
２、Ｎ＋層３３、Ｎ型エピタキシャル層３４が順次積層
されている。
ジスタ部では、Ｐ型基板２１にＮ型エピタキシャル層２
２、Ｐ＋層２３、Ｐ型エピタキシャル層２４が順次積層
されている。ＰＭＯＳトランジスタ部及びＮＰＮトラン
ジスタ部では、Ｐ型基板２１にＮ型エピタキシャル層２
２、Ｎ＋層３３、Ｎ型エピタキシャル層３４が順次積層
されている。
【００５１】バイポーラトランジスタは、自己整合型２
層多結晶シリコンによる縦形構造を有し、ＰＮＰトラン
ジスタはベース３９にＳｉＧｅ層を用い、ＮＰＮトラン
ジスタはベース４１にＳｉＧｅ：Ｃ層を用いている。Ｍ
ＯＳトランジスタは、チャネル下部に基板と格子緩和し
た高組成のＳｉＧｅ層を有し、その上には格子緩和して
いないチャネルを形成するＳｉ単結晶層２９，３７が存
在する。またソース、ドレイン電極２８，３６は、バイ
ポーラトランジスタのベース電極と同じ層に形成され、
ドーピング型はＮＰＮトランジスタ及びＰＭＯＳトラン
ジスタではＰ＋型、ＰＮＰトランジスタ及びＮＭＯＳト
ランジスタではＮ＋型となっている。さらにバイポーラ
トランジスタのエミッタ電極とＭＯＳトランジスタのゲ
ート電極３２，３８も共通であり、ＰＮＰトランジスタ
及びＮＭＯＳトランジスタではＰ ＋型にドーピングさ
れ、ＮＰＮトランジスタ及びＰＭＯＳトランジスタでは
Ｎ＋型にドーピングされている。
層多結晶シリコンによる縦形構造を有し、ＰＮＰトラン
ジスタはベース３９にＳｉＧｅ層を用い、ＮＰＮトラン
ジスタはベース４１にＳｉＧｅ：Ｃ層を用いている。Ｍ
ＯＳトランジスタは、チャネル下部に基板と格子緩和し
た高組成のＳｉＧｅ層を有し、その上には格子緩和して
いないチャネルを形成するＳｉ単結晶層２９，３７が存
在する。またソース、ドレイン電極２８，３６は、バイ
ポーラトランジスタのベース電極と同じ層に形成され、
ドーピング型はＮＰＮトランジスタ及びＰＭＯＳトラン
ジスタではＰ＋型、ＰＮＰトランジスタ及びＮＭＯＳト
ランジスタではＮ＋型となっている。さらにバイポーラ
トランジスタのエミッタ電極とＭＯＳトランジスタのゲ
ート電極３２，３８も共通であり、ＰＮＰトランジスタ
及びＮＭＯＳトランジスタではＰ ＋型にドーピングさ
れ、ＮＰＮトランジスタ及びＰＭＯＳトランジスタでは
Ｎ＋型にドーピングされている。
【００５２】ＭＯＳトランジスタは端部のない閉じた構
造であり、図５（ｅ）及び（ｆ）の平面図に示すように
各電極は楕円形や矩形の環状構造となる。またＭＯＳト
ランジスタのチャネル下部の電位を独立にコントロール
できるようにするためポリシリコン電極２７，３５が設
けられている。また各トランジスタはフィールド酸化膜
２５とトレンチ２６により、互いに分離されている。
造であり、図５（ｅ）及び（ｆ）の平面図に示すように
各電極は楕円形や矩形の環状構造となる。またＭＯＳト
ランジスタのチャネル下部の電位を独立にコントロール
できるようにするためポリシリコン電極２７，３５が設
けられている。また各トランジスタはフィールド酸化膜
２５とトレンチ２６により、互いに分離されている。
【００５３】上記構成の半導体装置によれば、寄生容量
や寄生抵抗が小さく、且つ活性領域での信号遅延も小さ
いＣ−ＢｉＣＭＯＳが構成できる。バイポーラトランジ
スタは共にＨＢＴであり、特にＮＰＮトランジスタはＳ
ｉＧｅ：Ｃ層を活性ベースに有する超高速タイプであ
る。またＰＮＰトランジスタもＳｉＧｅベースのＨＢＴ
であり高速性能が実現される。
や寄生抵抗が小さく、且つ活性領域での信号遅延も小さ
いＣ−ＢｉＣＭＯＳが構成できる。バイポーラトランジ
スタは共にＨＢＴであり、特にＮＰＮトランジスタはＳ
ｉＧｅ：Ｃ層を活性ベースに有する超高速タイプであ
る。またＰＮＰトランジスタもＳｉＧｅベースのＨＢＴ
であり高速性能が実現される。
【００５４】また、ＭＯＳトランジスタはチャネル下部
に基板と格子緩和したＳｉＧｅ層を有し、チャネルのシ
リコン層の結晶構造がひずむことによるモビリティーの
増大が期待できる構造となっている。またセルフアライ
ン縮小により、０．３５μｍのデザインルールであって
も、０．１μｍ以下のゲート長が実現できる。更に、チ
ャネル下部の電位が独立に制御できるので、トランジス
タをオンにするためにゲートに印加すべき電圧が可変の
（ＶＴＭＯＳ）ような使用方法も可能である。このよう
な理由から、本実施形態によれば、高速・高集積・低消
費電力・高駆動能力を有するＬＳＩを設計・製造するこ
とが可能となる。
に基板と格子緩和したＳｉＧｅ層を有し、チャネルのシ
リコン層の結晶構造がひずむことによるモビリティーの
増大が期待できる構造となっている。またセルフアライ
ン縮小により、０．３５μｍのデザインルールであって
も、０．１μｍ以下のゲート長が実現できる。更に、チ
ャネル下部の電位が独立に制御できるので、トランジス
タをオンにするためにゲートに印加すべき電圧が可変の
（ＶＴＭＯＳ）ような使用方法も可能である。このよう
な理由から、本実施形態によれば、高速・高集積・低消
費電力・高駆動能力を有するＬＳＩを設計・製造するこ
とが可能となる。
【００５５】次に本発明に係る半導体装置の第２の製造
方法を説明する。本方法は、前に説明した第１の製造方
法を基本としており、図４のＳ１１５ａ，Ｓ１１５ｂに
示した工程までは、第１の製造方法と同じであり、この
工程で得られる断面構造を図６にＳ２０１ａ，Ｓ２０１
ｂとして示す。
方法を説明する。本方法は、前に説明した第１の製造方
法を基本としており、図４のＳ１１５ａ，Ｓ１１５ｂに
示した工程までは、第１の製造方法と同じであり、この
工程で得られる断面構造を図６にＳ２０１ａ，Ｓ２０１
ｂとして示す。
【００５６】本方法では、次にＮ＋の多結晶シリコン２
００を選択的に成長させる。（Ｓ２０２ａ，Ｓ２０２
ｂ）。ＮＰＮトランジスタではこの多結晶シリコンはエ
ミッタ電極となる。ＰＮＰトランジスタではこの多結晶
シリコン層は直接的には不要であるが、自己整合的にラ
テラル成長層を形成し、次の工程でマスクとして使用さ
れる。次に、レジスト２１０によりＮＰＮトランジスタ
を保護した後、リンを５００ｋｅＶ、１Ｅ１４ａｔｏｍ
ｓ／ｃｍ２の条件でイオン注入する。その結果、上記多
結晶シリコンのマスク効果により、ＰＮＰトランジスタ
の活性ベースとベース電極を接続するリンク部にキャリ
ア濃度が増大した領域２０２が形成される（Ｓ２０３
ａ，Ｓ２０３ｂ）。レジストを除去した後は真性エミッ
タ形成のため、ＲＴＡ処理を行う。
００を選択的に成長させる。（Ｓ２０２ａ，Ｓ２０２
ｂ）。ＮＰＮトランジスタではこの多結晶シリコンはエ
ミッタ電極となる。ＰＮＰトランジスタではこの多結晶
シリコン層は直接的には不要であるが、自己整合的にラ
テラル成長層を形成し、次の工程でマスクとして使用さ
れる。次に、レジスト２１０によりＮＰＮトランジスタ
を保護した後、リンを５００ｋｅＶ、１Ｅ１４ａｔｏｍ
ｓ／ｃｍ２の条件でイオン注入する。その結果、上記多
結晶シリコンのマスク効果により、ＰＮＰトランジスタ
の活性ベースとベース電極を接続するリンク部にキャリ
ア濃度が増大した領域２０２が形成される（Ｓ２０３
ａ，Ｓ２０３ｂ）。レジストを除去した後は真性エミッ
タ形成のため、ＲＴＡ処理を行う。
【００５７】尚、上記第２の製造方法ではＮ＋多結晶シ
リコン２００の選択成長を用いたが、第１の製造方法の
場合と同様に、Ｎ＋多結晶シリコンを全面成長させ、露
光及びエッチングによりパターン形成してもよい。但
し、露光装置の照射誤差が無視できず、これに起因した
抵抗の微増の可能性がある。
リコン２００の選択成長を用いたが、第１の製造方法の
場合と同様に、Ｎ＋多結晶シリコンを全面成長させ、露
光及びエッチングによりパターン形成してもよい。但
し、露光装置の照射誤差が無視できず、これに起因した
抵抗の微増の可能性がある。
【００５８】上記第２の製造方法によれば、ＰＮＰトラ
ンジスタの真性ベースと多結晶のベース電極との接続部
分の不純物濃度を真性ベースと同じ（５Ｅ１６ａｔｏｍ
ｓ／ｃｃ）にすることができる。この領域はエピタキシ
ャル成長によって形成され、ＮＰＮの真性コレクタと共
通であるため、単純にイオン注入を行うとＰＮＰトラン
ジスタの電流増幅率ｈＦＥの低下と、ＮＰＮトランジス
タのコレクタ・ベース間の寄生容量Ｃｔｃの増加を招
く。そこで、本第２の製造方法では、ＮＰＮトランジス
タを保護するために露光工程が１回増加するが、自己整
合的に選択成長した多結晶シリコンをマスクにして、Ｐ
ＮＰトランジスタの上記リンク部の濃度だけを効果的に
増加させている。その結果としてＰＮＰトランジスタの
トータルのベース抵抗が低下することになる。非自己整
合的にイオン注入を行う場合には、ずれが発生し、ベー
ス抵抗の低減効果は多少低下する。
ンジスタの真性ベースと多結晶のベース電極との接続部
分の不純物濃度を真性ベースと同じ（５Ｅ１６ａｔｏｍ
ｓ／ｃｃ）にすることができる。この領域はエピタキシ
ャル成長によって形成され、ＮＰＮの真性コレクタと共
通であるため、単純にイオン注入を行うとＰＮＰトラン
ジスタの電流増幅率ｈＦＥの低下と、ＮＰＮトランジス
タのコレクタ・ベース間の寄生容量Ｃｔｃの増加を招
く。そこで、本第２の製造方法では、ＮＰＮトランジス
タを保護するために露光工程が１回増加するが、自己整
合的に選択成長した多結晶シリコンをマスクにして、Ｐ
ＮＰトランジスタの上記リンク部の濃度だけを効果的に
増加させている。その結果としてＰＮＰトランジスタの
トータルのベース抵抗が低下することになる。非自己整
合的にイオン注入を行う場合には、ずれが発生し、ベー
ス抵抗の低減効果は多少低下する。
【００５９】次に本発明に係る半導体装置の第３の製造
方法を図７を参照して説明する。本製造方法も前に説明
した第１の製造方法を基本としているが、アクティブ素
子としてＮＰＮトランジスタ及びＰＮＰトランジスタに
加え、ＰＮＰＮサイリスタも同じチップに形成するもの
である。
方法を図７を参照して説明する。本製造方法も前に説明
した第１の製造方法を基本としているが、アクティブ素
子としてＮＰＮトランジスタ及びＰＮＰトランジスタに
加え、ＰＮＰＮサイリスタも同じチップに形成するもの
である。
【００６０】図４のＳ１１４ａ，Ｓ１１４ｂの工程まで
は、第１の製造方法と同じであり、この工程で得られる
断面構造を図７にＳ３０１ａ，Ｓ３０１ｂとして示す。
以降はＰＮＰＮサイリスタとＮＰＮトランジスタの形成
工程を示す。ＰＮＰトランジスタの形成工程は第１の製
造方法と同じである。
は、第１の製造方法と同じであり、この工程で得られる
断面構造を図７にＳ３０１ａ，Ｓ３０１ｂとして示す。
以降はＰＮＰＮサイリスタとＮＰＮトランジスタの形成
工程を示す。ＰＮＰトランジスタの形成工程は第１の製
造方法と同じである。
【００６１】Ｓ３０１ａ，Ｓ３０１ｂの工程完了後、第
１の製造方法と同様に、露出Ｓｉ面を５ｎｍ程度酸化し
た後、５０ｎｍのＣＶＤ酸化膜３０１、２００ｎｍの多
結晶シリコン５０２を順次堆積させ、異方性エッチング
により、この多結晶シリコンをエッチバックし、側壁部
にのみサイドウォール状に残存させる。ここでＰＮＰト
ランジスタのみを保護するレジストパターンを形成した
後、ＰＮＰＮサイリスタとＮＰＮトランジスタについ
て、ＣＶＤ酸化膜３０１と５ｎｍの熱酸化膜をエッチン
グする（Ｓ３０２ａ，Ｓ３０２ｂ）。
１の製造方法と同様に、露出Ｓｉ面を５ｎｍ程度酸化し
た後、５０ｎｍのＣＶＤ酸化膜３０１、２００ｎｍの多
結晶シリコン５０２を順次堆積させ、異方性エッチング
により、この多結晶シリコンをエッチバックし、側壁部
にのみサイドウォール状に残存させる。ここでＰＮＰト
ランジスタのみを保護するレジストパターンを形成した
後、ＰＮＰＮサイリスタとＮＰＮトランジスタについ
て、ＣＶＤ酸化膜３０１と５ｎｍの熱酸化膜をエッチン
グする（Ｓ３０２ａ，Ｓ３０２ｂ）。
【００６２】レジストを除去した後、全面に２００ｎｍ
のＮ＋型多結晶シリコン３０３を形成し、続いてＲＴＡ
処理を行うことによりこの多結晶シリコンから不純物を
拡散させることにより活性Ｎ＋拡散領域３０４を形成す
る（Ｓ３０３ａ，Ｓ３０３ｂ，Ｓ３０３ｃ）。以上の工
程によりＮＰＮトランジスタ、ＰＮＰトランジスタ、Ｐ
ＮＰＮサイリスタが形成される。いずれも縦形構造であ
る。
のＮ＋型多結晶シリコン３０３を形成し、続いてＲＴＡ
処理を行うことによりこの多結晶シリコンから不純物を
拡散させることにより活性Ｎ＋拡散領域３０４を形成す
る（Ｓ３０３ａ，Ｓ３０３ｂ，Ｓ３０３ｃ）。以上の工
程によりＮＰＮトランジスタ、ＰＮＰトランジスタ、Ｐ
ＮＰＮサイリスタが形成される。いずれも縦形構造であ
る。
【００６３】上記第３の製造方法は、特別の工程を追加
することなくサイリスタ素子が形成できるという利点が
あり、ＮＰＮトランジスタとＰＮＰトランジスタに加
え、ＰＮＰＮサイリスタも縦形構造に形成できるので負
性抵抗素子を必要とするデバイスの製造に有利である。
することなくサイリスタ素子が形成できるという利点が
あり、ＮＰＮトランジスタとＰＮＰトランジスタに加
え、ＰＮＰＮサイリスタも縦形構造に形成できるので負
性抵抗素子を必要とするデバイスの製造に有利である。
【００６４】次に本発明に係る半導体装置の第４の製造
方法を図８を参照して説明する。本方法も前に説明した
第１の製造方法を基本とするものであり、図４のＳ１１
５ａ，Ｓ１１５ｂに示した工程までは、第１の製造方法
と同じであり、この工程で得られる断面構造を図８にＳ
４０１ａ，Ｓ４０１ｂとして示す。
方法を図８を参照して説明する。本方法も前に説明した
第１の製造方法を基本とするものであり、図４のＳ１１
５ａ，Ｓ１１５ｂに示した工程までは、第１の製造方法
と同じであり、この工程で得られる断面構造を図８にＳ
４０１ａ，Ｓ４０１ｂとして示す。
【００６５】本方法では、その後、ＮＰＮトランジスタ
だけでなくＰＮＰトランジスタについても露出したＣＶ
Ｄ酸化膜と極薄熱酸化膜をエッチングし、ドーピングし
ていない多結晶シリコンを２００ｎｍ程度形成させる。
公知の方法により、ＰＮＰトランジスタ上の多結晶シリ
コンのホウ素濃度を２Ｅ２０ａｔｏｍｓ／ｃｃに選択的
にドーピング４００ａし、またＮＰＮトランジスタ上の
多結晶シリコンのリン濃度を３Ｅ２０ａｔｏｍｓ／ｃｃ
程度に選択的にドーピング４００ｂした後、電極のパタ
ーニングを行う。その後、ＲＴＡ処理を行うことにより
ＮＰＮトランジスタの真正エミッタ領域を形成する（Ｓ
４０２ａ，Ｓ４０２ｂ）。尚、ＰＮＰトランジスタにお
いては、既に真性エミッタ領域は形成されている。
だけでなくＰＮＰトランジスタについても露出したＣＶ
Ｄ酸化膜と極薄熱酸化膜をエッチングし、ドーピングし
ていない多結晶シリコンを２００ｎｍ程度形成させる。
公知の方法により、ＰＮＰトランジスタ上の多結晶シリ
コンのホウ素濃度を２Ｅ２０ａｔｏｍｓ／ｃｃに選択的
にドーピング４００ａし、またＮＰＮトランジスタ上の
多結晶シリコンのリン濃度を３Ｅ２０ａｔｏｍｓ／ｃｃ
程度に選択的にドーピング４００ｂした後、電極のパタ
ーニングを行う。その後、ＲＴＡ処理を行うことにより
ＮＰＮトランジスタの真正エミッタ領域を形成する（Ｓ
４０２ａ，Ｓ４０２ｂ）。尚、ＰＮＰトランジスタにお
いては、既に真性エミッタ領域は形成されている。
【００６６】本方法によれば、第１の製造方法に比べ、
エミッタ抵抗の小さいＰＮＰトランジスタを形成するこ
とができる。但し、露光工程が増加し、また、Ｉｎ−ｓ
ｉｔｕのドーピングが行えないので、多結晶シリコン４
００ａ，４００ｂ中の均一化アニール処理等が必要にな
る場合もある。
エミッタ抵抗の小さいＰＮＰトランジスタを形成するこ
とができる。但し、露光工程が増加し、また、Ｉｎ−ｓ
ｉｔｕのドーピングが行えないので、多結晶シリコン４
００ａ，４００ｂ中の均一化アニール処理等が必要にな
る場合もある。
【００６７】次に、本発明に係る半導体装置の第５の製
造方法を図９及び図１０を参照して説明する。本方法で
は、同じチップにより高速なＰＮＰトランジスタ及びＮ
ＰＮトランジスタを形成することができる。ここではウ
エハ基板は＜１００＞の結晶方位を持った高抵抗Ｐ型基
板５０１とする（Ｓ５０１ａ，Ｓ５０１ｂ）。
造方法を図９及び図１０を参照して説明する。本方法で
は、同じチップにより高速なＰＮＰトランジスタ及びＮ
ＰＮトランジスタを形成することができる。ここではウ
エハ基板は＜１００＞の結晶方位を持った高抵抗Ｐ型基
板５０１とする（Ｓ５０１ａ，Ｓ５０１ｂ）。
【００６８】先ず、リンを５Ｅ１５ａｔｏｍｓ／ｃｃ程
度含んだＮ型のエピタキシャル成長膜５０２を約５．５
μｍ成長させ、公知の２回の露光技術、不純物拡散技術
を用いて埋め込み拡散層となる領域を形成する。これに
よりＮＰＮトランジスタではＮ＋ＢＬ層５０４、ＰＮＰ
トランジスタではＰ＋ＢＬ層５０３が形成される（Ｓ５
０２ａ，Ｓ５０２ｂ）。次に、全面に常圧でエピタキシ
ャル成長を行う。膜厚は、約０．７μｍであり、ドーピ
ングガスは流さない。この結果Ｐ＋ＢＬ層５０３上には
Ｐ型のエピタキシャル層５０５ａが成長し、Ｎ＋ＢＬ層
５０４上にはＮ型のエピタキシャル層５０５ｂが成長す
る（Ｓ５０３ａ，Ｓ５０３ｂ）。これはエピタキシャル
膜成長中のオートドーピング効果、即ち表面から蒸発し
た不純物原子が雰囲気中ガスと衝突・散乱して成長膜中
に取り込まれる現象に基づくものであり、平均自由行程
が短い方が有利である。
度含んだＮ型のエピタキシャル成長膜５０２を約５．５
μｍ成長させ、公知の２回の露光技術、不純物拡散技術
を用いて埋め込み拡散層となる領域を形成する。これに
よりＮＰＮトランジスタではＮ＋ＢＬ層５０４、ＰＮＰ
トランジスタではＰ＋ＢＬ層５０３が形成される（Ｓ５
０２ａ，Ｓ５０２ｂ）。次に、全面に常圧でエピタキシ
ャル成長を行う。膜厚は、約０．７μｍであり、ドーピ
ングガスは流さない。この結果Ｐ＋ＢＬ層５０３上には
Ｐ型のエピタキシャル層５０５ａが成長し、Ｎ＋ＢＬ層
５０４上にはＮ型のエピタキシャル層５０５ｂが成長す
る（Ｓ５０３ａ，Ｓ５０３ｂ）。これはエピタキシャル
膜成長中のオートドーピング効果、即ち表面から蒸発し
た不純物原子が雰囲気中ガスと衝突・散乱して成長膜中
に取り込まれる現象に基づくものであり、平均自由行程
が短い方が有利である。
【００６９】次に、第３の露光工程を含む公知の技術に
より、ロコス酸化によるフィールド酸化膜５０６を形成
する。これによりアクティブ領域が規定される。アクテ
ィブ領域上の酸化膜を除去した後（Ｓ５０４ａ，Ｓ５０
４ｂ）、アクティブ領域を１００ｎｍ熱酸化５０７し、
さらに全面に多結晶シリコン５０８を形成する。そして
第４の露光工程とエッチング技術により、この多結晶シ
リコンをベース電極引き出しとなるようにエッチング
し、その後、全面にＳｉ窒化膜５０９を形成する（Ｓ５
０５ａ，Ｓ５０５ｂ）。
より、ロコス酸化によるフィールド酸化膜５０６を形成
する。これによりアクティブ領域が規定される。アクテ
ィブ領域上の酸化膜を除去した後（Ｓ５０４ａ，Ｓ５０
４ｂ）、アクティブ領域を１００ｎｍ熱酸化５０７し、
さらに全面に多結晶シリコン５０８を形成する。そして
第４の露光工程とエッチング技術により、この多結晶シ
リコンをベース電極引き出しとなるようにエッチング
し、その後、全面にＳｉ窒化膜５０９を形成する（Ｓ５
０５ａ，Ｓ５０５ｂ）。
【００７０】次に、前に説明した第１の製造方法と同様
に、第５の露光工程を含む工程により、内部が酸化膜で
充填されたトレンチ５２０を形成し、第６の露光工程を
含む一連の工程により、コレクタ電極部を多結晶シリコ
ンでプラグ状に埋め込み、表面のマスク酸化膜を全て除
去し、続いてＳｉ窒化膜も全て除去する。そして、第６
及び第７の露光工程、これに続くリンイオンの注入工程
により、ＰＮＰトランジスタのベース電極５０８ａとＮ
ＰＮトランジスタのコレクタ電極５１２をＮ＋型にす
る。さらにボロンイオンの注入を行い、ＰＮＰトランジ
スタのコレクタ電極５１１とＮＰＮトランジスタのベー
ス電極５０８ｂをＰ＋型にする。その後のアニール処理
により、コレクタプラグから基板接続部まで不純物拡散
を行い、更に全面にＳｉ窒化膜５１０を形成する（Ｓ５
０６ａ，Ｓ５０６ｂ）。
に、第５の露光工程を含む工程により、内部が酸化膜で
充填されたトレンチ５２０を形成し、第６の露光工程を
含む一連の工程により、コレクタ電極部を多結晶シリコ
ンでプラグ状に埋め込み、表面のマスク酸化膜を全て除
去し、続いてＳｉ窒化膜も全て除去する。そして、第６
及び第７の露光工程、これに続くリンイオンの注入工程
により、ＰＮＰトランジスタのベース電極５０８ａとＮ
ＰＮトランジスタのコレクタ電極５１２をＮ＋型にす
る。さらにボロンイオンの注入を行い、ＰＮＰトランジ
スタのコレクタ電極５１１とＮＰＮトランジスタのベー
ス電極５０８ｂをＰ＋型にする。その後のアニール処理
により、コレクタプラグから基板接続部まで不純物拡散
を行い、更に全面にＳｉ窒化膜５１０を形成する（Ｓ５
０６ａ，Ｓ５０６ｂ）。
【００７１】次に、第８の公知の露光、エッチング技術
によりＳｉ窒化膜５１０と多結晶シリコン５０８とを
０．５μｍ幅でエッチングし、更に全面にシリコン窒化
膜を１０００Å程度生成した後、この膜をエッチバック
することにより、エッチング領域側壁部にサイドウォー
ル状の窒化膜層５１３を残存させる。（Ｓ５０７ａ，Ｓ
５０７ｂ）。次に、第９の露光工程によりＮＰＮトラン
ジスタをレジストパターンで保護してから希釈ＨＦによ
りＰＮＰトランジスタ部の露出した熱酸化膜５０７をエ
ッチングし、サイドエッチを２５０ｎｍ程度行い、多結
晶シリコン５０８の底面部を一部露出させる。続いてレ
ジストを除去してから選択エピタキシャル成長を行う
（Ｓ５０８ａ，Ｓ５０８ｂ）。生成膜５１４の構成は以
下の通りである。 （１）Ｐ型シリコン層、不純物濃度５Ｅ１６ａｔｏｍｓ
／ｃｃ：５０ｎｍ （２）Ｐ型ＳｉＧｅ層、不純物濃度５Ｅ１６ａｔｏｍｓ
／ｃｃ：３０ｎｍ （３）Ｎ型ＳｉＧｅ層、ピーク不純物濃度５Ｅ１９ａｔ
ｏｍｓ／ｃｃ、：１０ｎｍ （４）Ｎ-型ＳｉＧｅ層：２０ｎｍ （５）Ｎ-型シリコン層：２５ｎｍ
によりＳｉ窒化膜５１０と多結晶シリコン５０８とを
０．５μｍ幅でエッチングし、更に全面にシリコン窒化
膜を１０００Å程度生成した後、この膜をエッチバック
することにより、エッチング領域側壁部にサイドウォー
ル状の窒化膜層５１３を残存させる。（Ｓ５０７ａ，Ｓ
５０７ｂ）。次に、第９の露光工程によりＮＰＮトラン
ジスタをレジストパターンで保護してから希釈ＨＦによ
りＰＮＰトランジスタ部の露出した熱酸化膜５０７をエ
ッチングし、サイドエッチを２５０ｎｍ程度行い、多結
晶シリコン５０８の底面部を一部露出させる。続いてレ
ジストを除去してから選択エピタキシャル成長を行う
（Ｓ５０８ａ，Ｓ５０８ｂ）。生成膜５１４の構成は以
下の通りである。 （１）Ｐ型シリコン層、不純物濃度５Ｅ１６ａｔｏｍｓ
／ｃｃ：５０ｎｍ （２）Ｐ型ＳｉＧｅ層、不純物濃度５Ｅ１６ａｔｏｍｓ
／ｃｃ：３０ｎｍ （３）Ｎ型ＳｉＧｅ層、ピーク不純物濃度５Ｅ１９ａｔ
ｏｍｓ／ｃｃ、：１０ｎｍ （４）Ｎ-型ＳｉＧｅ層：２０ｎｍ （５）Ｎ-型シリコン層：２５ｎｍ
【００７２】エピタキシャル成長条件は、第１の製造方
法に示した条件に類似しているが、カーボンを含まず、
Ｐ／Ｎ構成が逆転している。活性ベースは、ＳｉＧｅ層
の幅１０ｎｍを初期幅としているが、最終的には熱拡散
により４０ｎｍ程度に広がる。次にＰＮＰトランジスタ
部の露出Ｓｉ面を５ｎｍ程度熱酸化５１５する（Ｓ５０
９ａ，Ｓ５０９ｂ）。レジストパターンで保護してか
ら、今度は第１０の露光工程により、ＮＰＮトランジス
タ部に露出している熱酸化膜５０７を希釈ＨＦでエッチ
ングし、２５０ｎｍ程度サイドエッチする（Ｓ５１０
ａ，Ｓ５１０ｂ）。そして、この部分に第１の製造方法
と同様に、選択エピタキシャル成長５１８を行い、トラ
ンジスタの真性ベースを形成する（Ｓ５１１ａ，Ｓ５１
１ｂ）。
法に示した条件に類似しているが、カーボンを含まず、
Ｐ／Ｎ構成が逆転している。活性ベースは、ＳｉＧｅ層
の幅１０ｎｍを初期幅としているが、最終的には熱拡散
により４０ｎｍ程度に広がる。次にＰＮＰトランジスタ
部の露出Ｓｉ面を５ｎｍ程度熱酸化５１５する（Ｓ５０
９ａ，Ｓ５０９ｂ）。レジストパターンで保護してか
ら、今度は第１０の露光工程により、ＮＰＮトランジス
タ部に露出している熱酸化膜５０７を希釈ＨＦでエッチ
ングし、２５０ｎｍ程度サイドエッチする（Ｓ５１０
ａ，Ｓ５１０ｂ）。そして、この部分に第１の製造方法
と同様に、選択エピタキシャル成長５１８を行い、トラ
ンジスタの真性ベースを形成する（Ｓ５１１ａ，Ｓ５１
１ｂ）。
【００７３】本方法は、上記したように連続して行われ
る２回の選択エピタキシャル工程により、ＰＮＰトラン
ジスタ、ＮＰＮトランジスタのベース形成を行い、これ
により、両トランジスタをＨＢＴ化する点を特徴とす
る。最初に選択成長させた表面は、５ｎｍ程度熱酸化さ
せるので２回目の選択成長時には全く影響を及ぼさな
い。
る２回の選択エピタキシャル工程により、ＰＮＰトラン
ジスタ、ＮＰＮトランジスタのベース形成を行い、これ
により、両トランジスタをＨＢＴ化する点を特徴とす
る。最初に選択成長させた表面は、５ｎｍ程度熱酸化さ
せるので２回目の選択成長時には全く影響を及ぼさな
い。
【００７４】次に、希釈ＨＦによりＰＮＰトランジスタ
の選択エピタキシャル表面上の酸化膜を除去してから表
面を５ｎｍ程度熱酸化させ、続いてＣＶＤ酸化膜生成、
多結晶シリコン生成を連続的に行う。更に、これらの膜
を順次エッチングして、選択エピタキシャル表面を露出
させてからノンドープの多結晶シリコン５１６を成長さ
せる。更に、第１１、１２の露光工程、イオン注入を含
む公知の工程により、ＰＮＰトランジスタ部の多結晶シ
リコン５１６に不純物としてボロンを１Ｅ２１ａｔｏｍ
ｓ／ｃｍ２程度の濃度で注入してＰ＋型５１６ａとし、
一方、ＮＰＮトランジスタ部の多結晶シリコン５１６に
不純物として砒素またはリンを同程度の濃度で注入し、
Ｎ＋型５１６ｂとする。更に、７５０℃程度で均一化ア
ニール処理を行った後、第１３の露光工程及びエッチン
グ工程により、各トランジスタのエミッタ電極を成形す
る。最後に、多結晶シリコンから不純物の拡散をＲＴＡ
処理により行い真性エミッタ領域５１７ａ，５１７ｂを
形成する（Ｓ５１２ａ，Ｓ５１２ｂ）。尚、本方法で
は、選択エピタキシャル成長をＰＮＰトランジスタ部か
ら先に行っているが、ＮＰＮトランジスタ部から先にお
こなってもよい。
の選択エピタキシャル表面上の酸化膜を除去してから表
面を５ｎｍ程度熱酸化させ、続いてＣＶＤ酸化膜生成、
多結晶シリコン生成を連続的に行う。更に、これらの膜
を順次エッチングして、選択エピタキシャル表面を露出
させてからノンドープの多結晶シリコン５１６を成長さ
せる。更に、第１１、１２の露光工程、イオン注入を含
む公知の工程により、ＰＮＰトランジスタ部の多結晶シ
リコン５１６に不純物としてボロンを１Ｅ２１ａｔｏｍ
ｓ／ｃｍ２程度の濃度で注入してＰ＋型５１６ａとし、
一方、ＮＰＮトランジスタ部の多結晶シリコン５１６に
不純物として砒素またはリンを同程度の濃度で注入し、
Ｎ＋型５１６ｂとする。更に、７５０℃程度で均一化ア
ニール処理を行った後、第１３の露光工程及びエッチン
グ工程により、各トランジスタのエミッタ電極を成形す
る。最後に、多結晶シリコンから不純物の拡散をＲＴＡ
処理により行い真性エミッタ領域５１７ａ，５１７ｂを
形成する（Ｓ５１２ａ，Ｓ５１２ｂ）。尚、本方法で
は、選択エピタキシャル成長をＰＮＰトランジスタ部か
ら先に行っているが、ＮＰＮトランジスタ部から先にお
こなってもよい。
【００７５】本第５の製造方法では、トータルで１３回
の露光工程により縦形のＰＮＰトランジスタとＮＰＮト
ランジスタの両方を形成できる。また、第１の製造方法
と異なり、ＰＮＰトランジスタも縦形のＨＢＴとするこ
とが可能であり、そのため遮断周波数が５０ＧＨｚ以上
のＰＮＰトランジスタを形成することが可能である。Ｎ
ＰＮトランジスタだけでなく、ＰＮＰトランジスタも縦
形構造のＨＢＴとし、これにより相補型回路を構成する
ことにより、バイポーラデバイスの高速化のみならず低
消費電力化、高駆動能力化の点でも大きなメリットが得
られる。
の露光工程により縦形のＰＮＰトランジスタとＮＰＮト
ランジスタの両方を形成できる。また、第１の製造方法
と異なり、ＰＮＰトランジスタも縦形のＨＢＴとするこ
とが可能であり、そのため遮断周波数が５０ＧＨｚ以上
のＰＮＰトランジスタを形成することが可能である。Ｎ
ＰＮトランジスタだけでなく、ＰＮＰトランジスタも縦
形構造のＨＢＴとし、これにより相補型回路を構成する
ことにより、バイポーラデバイスの高速化のみならず低
消費電力化、高駆動能力化の点でも大きなメリットが得
られる。
【００７６】上記したように、本方法の最大の特徴は、
選択エピタキシャル成長法の特性を生かし、２回に分け
て選択成長を行う点である。最初にＰＮＰトランジスタ
部もしくはＮＰＮトランジスタ部のみの選択成長を行
い、この部分の表面を極薄酸化してから２回目の選択成
長を行うことにより、２回目の選択成長部分は１回目の
選択成長部分の影響を全く受けない。酸化もＲＴＯ等の
方法を用い、また２回目の成長時の温度も全て８００℃
以下で短時間に行うことができ、サーマルバジェットに
よるプロファイルの再分布も最小限に抑えられる。
選択エピタキシャル成長法の特性を生かし、２回に分け
て選択成長を行う点である。最初にＰＮＰトランジスタ
部もしくはＮＰＮトランジスタ部のみの選択成長を行
い、この部分の表面を極薄酸化してから２回目の選択成
長を行うことにより、２回目の選択成長部分は１回目の
選択成長部分の影響を全く受けない。酸化もＲＴＯ等の
方法を用い、また２回目の成長時の温度も全て８００℃
以下で短時間に行うことができ、サーマルバジェットに
よるプロファイルの再分布も最小限に抑えられる。
【００７７】次に、本発明に係る半導体装置の第６の製
造方法を図１１及び図１２を参照して説明する。本方法
は、前に説明した本発明に係る第２の半導体装置を製造
する方法、即ち同じチップにＰＮＰ、ＮＰＮ、ＰＭＯ
Ｓ、ＮＭＯＳの４種類のトランジスタを形成するもので
ある。本方法は上記の第５の製造方法と同じ工程を多く
含むので図９及び図１０も参照しながら説明する。
造方法を図１１及び図１２を参照して説明する。本方法
は、前に説明した本発明に係る第２の半導体装置を製造
する方法、即ち同じチップにＰＮＰ、ＮＰＮ、ＰＭＯ
Ｓ、ＮＭＯＳの４種類のトランジスタを形成するもので
ある。本方法は上記の第５の製造方法と同じ工程を多く
含むので図９及び図１０も参照しながら説明する。
【００７８】本方法は、図９のＳ５０７ａ, Ｓ５０７ｂ
の工程までは第５の製造方法と同じである。本方法では
この工程の後、第９の露光工程によりＰＮＰトランジス
タとＮＭＯＳトランジスタをレジストパターンで保護し
てからリンイオンの注入を行い、ＮＰＮトランジスタ部
では真性コレクタ領域を形成し、ＰＭＯＳトランジスタ
部ではチャネル直下のリン濃度の増加した領域６０５を
形成する。同様に、第１０の露光工程によりＮＰＮトラ
ンジスタとＰＭＯＳトランジスタをレジストパターンで
保護してからボロンイオンの注入を行い、ＰＮＰトラン
ジスタ部では真性コレクタ領域を形成し、ＮＭＯＳトラ
ンジスタ部ではチャネル直下のボロン濃度の増加した領
域６１１を形成する。
の工程までは第５の製造方法と同じである。本方法では
この工程の後、第９の露光工程によりＰＮＰトランジス
タとＮＭＯＳトランジスタをレジストパターンで保護し
てからリンイオンの注入を行い、ＮＰＮトランジスタ部
では真性コレクタ領域を形成し、ＰＭＯＳトランジスタ
部ではチャネル直下のリン濃度の増加した領域６０５を
形成する。同様に、第１０の露光工程によりＮＰＮトラ
ンジスタとＰＭＯＳトランジスタをレジストパターンで
保護してからボロンイオンの注入を行い、ＰＮＰトラン
ジスタ部では真性コレクタ領域を形成し、ＮＭＯＳトラ
ンジスタ部ではチャネル直下のボロン濃度の増加した領
域６１１を形成する。
【００７９】次に、第１１の露光工程により、ＰＮＰト
ランジスタ、ＮＰＮトランジスタをレジストパターンで
保護してから露出熱酸化膜（図９の５０７相当）を除去
し、２５０ｎｍ程度サイドエッチし、レジストを除去し
た後、エピタキシャル層の選択成長を行う。この層は２
層構成であり、第１層は４０％のＧｅを含む、膜厚１０
０ｎｍのＳｉＧｅエピタキシャル層（Ｎ型ＳｉＧｅ層６
０６、Ｐ型ＳｉＧｅ層６１２）である。第２層は、Ｇｅ
を含まないＳｉエピタキシャル層（多結晶シリコン層６
０７、６１３）であり２５ｎｍの膜厚とする。第１層の
エピタキシャル成長では、基板結晶面とＳｉＧｅエピタ
キシャル層との界面でストレス緩和が起こる。しかし、
第２層のエピタキシャル成長では、膜厚が２５ｎｍと薄
いので、下層のＧｅ組成が高いにもかかわらず界面での
ストレス緩和は起こらない。
ランジスタ、ＮＰＮトランジスタをレジストパターンで
保護してから露出熱酸化膜（図９の５０７相当）を除去
し、２５０ｎｍ程度サイドエッチし、レジストを除去し
た後、エピタキシャル層の選択成長を行う。この層は２
層構成であり、第１層は４０％のＧｅを含む、膜厚１０
０ｎｍのＳｉＧｅエピタキシャル層（Ｎ型ＳｉＧｅ層６
０６、Ｐ型ＳｉＧｅ層６１２）である。第２層は、Ｇｅ
を含まないＳｉエピタキシャル層（多結晶シリコン層６
０７、６１３）であり２５ｎｍの膜厚とする。第１層の
エピタキシャル成長では、基板結晶面とＳｉＧｅエピタ
キシャル層との界面でストレス緩和が起こる。しかし、
第２層のエピタキシャル成長では、膜厚が２５ｎｍと薄
いので、下層のＧｅ組成が高いにもかかわらず界面での
ストレス緩和は起こらない。
【００８０】その結果、ＳｉＧｅ層は立方晶の結晶構造
となるが、シリコン層は正方晶の結晶構造となり、内部
にストレスを受けた状態となる。またエピタキシャル成
長前に、夫々のトランジスタの表面濃度を増大させるイ
オン注入を行っているのでオートドーピング効果によ
り、ＰＭＯＳトランジスタはエピタキシャル層全体がＮ
型に、ＮＭＯＳトランジスタはＰ型となる。以上の工程
により得られる構造を拡大してＳ６０１ａ、Ｓ６０１ｂ
に示す。
となるが、シリコン層は正方晶の結晶構造となり、内部
にストレスを受けた状態となる。またエピタキシャル成
長前に、夫々のトランジスタの表面濃度を増大させるイ
オン注入を行っているのでオートドーピング効果によ
り、ＰＭＯＳトランジスタはエピタキシャル層全体がＮ
型に、ＮＭＯＳトランジスタはＰ型となる。以上の工程
により得られる構造を拡大してＳ６０１ａ、Ｓ６０１ｂ
に示す。
【００８１】次に、このＭＯＳトランジスタ部の表面の
シリコン層６０８を５ｎｍ程度熱酸化させた後、第１２
の露光工程によりＰＭＯＳ及びＮＭＯＳトランジスタと
ＮＰＮトランジスタを保護した状態で希釈ＨＦによりＰ
ＮＰトランジスタ部の露出熱酸化膜５０７を除去し、２
５０ｎｍ程度サイドエッチする。この状態で第５の製造
方法で説明したＰＮＰトランジスタの選択エピタキシャ
ル成長を行い、真性ベース領域を形成する。この領域は
３層構成であり、第１層６１８がボトムシリコン層、第
２層６２０がＳｉＧｅ層、第３層６２１がキャップシリ
コン層である。また第２層のＳｉＧｅ層は、さらに中心
部にＮ型にドープされる層を有する（Ｓ６０１ｄ）。
シリコン層６０８を５ｎｍ程度熱酸化させた後、第１２
の露光工程によりＰＭＯＳ及びＮＭＯＳトランジスタと
ＮＰＮトランジスタを保護した状態で希釈ＨＦによりＰ
ＮＰトランジスタ部の露出熱酸化膜５０７を除去し、２
５０ｎｍ程度サイドエッチする。この状態で第５の製造
方法で説明したＰＮＰトランジスタの選択エピタキシャ
ル成長を行い、真性ベース領域を形成する。この領域は
３層構成であり、第１層６１８がボトムシリコン層、第
２層６２０がＳｉＧｅ層、第３層６２１がキャップシリ
コン層である。また第２層のＳｉＧｅ層は、さらに中心
部にＮ型にドープされる層を有する（Ｓ６０１ｄ）。
【００８２】次に、露出シリコン表面を５ｎｍ熱酸化さ
せた後、第１３の露光工程によりＭＯＳトランジスタ部
及びＰＮＰトランジスタ部を保護し、希釈ＨＦによりＮ
ＰＮトランジスタ部の熱酸化膜５０７を除去し、２５ｎ
ｍ程度サイドエッチを行う。そして、このＮＰＮトラン
ジスタにも第５の製造方法で説明した真性ベース層を形
成する選択エピタキシャル成長を行う（Ｓ６０１ｃ）。
この層は３層構成であり、第１層がボトムシリコン層６
１４、第２層がＳｉＧｅ：Ｃ層６１６、第３層がキャッ
プシリコン層６１７である。
せた後、第１３の露光工程によりＭＯＳトランジスタ部
及びＰＮＰトランジスタ部を保護し、希釈ＨＦによりＮ
ＰＮトランジスタ部の熱酸化膜５０７を除去し、２５ｎ
ｍ程度サイドエッチを行う。そして、このＮＰＮトラン
ジスタにも第５の製造方法で説明した真性ベース層を形
成する選択エピタキシャル成長を行う（Ｓ６０１ｃ）。
この層は３層構成であり、第１層がボトムシリコン層６
１４、第２層がＳｉＧｅ：Ｃ層６１６、第３層がキャッ
プシリコン層６１７である。
【００８３】その後、露出シリコン表面を５ｎｍ程度熱
酸化した後、全面にＣＶＤ酸化膜（６２２）を５０ｎｍ
程度形成し、さらに多結晶シリコン６２３を１５０ｎｍ
程度形成した後、エッチバックし、この多結晶シリコン
をサイドウォール状に残存させる（Ｓ６０２ａ，Ｓ６０
２ｂ，Ｓ６０２ｃ，Ｓ６０２ｄ）。
酸化した後、全面にＣＶＤ酸化膜（６２２）を５０ｎｍ
程度形成し、さらに多結晶シリコン６２３を１５０ｎｍ
程度形成した後、エッチバックし、この多結晶シリコン
をサイドウォール状に残存させる（Ｓ６０２ａ，Ｓ６０
２ｂ，Ｓ６０２ｃ，Ｓ６０２ｄ）。
【００８４】次に、露出した酸化膜を除去した後、ＭＯ
Ｓトランジスタのゲート酸化膜となる熱酸化膜６２４を
形成する。そして、第１４及び第１５の露光工程により
ＰＭＯＳトランジスタ部にはＰ＋イオン注入を行い、Ｎ
ＭＯＳトランジスタ部にはＢＦ２ ＋イオン注入を行う
（Ｓ６０３ａ，Ｓ６０３ｂ）。
Ｓトランジスタのゲート酸化膜となる熱酸化膜６２４を
形成する。そして、第１４及び第１５の露光工程により
ＰＭＯＳトランジスタ部にはＰ＋イオン注入を行い、Ｎ
ＭＯＳトランジスタ部にはＢＦ２ ＋イオン注入を行う
（Ｓ６０３ａ，Ｓ６０３ｂ）。
【００８５】次に第１６の露光工程によりＭＯＳトラン
ジスタを保護した状態で、ＰＮＰトランジスタとＮＰＮ
トランジスタ表面部の熱酸化膜を除去し、全面に多結晶
シリコンを２００ｎｍ成長させる。更に、第１４及び第
１５の露光工程とイオン注入工程を含む処理により、Ｎ
ＭＯＳトランジスタとＰＮＰトランジスタ上部の多結晶
シリコンをＰ＋型にドープし、ＰＭＯＳトランジスタと
ＮＰＮトランジスタ上部の多結晶シリコンをＮ＋型にド
ープする。そして活性化及び均一化のアニール処理を７
５０℃〜８００℃で行った後、第１７の露光工程によ
り、多結晶シリコンをバイポーラトランジスタではエミ
ッタ電極、ＭＯＳトランジスタではゲート電極に形成
し、さらにバイポーラトランジスタの真性エミッタを形
成するためドライブインをＲＴＡ処理により行う（Ｓ６
０４ａ，Ｓ６０４ｂ，Ｓ６０４ｃ，Ｓ６０４ｄ）。
ジスタを保護した状態で、ＰＮＰトランジスタとＮＰＮ
トランジスタ表面部の熱酸化膜を除去し、全面に多結晶
シリコンを２００ｎｍ成長させる。更に、第１４及び第
１５の露光工程とイオン注入工程を含む処理により、Ｎ
ＭＯＳトランジスタとＰＮＰトランジスタ上部の多結晶
シリコンをＰ＋型にドープし、ＰＭＯＳトランジスタと
ＮＰＮトランジスタ上部の多結晶シリコンをＮ＋型にド
ープする。そして活性化及び均一化のアニール処理を７
５０℃〜８００℃で行った後、第１７の露光工程によ
り、多結晶シリコンをバイポーラトランジスタではエミ
ッタ電極、ＭＯＳトランジスタではゲート電極に形成
し、さらにバイポーラトランジスタの真性エミッタを形
成するためドライブインをＲＴＡ処理により行う（Ｓ６
０４ａ，Ｓ６０４ｂ，Ｓ６０４ｃ，Ｓ６０４ｄ）。
【００８６】上記第６の製造方法では、ＰＮＰ及びＮＰ
Ｎのバイポーラトランジスタに加えてＮＭＯＳ及びＰＭ
ＯＳのＭＯＳトランジスタも同じチップに形成すること
ができる。本方法は、ＭＯＳトランジスタを完全に別に
作り込むのではなく、バイポーラトランジスタと同じフ
レームワーク用いて共通に形成する点に特徴がある。即
ち、ＮＭＯＳトランジスタは、伝導型も含めてＰＮＰト
ランジスタと同じフレームワーク上に形成していき、Ｐ
ＭＯＳトランジスタは伝導型も含めてＮＰＮトランジス
タと同じフレームワーク上に形成して行くことを特徴と
する。
Ｎのバイポーラトランジスタに加えてＮＭＯＳ及びＰＭ
ＯＳのＭＯＳトランジスタも同じチップに形成すること
ができる。本方法は、ＭＯＳトランジスタを完全に別に
作り込むのではなく、バイポーラトランジスタと同じフ
レームワーク用いて共通に形成する点に特徴がある。即
ち、ＮＭＯＳトランジスタは、伝導型も含めてＰＮＰト
ランジスタと同じフレームワーク上に形成していき、Ｐ
ＭＯＳトランジスタは伝導型も含めてＮＰＮトランジス
タと同じフレームワーク上に形成して行くことを特徴と
する。
【００８７】ＭＯＳトランジスタは、前出の本発明に係
る第２の半導体装置のようにリング状の平面構造となる
という条件は付くが、微細化すれば占有面積も十分小さ
くでき、緩和ＳｉＧｅ層上でストレスを受けたシリコン
上にチャネルを有するので、モビリティーが増加し動作
速度の向上が期待できる。また自己整合縮小により、
０．３５μｍのデザインルールで０．１μｍ以下のゲー
ト長も実現できる。またＰＮＰ及びＮＰＮの両トランジ
スタ共、ベースにＳｉＧｅ（Ｃ）構造を有し超高速性が
期待できる。また製造工程においても露光工程はトータ
ルで１７回に抑えており、各素子の工程共通化も十分に
行っており、従来のＣ−ＢｉＣＭＯＳを製造する方法に
比較して優位性が極めて高い。また各トランジスタの性
能を決定するベース形成やチャネル形成工程以降は、余
計な熱処理がほとんど加わらない方法ともなっており、
全てのアクティブ素子の特性劣化が極めて小さい。また
各アクティブ素子の特性に重要な影響を与える工程は、
個別的にチューニング可能であり、特性の最適化も容易
であり、自由度が高い点も大きな利点である。
る第２の半導体装置のようにリング状の平面構造となる
という条件は付くが、微細化すれば占有面積も十分小さ
くでき、緩和ＳｉＧｅ層上でストレスを受けたシリコン
上にチャネルを有するので、モビリティーが増加し動作
速度の向上が期待できる。また自己整合縮小により、
０．３５μｍのデザインルールで０．１μｍ以下のゲー
ト長も実現できる。またＰＮＰ及びＮＰＮの両トランジ
スタ共、ベースにＳｉＧｅ（Ｃ）構造を有し超高速性が
期待できる。また製造工程においても露光工程はトータ
ルで１７回に抑えており、各素子の工程共通化も十分に
行っており、従来のＣ−ＢｉＣＭＯＳを製造する方法に
比較して優位性が極めて高い。また各トランジスタの性
能を決定するベース形成やチャネル形成工程以降は、余
計な熱処理がほとんど加わらない方法ともなっており、
全てのアクティブ素子の特性劣化が極めて小さい。また
各アクティブ素子の特性に重要な影響を与える工程は、
個別的にチューニング可能であり、特性の最適化も容易
であり、自由度が高い点も大きな利点である。
【００８８】
【発明の効果】本発明によれば、超高速のＮＰＮトラン
ジスタと高速のＰＮＰトランジスタとが同一チップに形
成された半導体装置を、従来に比べ工程数が大幅に削減
されたプロセスで製造することが可能となる。
ジスタと高速のＰＮＰトランジスタとが同一チップに形
成された半導体装置を、従来に比べ工程数が大幅に削減
されたプロセスで製造することが可能となる。
【００８９】本発明によればまた、超高速のＮＰＮトラ
ンジスタ及び高速のＰＮＰトランジスタに加え、更に高
速のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが
同一チップに形成された半導体装置を、従来に比べ工程
数が大幅に削減されたプロセスで製造することが可能と
なる。
ンジスタ及び高速のＰＮＰトランジスタに加え、更に高
速のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが
同一チップに形成された半導体装置を、従来に比べ工程
数が大幅に削減されたプロセスで製造することが可能と
なる。
【図１】 本発明に係る第１の半導体装置の構造を示す
図である。
図である。
【図２】 本発明に係る半導体装置の第１の製造方法を
説明する図である。
説明する図である。
【図３】 本発明に係る半導体装置の第１の製造方法を
説明する図である。
説明する図である。
【図４】 本発明に係る半導体装置の第１の製造方法を
説明する図である。
説明する図である。
【図５】 本発明に係る第２の半導体装置の構造を示す
図である。
図である。
【図６】 本発明に係る半導体装置の第２の製造方法を
説明する図である。
説明する図である。
【図７】 本発明に係る半導体装置の第３の製造方法を
説明する図である。
説明する図である。
【図８】 本発明に係る半導体装置の第４の製造方法を
説明する図である。
説明する図である。
【図９】 本発明に係る半導体装置の第５の製造方法を
説明する図である。
説明する図である。
【図１０】 本発明に係る半導体装置の第５の製造方法
を説明する図である。
を説明する図である。
【図１１】 本発明に係る半導体装置の第６の製造方法
を説明する図である。
を説明する図である。
【図１２】 本発明に係る半導体装置の第６の製造方法
を説明する図である。
を説明する図である。
【図１３】 従来の半導体装置の構造を示す図である。
１ Ｐ型基板、 ２ Ｎ型エピタキシャル層、 ３ Ｐ
＋埋め込み層、 ４Ｐ−エピタキシャル層、 ５ Ｎ型
エピタキシャル層、 ６ フィールド酸化膜、 ７ ト
レンチ、 ８ 熱酸化膜、 ９ Ｐ＋多結晶シリコン、
１０ Ｎ＋多結晶シリコン、 １１ Ｐ＋多結晶シリ
コン、 １２ シリコン窒化膜、 １３ Ｐ＋エミッタ
領域、 １４ ＣＶＤ酸化膜、 １５ 多結晶シリコン
サイドウォール、 １６ Ｎ＋多結晶シリコン、 １７
活性エミッタ領域。
＋埋め込み層、 ４Ｐ−エピタキシャル層、 ５ Ｎ型
エピタキシャル層、 ６ フィールド酸化膜、 ７ ト
レンチ、 ８ 熱酸化膜、 ９ Ｐ＋多結晶シリコン、
１０ Ｎ＋多結晶シリコン、 １１ Ｐ＋多結晶シリ
コン、 １２ シリコン窒化膜、 １３ Ｐ＋エミッタ
領域、 １４ ＣＶＤ酸化膜、 １５ 多結晶シリコン
サイドウォール、 １６ Ｎ＋多結晶シリコン、 １７
活性エミッタ領域。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/732
29/737
29/74
Ｆターム(参考） 5F003 AP05 AZ01 BA11 BA25 BA27
BA97 BB04 BB05 BB06 BB07
BB08 BC02 BC05 BC07 BC08
BC90 BE07 BE90 BF01 BF06
BF90 BG01 BH06 BH18 BJ03
BJ15 BJ17 BM01 BP21 BP31
BP33 BP41
5F005 AH01 AH02 CA01 GA01
5F048 AA01 AA09 AA10 BA05 BA07
BA10 BA14 BB06 BB07 BC01
BC03 BC06 BD04 BD05 BF04
BF05 BF16 BG12 BG14 CA03
CA07 CA08 CA14 CA15 DA07
DA08 DA25
5F082 AA06 AA08 BA04 BA05 BA12
BA14 BA22 BA26 BA28 BA31
BA35 BA41 BA47 BA48 BC04
BC09 BC20 CA01 DA02 DA03
DA10 EA09 EA22 EA24 GA02
Claims (16)
- 【請求項１】 Ｎ型のエピタキシャル層が積層された基
板に、縦型構造のＮＰＮトランジスタとＰＮＰトランジ
スタとが形成された半導体装置であって、該Ｎ型のエピ
タキシャル層に絶縁膜とＰ型の多結晶シリコン層とが順
次積層され、各トランジスタ部において前記絶縁膜に第
１の開口が形成され、前記多結晶シリコン層に前記第１
の開口より小さい第２の開口が該第１の開口と同軸に形
成され、前記第１の開口の少なくとも一部が前記Ｎ型の
エピタキシャル層の表面から成長した単結晶層と前記Ｐ
型の多結晶シリコン層の底面の一部から成長した多結晶
層で埋められ、前記単結晶層は少なくともＰ型の単結晶
シリコン層を含み、 ＰＮＰトランジスタ部では、前記単結晶シリコン層をエ
ミッタ領域の一部とし、前記Ｎ型のエピタキシャル層内
の前記単結晶シリコン層の直下に位置する部分にＰ型の
不純物を含む活性エミッタ領域が形成され、前記Ｎ型エ
ピタキシャル層内の前記活性エミッタ領域の直下の部分
を活性ベース領域とし、 ＮＰＮトランジスタ部では、前記単結晶シリコン層の一
部を活性ベース領域とし、前記Ｎ型エピタキシャル層内
の前記活性ベース領域の直下の部分を活性コレクタ領域
とすることを特徴とする半導体装置。 - 【請求項２】 ＰＮＰトランジスタ部の活性エミッタ領
域は、前記第１及び第２の開口を用いた自己整合的不純
物拡散により前記Ｎ型エピタキシャル層の内部に形成さ
れた領域であることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 縦型構造のＮＰＮトランジスタ及びＰＮ
Ｐトランジスタと横型構造のＮＭＯＳトランジスタ及び
ＰＭＯＳトランジスタとが同一の基板に形成された半導
体装置であって、 （１）ＮＰＮトランジスタ及びＰＭＯＳトランジスタの
形成されている部分では、前記基板にはＮ型のエピタキ
シャル層、絶縁膜、Ｐ型の多結晶シリコン層が順次積層
され、前記絶縁膜に第１の開口が形成され、前記Ｐ型の
多結晶シリコン層に前記第１の開口より小さい第２の開
口が該第１の開口と同軸に形成され、前記第１の開口の
少なくとも一部が前記Ｎ型のエピタキシャル層の表面か
ら選択成長した単結晶層と前記Ｐ型の多結晶シリコン層
の底面の一部から成長した多結晶層で埋められ、 ＰＭＯＳトランジスタ部では、前記単結晶層はＳｉＧｅ
層と該ＳｉＧｅ層にチャネルとして積層されたＮ型のシ
リコン層とを含み、該Ｎ型のシリコン層の表面にゲート
酸化膜が形成され、前記Ｐ型の多結晶シリコン層の底面
からの不純物拡散によりソース及びドレインが該Ｎ型の
シリコン層内に形成されており、前記ＳｉＧｅ層は前記
基板のＮ型のエピタキシャル層とはストレス緩和してい
るが前記 Ｎ型のシリコン層とはストレス緩和しておらず、 ＮＰＮトランジスタ部では、前記単結晶層はＳｉＧｅ：
Ｃ層をベースとして含み、 （２）ＰＮＰトランジスタ及びＮＭＯＳトランジスタの
形成されている部分では、前記基板にはＰ型のエピタキ
シャル層、絶縁膜、Ｎ型の多結晶シリコン層が順次積層
され、前記絶縁膜に第１の開口が形成され、前記Ｎ型の
多結晶シリコン層に前記第１の開口より小さい第２の開
口が該第１の開口と同軸に形成され、前記第１の開口の
少なくとも一部が前記Ｐ型のエピタキシャル層の表面か
ら選択成長した単結晶層と前記Ｐ型の多結晶シリコン層
の底面の一部から成長した多結晶層で埋められ、 ＮＭＯＳトランジスタ部では、前記単結晶層はＳｉＧｅ
層と該ＳｉＧｅ層にチャネルとして積層されたＰ型のシ
リコン層とを含み、該Ｐ型のシリコン層の表面にゲート
酸化膜が形成され、前記Ｎ型の多結晶シリコン層からの
不純物拡散によりソース及びドレインが該Ｐ型のシリコ
ン層内に形成されており、前記ＳｉＧｅ層は前記基板の
Ｐ型のエピタキシャル層とはストレス緩和しているが前
記Ｐ型のシリコン層とはストレス緩和しておらず、 ＰＮＰトランジスタ部では、前記単結晶層はＳｉＧｅ層
をベースとして含む、ことを特徴とする半導体装置。 - 【請求項４】 ＰＮＰトランジスタ部の前記第２の開口
を埋めるエミッタ電極としての多結晶シリコン層のドー
ピングレベルを、ＮＭＯＳトランジスタ部の前記第２の
開口を埋めるゲート電極としての多結晶シリコン層と同
じとすることにより、ＰＮＰトランジスタのエミッタ電
極とＮＭＯＳトランジスタのゲート電極とを共通化した
ことを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 ＰＭＯＳトランジスタ部及びＮＭＯＳト
ランジスタ部のウェル電位をそれぞれ独立に制御可能と
する手段を設けたことを特徴とする請求項３または４に
記載の半導体装置。 - 【請求項６】 縦型構造のＮＰＮトランジスタとＰＮＰ
トランジスタとが同一の基板に形成された半導体装置を
製造する方法であって、 基板に積層されたＮ型のシリコンエピタキシャル層に第
１の絶縁膜、Ｐ型の多結晶シリコン膜、第２の絶縁膜を
順次積層する第１の工程と、 前記第２の絶縁膜と前記多結晶シリコン膜を異方性エッ
チした後、露出した前記第１の絶縁膜を等方エッチする
ことにより、前記Ｎ型のシリコンエピタキシャル層の表
面及び前記Ｐ型の多結晶シリコン膜の底面の一部を露出
させる開口を前記第１の絶縁膜に形成する第２の工程
と、 前記開口内で少なくともＰ型の単結晶層を含む選択エピ
タキシャル層を前記基板のＮ型のシリコンエピタキシャ
ル層の表面から成長させ、更に前記Ｐ型の多結晶シリコ
ン膜の底面の一部から多結晶層を成長させることにより
前記開口の少なくとも一部を埋める第３の工程と、 ＰＮＰトランジスタ部において、Ｐ型不純物を前記開口
を用いて自己整合的に前記基板のＮ型のシリコンエピタ
キシャル層内に注入または拡散することによりＰＮ接合
の位置と不純物濃度とを調整する第４の工程と、 を実行することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第４の工程完了後、全面に第３の絶
縁膜を形成し、ＰＮＰトランジスタ部をレジストパター
ンで保護した状態でエッチバックし、ＮＰＮトランジス
タ部の前記選択エピタキシャル層の表面の中央部分が露
出する開口部を自己整合的に形成し、該開口部にＮ型の
多結晶シリコン層を堆積させ、該堆積したＮ型の多結晶
シリコン層から不純物を選択エピタキシャル層内に拡散
させることによりＮＰＮトランジスタの活性エミッタを
形成する工程を実行することを特徴とする請求項６に記
載の半導体装置の製造方法。 - 【請求項８】 前記第３の工程と第４の工程の順番を逆
にしたことを特徴とする請求項６または７に記載の半導
体装置の製造方法。 - 【請求項９】 前記第４の工程が完了した後に、 全面に酸化膜及び多結晶シリコン膜を順次積層し、該多
結晶シリコン膜をエッチバックしてサイドウォール状に
残存させ、ＮＰＮトランジスタ部の開口部内の酸化膜を
除去して、前記選択エピタキシャル層の表面を露出させ
る工程と、 ＮＰＮトランジスタ部及びＰＮＰトランジスタ部のそれ
ぞれにおいて多結晶シリコン層を前記開口に選択成長さ
せることにより、ＮＰＮトランジスタ部ではエミッタ電
極を自己整合的に形成し、ＰＮＰトランジスタ部では、
プラグを自己整合的に形成する工程と、 ＮＰＮトランジスタ部をレジストパターンで保護した状
態で、前記Ｎ型のシリコンエピタキシャル層にＮ型の不
純物を注入し、前記基板のＮ型のシリコンエピタキシャ
ル層のＰＮＰトランジスタの活性ベースとなる部分の周
辺部の不純物濃度を増加させる工程と、 を実行することを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項１０】 前記第４の工程が完了した後に、 全面に第３の絶縁膜を形成してエッチバックし、ＮＰＮ
トランジスタ部及びＰＮＰトランジスタ部の前記選択エ
ピタキシャル層の表面の中央部分が露出する開口部を自
己整合的にそれぞれ形成し、各開口部にＮ型の多結晶シ
リコン層を堆積させ、 ＮＰＮトランジスタ部では、該堆積した多結晶シリコン
からＮ型不純物を拡散させることにより活性エミッタを
形成し、 少なくとも１つのＰＮＰトランジスタ部では、該堆積し
た多結晶シリコン層からＮ型不純物を拡散させることに
より、該ＰＮＰトランジスタ部をＰＮＰＮサイリスタ部
に変換する工程を実行することを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項１１】 前記第４の工程の完了後、全面に第３
の絶縁膜を形成してエッチバックし、ＮＰＮトランジス
タ部及びＰＮＰトランジスタ部の前記選択エピタキシャ
ル層の表面の中央部分が露出する開口部を自己整合的に
それぞれ形成し、該開口部に多結晶シリコンを堆積さ
せ、 ＮＰＮトランジスタ部では該堆積した多結晶シリコン層
にＮ型不純物を注入してエミッタ電極にするとともに、
該多結晶シリコン層からＮ型不純物を拡散させることに
よりＮＰＮトランジスタの活性エミッタを形成し、 ＰＮＰトランジスタ部では該堆積した多結晶シリコン層
にＰ型不純物を注入してエミッタ電極とすることを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項１２】 縦形構造のＰＮＰトランジスタとＮＰ
Ｎトランジスタとが同一基板に形成されている半導体装
置を製造する方法において、 基板の全面にＰＮＰトランジスタ部ではＰ型のエピタキ
シャル層またはウェル層を形成し、ＮＰＮトランジスタ
ではＮ型のエピタキシャル層またはウェル層を形成する
第１の工程と、 エピタキシャル層またはウェル層の形成された前記基板
に、第１の絶縁膜、第１の多結晶シリコン層を順次積層
し、露光及びエッチング処理により該第１の多結晶シリ
コン層を各トランジスタ部毎に分離するとともに、該分
離された多結晶シリコン層をＮＰＮトランジスタ部では
Ｐ型に変換し、ＰＮＰトランジスタ部ではＮ型に変換す
る第２の工程と、 全面に第２の絶縁膜を形成し、露光及びエッチング処理
により各トランジスタ部に前記第２の絶縁膜と前記分離
された第１の多結晶シリコン層とを貫通する開口を形成
し、前記第１の絶縁膜を露出させる第３の工程と、 ＮＰＮトランジスタ部をレジストパターンで保護し、Ｐ
ＮＰトランジスタ部の前記露出した第１の絶縁膜を等方
的にエッチングし更にサイドエッチすることにより前記
基板のＰ型のエピタキシャル層またはウェル層の表面と
前記第１の多結晶シリコン層の底面の一部とを露出させ
た後、該開口内で少なくともＮ型の不純物を含む選択エ
ピタキシャル層を成長させ、該成長したエピタキシャル
層の表面を熱酸化する第４の工程と、 ＰＮＰトランジスタ部をレジストパターンで保護し、Ｎ
ＰＮトランジスタ部の前記露出した第１の絶縁膜を等方
的にエッチングし更にサイドエッチすることにより前記
基板のＮ型のエピタキシャル層またはウェル層の表面と
前記第１の多結晶シリコン層の底面の一部とを露出させ
た後、該記開口内で少なくともＰ型の不純物を含む層を
含む選択エピタキシャル層を成長させ、該成長したエピ
タキシャル層の表面を熱酸化する第５の工程と、 を実行することを特徴とする半導体装置の製造方法。 - 【請求項１３】 前記第４の工程と前記第５の工程の順
番を逆にしたことを特徴とする請求項１２に記載の半導
体装置の製造方法。 - 【請求項１４】 前記第５の工程において、不純物を含
まない選択エピタキシャル層を成長させ、その後にＰ型
不純物を該選択エピタキシャル層内にその表面から拡散
させることを特徴とする請求項１２に記載の半導体装置
の製造方法。 - 【請求項１５】 縦形構造のＰＮＰトランジスタ及びＮ
ＰＮトランジスタと横型構造のＰＭＯＳトランジスタ及
びＮＭＯＳトランジスタとが同一基板に形成されている
半導体装置を製造する方法において、 基板の全面にＰＮＰトランジスタ部及びＮＭＯＳトラン
ジスタではＰ型のエピタキシャル層を形成し、ＮＰＮト
ランジスタ部及びＰＭＯＳトランジスタ部ではＮ型のエ
ピタキシャル層を形成する第１の工程と、 エピタキシャル層の形成された前記基板に、第１の絶縁
膜、第１の多結晶シリコン層を順次積層し、露光及びエ
ッチング処理により前記第１の多結晶シリコン層を各ト
ランジスタ部毎に分離し、該分離された第１の多結晶シ
リコン層をＮＰＮトランジスタ部及びＰＭＯＳトランジ
スタ部ではＰ型に変換し、ＰＮＰトランジスタ部及びＮ
ＭＯＳトランジスタ部ではＮ型に変換する第２の工程
と、 全面に第２の絶縁膜を形成し、露光及びエッチング処理
により各トランジスタ部に前記第２の絶縁膜と前記分離
された第１の多結晶シリコン層とを貫通する開口を形成
し、前記第１の絶縁膜を露出させる第３の工程と、 ＮＰＮトランジスタ部及びＰＮＰトランジスタ部をレジ
ストパターンで保護し、ＰＭＯＳトランジスタ部及びＮ
ＭＯＳトランジスタ部のそれぞれにおいて前記露出した
第１の絶縁膜を等方的にエッチングし更にサイドエッチ
することにより前記基板のエピタキシャル層と前記第１
の多結晶シリコン層の底面の一部とを露出させた後、前
記開口内で前記基板のエピタキシャル層とストレス緩和
するＳｉＧｅエピタキシャル層と該ＳｉＧｅエピタキシ
ャル層とストレス緩和しないシリコンエピタキシャル層
を順次成長させ、該成長したシリコンエピタキシャル層
の表面をそれぞれ熱酸化する第４の工程と、 ＮＰＮトランジスタ部、ＰＭＯＳトランジスタ部、及び
ＮＭＯＳトランジスタ部をレジストパターンで保護し、
ＰＮＰトランジスタ部の前記露出した第１の絶縁膜を等
方的にエッチングし更にサイドエッチすることにより前
記基板のエピタキシャル層と前記第１の多結晶シリコン
層の底面の一部を露出させた後、前記開口内で少なくと
もＮ型の不純物を含む層を含む選択エピタキシャル層を
成長させ、該成長した選択エピタキシャル層の表面を熱
酸化する第５の工程と、 ＰＮＰトランジスタ部、ＰＭＯＳトランジスタ部、及び
ＮＭＯＳトランジスタ部をレジストパターンで保護し、
ＮＰＮトランジスタ部の前記露出した第１の絶縁膜を等
方的にエッチングし更にサイドエッチすることにより前
記基板のエピタキシャル層と前記第１の多結晶シリコン
層の底面の一部を露出させた後、前記開口内で少なくと
もＰ型の不純物を含む層を含む選択エピタキシャル層を
成長させ、該成長した選択エピタキシャル層の表面を熱
酸化する第６の工程と全面に第３の絶縁膜と第２の多結
晶シリコン層を形成した後、該第２の多結晶シリコン層
をエッチバックして各前記開口の側面にサイドウォール
状に残存させた後、該残存する第２の多結晶シリコンを
マスクとして各前記開口内の前記第３の絶縁膜及び前記
熱酸化により形成された酸化膜をエッチングし、前記選
択エピタキシャル層の表面を露出させた後に該表面を熱
酸化することにより、ＰＭＯＳトランジスタ及びＮＭＯ
Ｓトランジスタのゲート酸化膜を形成し、更に、レジス
トマスクを用いてＰＭＯＳトランジスタ部及びＮＭＯＳ
トランジスタ部にそれぞれ閾値電圧制御のための不純物
イオンの注入を行う第７の工程と、 レジストパターンにより、ＮＰＮトランジスタ部及びＰ
ＮＰトランジスタ部の前記開口内に前記熱酸化により形
成された酸化膜を除去した後、各トランジスタ部の開口
に第３の多結晶シリコン層を形成し、更に不純物イオン
の注入によりＮＰＮトランジスタ部及びＰＭＯＳトラン
ジスタ部では該第３の多結晶シリコン層をＮ型に変換
し、ＰＮＰトランジスタ部及びＮＭＯＳトランジスタ部
では該第３の多結晶シリコン層をＰ型に変換する第８の
工程と、 を実行することを特徴とする半導体装置の製造方法。 - 【請求項１６】 前記第５の工程において、不純物を含
まない選択エピタキシャル層を成長させ、その後にＰ型
不純物を該選択エピタキシャル層内にその表面から拡散
させることを特徴とする請求項１５に記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145749A JP3494638B2 (ja) | 2002-05-21 | 2002-05-21 | 半導体装置及び半導体装置の製造方法 |
| US10/301,283 US6780725B2 (en) | 2002-05-21 | 2002-11-21 | Method for forming a semiconductor device including forming vertical npn and pnp transistors by exposing the epitaxial layer, forming a monocrystal layer and adjusting the impurity concentration in the epitaxial layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145749A JP3494638B2 (ja) | 2002-05-21 | 2002-05-21 | 半導体装置及び半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003324660A Division JP4014548B2 (ja) | 2003-09-17 | 2003-09-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003338558A true JP2003338558A (ja) | 2003-11-28 |
| JP3494638B2 JP3494638B2 (ja) | 2004-02-09 |
Family
ID=29545098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145749A Expired - Fee Related JP3494638B2 (ja) | 2002-05-21 | 2002-05-21 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6780725B2 (ja) |
| JP (1) | JP3494638B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547958B2 (en) | 2006-02-09 | 2009-06-16 | Renesas Technology Corp. | Semiconductor device, electronic device, and manufacturing method of the same |
| JP2010529686A (ja) * | 2007-06-14 | 2010-08-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 垂直型電流制御型シリコン・オン・インシュレータ（ｓｏｉ）デバイス及びそれを形成する方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681964B1 (ko) * | 2000-10-16 | 2007-02-15 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
| US7205604B2 (en) * | 2001-03-13 | 2007-04-17 | International Business Machines Corporation | Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof |
| US20040115878A1 (en) * | 2002-12-13 | 2004-06-17 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for manufacturing a silicon germanium based device with crystal defect prevention |
| US6911369B2 (en) * | 2003-02-12 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Discontinuity prevention for SiGe deposition |
| US6815801B2 (en) * | 2003-02-28 | 2004-11-09 | Texas Instrument Incorporated | Vertical bipolar transistor and a method of manufacture therefor including two epitaxial layers and a buried layer |
| TWI294670B (en) * | 2003-06-17 | 2008-03-11 | Ibm | Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof |
| DE10358047A1 (de) | 2003-12-05 | 2005-06-30 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Komplementäre Bipolar-Halbleitervorrichtung |
| US6933202B1 (en) * | 2004-04-09 | 2005-08-23 | Newport Fab, Llc | Method for integrating SiGe NPN and vertical PNP devices on a substrate and related structure |
| US7329941B2 (en) * | 2004-07-20 | 2008-02-12 | International Business Machines Corporation | Creating increased mobility in a bipolar device |
| TWI234188B (en) * | 2004-08-18 | 2005-06-11 | Ind Tech Res Inst | Method for fabricating semiconductor device |
| US20060043528A1 (en) * | 2004-09-01 | 2006-03-02 | Chong Ren | Lateral PNP transistor and the method of manufacturing the same |
| US7217628B2 (en) * | 2005-01-17 | 2007-05-15 | International Business Machines Corporation | High performance integrated vertical transistors and method of making the same |
| DE102005006121A1 (de) * | 2005-02-10 | 2007-01-04 | Texas Instruments Deutschland Gmbh | Vertikalthyristor zum ESD-Schutz und Verfahren zur Herstellung eines Vertikalthyristor zum ESD-Schutz |
| US7459367B2 (en) * | 2005-07-27 | 2008-12-02 | International Business Machines Corporation | Method of forming a vertical P-N junction device |
| US7569910B2 (en) * | 2006-08-30 | 2009-08-04 | Silicon Storage Technology, Inc. | Multiple-transistor structure systems and methods in which portions of a first transistor and a second transistor are formed from the same layer |
| KR100814417B1 (ko) * | 2006-10-02 | 2008-03-18 | 삼성전자주식회사 | 단결정 실리콘 패턴 형성 방법 및 이를 이용한 불 휘발성 메모리 소자의 형성 방법 |
| US8773030B2 (en) * | 2008-10-02 | 2014-07-08 | Hunter Industries, Inc. | Low voltage outdoor lighting power source and control system |
| US7972936B1 (en) * | 2009-02-03 | 2011-07-05 | Hrl Laboratories, Llc | Method of fabrication of heterogeneous integrated circuits and devices thereof |
| US8222695B2 (en) * | 2009-06-30 | 2012-07-17 | Semiconductor Components Industries, Llc | Process of forming an electronic device including an integrated circuit with transistors coupled to each other |
| CN102087977B (zh) * | 2009-12-04 | 2012-04-18 | 无锡华润上华半导体有限公司 | 垂直npn晶体管及其制造方法 |
| CN102412200B (zh) * | 2011-10-18 | 2013-12-18 | 上海华虹Nec电子有限公司 | 与锗硅异质结npn三极管集成的pnp三极管工艺实现方法 |
| CN103066057B (zh) * | 2011-10-24 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | BiCMOS工艺中的垂直寄生型PNP器件及其制造方法 |
| US10446644B2 (en) * | 2015-06-22 | 2019-10-15 | Globalfoundries Inc. | Device structures for a silicon-on-insulator substrate with a high-resistance handle wafer |
| US11158760B2 (en) * | 2018-02-07 | 2021-10-26 | The Regents Of The University Of California | Metal organic chemical vapor depostion (MOCVD) tunnel junction growth in III-nitride devices |
| FR3086797B1 (fr) * | 2018-09-27 | 2021-10-22 | St Microelectronics Tours Sas | Circuit electronique comprenant des diodes |
| US11164987B2 (en) * | 2019-08-23 | 2021-11-02 | United States Of America As Represented By The Secretary Of The Air Force | Si—Ge—Si phototransistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH0831841A (ja) | 1994-07-12 | 1996-02-02 | Sony Corp | 半導体装置及びその製造方法 |
| JP3890202B2 (ja) * | 2001-03-28 | 2007-03-07 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
2002
- 2002-05-21 JP JP2002145749A patent/JP3494638B2/ja not_active Expired - Fee Related
- 2002-11-21 US US10/301,283 patent/US6780725B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7547958B2 (en) | 2006-02-09 | 2009-06-16 | Renesas Technology Corp. | Semiconductor device, electronic device, and manufacturing method of the same |
| US8026575B2 (en) | 2006-02-09 | 2011-09-27 | Renesas Electronics Corporation | Semiconductor device, electronic device, and manufacturing method of the same |
| JP2010529686A (ja) * | 2007-06-14 | 2010-08-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 垂直型電流制御型シリコン・オン・インシュレータ（ｓｏｉ）デバイス及びそれを形成する方法 |
| US8815654B2 (en) | 2007-06-14 | 2014-08-26 | International Business Machines Corporation | Vertical current controlled silicon on insulator (SOI) device such as a silicon controlled rectifier and method of forming vertical SOI current controlled devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030219952A1 (en) | 2003-11-27 |
| JP3494638B2 (ja) | 2004-02-09 |
| US6780725B2 (en) | 2004-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3494638B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6900519B2 (en) | Diffused extrinsic base and method for fabrication | |
| US5171702A (en) | Method for forming a thick base oxide in a BiCMOS process | |
| US5365090A (en) | Hetero bipolar transistor and method of manufacturing the same | |
| US7217628B2 (en) | High performance integrated vertical transistors and method of making the same | |
| KR100486304B1 (ko) | 자기정렬을 이용한 바이씨모스 제조방법 | |
| US8541812B2 (en) | Semiconductor device and method of manufacture thereof | |
| JPH06318707A (ja) | 電力用集積回路及びその製造方法 | |
| US7091099B2 (en) | Bipolar transistor and method for fabricating the same | |
| JPH0689900A (ja) | 自己整合型バイポーラトランジスタ製造方法 | |
| US20150263108A1 (en) | Bipolar transistor device and method of fabrication | |
| US20050035412A1 (en) | Semiconductor fabrication process, lateral PNP transistor, and integrated circuit | |
| US7511317B2 (en) | Porous silicon for isolation region formation and related structure | |
| EP1997130B1 (en) | Method of manufacturing a bipolar transistor | |
| US7709339B2 (en) | Method for producing a planar spacer, an associated bipolar transistor and an associated BiCMOS circuit arrangement | |
| EP1754255A1 (en) | Semiconductor device and method of manufacturing such a device | |
| JP4014548B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001196382A (ja) | 半導体装置及びその製造方法 | |
| JP3532770B2 (ja) | 半導体装置及びその製造方法 | |
| EP0409041B1 (en) | A method for forming a thick base oxide in a BiCMOS process | |
| JP3278493B2 (ja) | 半導体装置およびその製造方法 | |
| JP3908023B2 (ja) | 半導体装置の製造方法 | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| JP5547516B2 (ja) | 半導体装置の製造方法 | |
| JPH11307771A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |