JPH06318707A - 電力用集積回路及びその製造方法 - Google Patents
電力用集積回路及びその製造方法Info
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- JPH06318707A JPH06318707A JP2419274A JP41927490A JPH06318707A JP H06318707 A JPH06318707 A JP H06318707A JP 2419274 A JP2419274 A JP 2419274A JP 41927490 A JP41927490 A JP 41927490A JP H06318707 A JPH06318707 A JP H06318707A
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Abstract
(57)【要約】
【目的】 この発明の集積回路は、大きな降伏電圧値を
有し、頑丈さの点で改善されていて、過渡現象からの回
復が早い。 【構成】 集積化されたＤＭＯＳ型と、ＣＭＯＳ型と、
ＮＰＮ型と、ＰＮＰ型の各型の素子に関する製造方法と
回路とが、セルフアラインされるＤＭＯＳ型セル配列４
１１と付加的なツエナーダイオード４０２／４７４とを
含んでいる。
有し、頑丈さの点で改善されていて、過渡現象からの回
復が早い。 【構成】 集積化されたＤＭＯＳ型と、ＣＭＯＳ型と、
ＮＰＮ型と、ＰＮＰ型の各型の素子に関する製造方法と
回路とが、セルフアラインされるＤＭＯＳ型セル配列４
１１と付加的なツエナーダイオード４０２／４７４とを
含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に、制御用及び
電力用半導体素子の集積回路構造とそれの製造方法に関
連する。
電力用半導体素子の集積回路構造とそれの製造方法に関
連する。
【０００２】
【従来技術】本出願は、１９８９年２月１０日付で出願
された同時係属中の米国特許出願Ｎｏ．３０９，５１５
号（出願人：モシャー氏他）の一部継続出願である。本
出願と同時係属中の他の米国特許出願であって、１９８
９年２月１０日付で出願された米国特許出願Ｎｏ．３０
９，４５２号及び１９８９年２月１０日付で出願された
米国特許出願Ｎｏ．３０９，５１４号は共に、本出願の
主題と関連した主題を開示するものである。これら上述
の関連出願は全て、本出願の譲り受け人に譲渡されてい
る。
された同時係属中の米国特許出願Ｎｏ．３０９，５１５
号（出願人：モシャー氏他）の一部継続出願である。本
出願と同時係属中の他の米国特許出願であって、１９８
９年２月１０日付で出願された米国特許出願Ｎｏ．３０
９，４５２号及び１９８９年２月１０日付で出願された
米国特許出願Ｎｏ．３０９，５１４号は共に、本出願の
主題と関連した主題を開示するものである。これら上述
の関連出願は全て、本出願の譲り受け人に譲渡されてい
る。
【０００３】伝統的に、デスクリート回路にせよ集積回
路にせよ電力用トランジスタは、バイポーラ型のものと
して製作されていた。このことは、主として、ＭＯＳ型
の電力用素子の開発以前に、バイポーラ型の電力用トラ
ンジスタが、熟成した技術として確立していたという事
実に起因している。バイポーラ型の電力用素子に関して
は、極めて頑丈であり、且つ大容量の電力処理能力を享
有するということが判明している。バイポーラ型の電力
用トランジスタの欠点は、素子をオンオフする際に、大
量の電力を消費するということであり、更に、それらの
スイッチング速度が、５０ＫＨｚのオーダーに制限され
るということである。
路にせよ電力用トランジスタは、バイポーラ型のものと
して製作されていた。このことは、主として、ＭＯＳ型
の電力用素子の開発以前に、バイポーラ型の電力用トラ
ンジスタが、熟成した技術として確立していたという事
実に起因している。バイポーラ型の電力用素子に関して
は、極めて頑丈であり、且つ大容量の電力処理能力を享
有するということが判明している。バイポーラ型の電力
用トランジスタの欠点は、素子をオンオフする際に、大
量の電力を消費するということであり、更に、それらの
スイッチング速度が、５０ＫＨｚのオーダーに制限され
るということである。
【０００４】一方、電力用素子での電圧降下量が少ない
ことと、電力消費が少ないことが重要である場合、或い
は、高速度のスイッチング動作が必要である場合には、
電力用ＤＭＯＳ型素子が、バイポーラ型という対抗者に
対して、幾つかの長所を有する。即ち、電力用ＤＭＯＳ
型素子は、素子をオンオフする際に要する電力量が少な
い上に、バイポーラ型素子とは反対に、自己のオン状態
を維持する際の定常電流を必要としない。更に、電力用
ＤＭＯＳ型素子は、直列抵抗値をバイポーラ型素子のそ
れよりも小さくすることができるが、バイポーラ型素子
の方は、所定の回路または所定のモードにおいて、その
直列抵抗の故に、約０．６ボルトの不可避的な電圧降下
量を伴う。素子での電圧降下と、素子を駆動するのに必
要な電力とを併わせて考察するに、電力用ＤＭＯＳ型素
子の方では、バイポーラ型という対抗者よりも、消費電
力を少なくすることができる。電力用ＤＭＯＳ型素子
は、多数キャリヤ素子であって、バイポーラ型という対
抗者よりも、スイッチング速度で勝っており、更に、ゲ
ートのスイッチング動作が、ＭＯＳ型論理素子からの出
力電圧に応答して適切に行われる。電力用ＤＭＯＳ型素
子は、頑丈さの観点からも利点を有する。電力用ＤＭＯ
Ｓ型素子は、オン状態の抵抗値が、線形領域では、正の
温度係数を有するので、局部的な加熱点によってカーレ
ント ホッギング（ｃｕｒｒｅｎｔ ｈｏｇｇｉｎｇ）
が引起こされて、終局的には、素子の熱的暴走や破壊に
至る可能性のあるバイポーラ型素子の場合とは相違し
て、電力用ＤＭＯＳ型素子の場合には、横方向の熱的な
不安定さが現れない。この点に関しては、例えば下記の
文献が参考になる。フオン（Ｆｏｎｇ）氏ほか著、「高
周波数及びスイッチング用途向けの電力用ＤＭＯＳ」、
２７ ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃ
ｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇ
ｉｎｅｅｒｓ）Ｔｒ．Ｅｌｅｃ．開発部門発行、第３２
２号（１９８０年度）と、コーエン（Ｃｏｅｎ）氏ほか
著、「電力用高性能ＭＯＳ型プレーナ電界効果トランジ
スタ」、２７ ＩＥＥＥ Ｔｒ．Ｅｌｅｃ．開発部門発
行、第３４０号（１９８０年度）と、サン（Ｓｕｎ）氏
ほか著、「ＬＤＭＯＳ型、ＶＤＭＯＳ型及びＶＭＯＳ型
電力用トランジスタのオン状態抵抗値のモデリング」、
２７ＩＥＥＥ Ｔｒ．Ｅｌｅｃ．開発部門発行、第３５
６号（１９８０年度）。
ことと、電力消費が少ないことが重要である場合、或い
は、高速度のスイッチング動作が必要である場合には、
電力用ＤＭＯＳ型素子が、バイポーラ型という対抗者に
対して、幾つかの長所を有する。即ち、電力用ＤＭＯＳ
型素子は、素子をオンオフする際に要する電力量が少な
い上に、バイポーラ型素子とは反対に、自己のオン状態
を維持する際の定常電流を必要としない。更に、電力用
ＤＭＯＳ型素子は、直列抵抗値をバイポーラ型素子のそ
れよりも小さくすることができるが、バイポーラ型素子
の方は、所定の回路または所定のモードにおいて、その
直列抵抗の故に、約０．６ボルトの不可避的な電圧降下
量を伴う。素子での電圧降下と、素子を駆動するのに必
要な電力とを併わせて考察するに、電力用ＤＭＯＳ型素
子の方では、バイポーラ型という対抗者よりも、消費電
力を少なくすることができる。電力用ＤＭＯＳ型素子
は、多数キャリヤ素子であって、バイポーラ型という対
抗者よりも、スイッチング速度で勝っており、更に、ゲ
ートのスイッチング動作が、ＭＯＳ型論理素子からの出
力電圧に応答して適切に行われる。電力用ＤＭＯＳ型素
子は、頑丈さの観点からも利点を有する。電力用ＤＭＯ
Ｓ型素子は、オン状態の抵抗値が、線形領域では、正の
温度係数を有するので、局部的な加熱点によってカーレ
ント ホッギング（ｃｕｒｒｅｎｔ ｈｏｇｇｉｎｇ）
が引起こされて、終局的には、素子の熱的暴走や破壊に
至る可能性のあるバイポーラ型素子の場合とは相違し
て、電力用ＤＭＯＳ型素子の場合には、横方向の熱的な
不安定さが現れない。この点に関しては、例えば下記の
文献が参考になる。フオン（Ｆｏｎｇ）氏ほか著、「高
周波数及びスイッチング用途向けの電力用ＤＭＯＳ」、
２７ ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃ
ｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇ
ｉｎｅｅｒｓ）Ｔｒ．Ｅｌｅｃ．開発部門発行、第３２
２号（１９８０年度）と、コーエン（Ｃｏｅｎ）氏ほか
著、「電力用高性能ＭＯＳ型プレーナ電界効果トランジ
スタ」、２７ ＩＥＥＥ Ｔｒ．Ｅｌｅｃ．開発部門発
行、第３４０号（１９８０年度）と、サン（Ｓｕｎ）氏
ほか著、「ＬＤＭＯＳ型、ＶＤＭＯＳ型及びＶＭＯＳ型
電力用トランジスタのオン状態抵抗値のモデリング」、
２７ＩＥＥＥ Ｔｒ．Ｅｌｅｃ．開発部門発行、第３５
６号（１９８０年度）。
【０００５】バイポーラ型か又はＭＯＳ型の制御回路の
一方或いは双方を有する電力用ＤＭＯＳ型集積回路は、
スマートな電力用素子、即ち電力用集積素子と広く一般
的に称されている。これらの素子は、バイポーラ技術
と、広く一般的にＢｉＣＭＯＳ技術と称されているとこ
ろのＭＯＳ技術との統合を達成しようとする試みのうち
に、論理回路機能とアナログ回路機能とを合わせ持った
電力処理素子を有する集積回路チップを形成するもので
ある。電力用多出力素子は、完全に分離された複数の電
力用ＤＭＯＳ型素子を伴って、同一のシリコン製のダイ
上に製作可能である。ＤＭＯＳ型素子のドレインとソー
スの双方は、シリコン製のダイの上側に位置する。ＤＭ
ＯＳ素子に対して、高電圧ＮＰＮ型の制御論理回路とＣ
ＭＯＳ型の制御論理回路を組合わせて使用するスマート
な電力用回路は、集積回路技術にとって有益である。更
にその上、このようなスマートな電力用回路は、既存の
ＤＭＯＳ型電力用構造よりも頑丈ではないとしても、相
当に頑丈なＤＭＯＳ型電力用構造を提供し得るので、上
述のような集積回路技術にとっては更に有益である。
一方或いは双方を有する電力用ＤＭＯＳ型集積回路は、
スマートな電力用素子、即ち電力用集積素子と広く一般
的に称されている。これらの素子は、バイポーラ技術
と、広く一般的にＢｉＣＭＯＳ技術と称されているとこ
ろのＭＯＳ技術との統合を達成しようとする試みのうち
に、論理回路機能とアナログ回路機能とを合わせ持った
電力処理素子を有する集積回路チップを形成するもので
ある。電力用多出力素子は、完全に分離された複数の電
力用ＤＭＯＳ型素子を伴って、同一のシリコン製のダイ
上に製作可能である。ＤＭＯＳ型素子のドレインとソー
スの双方は、シリコン製のダイの上側に位置する。ＤＭ
ＯＳ素子に対して、高電圧ＮＰＮ型の制御論理回路とＣ
ＭＯＳ型の制御論理回路を組合わせて使用するスマート
な電力用回路は、集積回路技術にとって有益である。更
にその上、このようなスマートな電力用回路は、既存の
ＤＭＯＳ型電力用構造よりも頑丈ではないとしても、相
当に頑丈なＤＭＯＳ型電力用構造を提供し得るので、上
述のような集積回路技術にとっては更に有益である。
【０００６】
【問題点を解決するための手段】本発明の方法において
採用されているセルフアラインの電力用ＤＭＯＳ型セル
は、素子の頑丈さの点で改良されているので、２次降伏
の影響を大きく受けることがない上、誘導性又は整流性
の負荷を駆動する際に受ける逆方向バイアス安全作動
（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔ
ｉｎｇ：ＲＢＳＯＡ）条件及び順方向バイアス安全作動
（Ｆｏｒｗａｒｄ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔ
ｉｎｇ：ＦＢＳＯＡ）条件の双方の下での安全作動領域
（ＳａｆｅＯｐｅｒａｔｉｎｇ Ａｒｅａ：ＳＯＡ）の
点でも改良されている。更に付言すれば、このような上
述の構造は、仮に、バイポーラ型の論理回路の製造方法
と組合わされた場合でも、ＤＭＯＳ型素子や、ＮＭＯＳ
（ＣＭＯＳ）型素子や、バイポーラ型のいずれの型式の
素子の作動特性をも悪化させる恐れがないような処理方
法によって製作されるものである。
採用されているセルフアラインの電力用ＤＭＯＳ型セル
は、素子の頑丈さの点で改良されているので、２次降伏
の影響を大きく受けることがない上、誘導性又は整流性
の負荷を駆動する際に受ける逆方向バイアス安全作動
（Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔ
ｉｎｇ：ＲＢＳＯＡ）条件及び順方向バイアス安全作動
（Ｆｏｒｗａｒｄ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔ
ｉｎｇ：ＦＢＳＯＡ）条件の双方の下での安全作動領域
（ＳａｆｅＯｐｅｒａｔｉｎｇ Ａｒｅａ：ＳＯＡ）の
点でも改良されている。更に付言すれば、このような上
述の構造は、仮に、バイポーラ型の論理回路の製造方法
と組合わされた場合でも、ＤＭＯＳ型素子や、ＮＭＯＳ
（ＣＭＯＳ）型素子や、バイポーラ型のいずれの型式の
素子の作動特性をも悪化させる恐れがないような処理方
法によって製作されるものである。
【０００７】ＣＭＯＳ型の回路やバイポーラ型の回路と
共に単一の電力用素子を集積することだけが要求される
場合には、ダイの有効面積を節約できる。この場合、上
述の方法は、複数のエピタキシャル層構造を使用して、
単一出力素子を提供することができるが、かかる単一出
力素子のソースとドレインは、ダイの対向する両側面に
配置されていて、単一出力素子全体が、制御論理回路か
ら分離されている。直接的にダイを介して、電流の一方
向の流れが達成される結果、与えられた素子の大きさに
対して、一層、低い値のドレインソース間オン状態抵抗
値（ＲＤＳ（ｏｎ））が得られる。
共に単一の電力用素子を集積することだけが要求される
場合には、ダイの有効面積を節約できる。この場合、上
述の方法は、複数のエピタキシャル層構造を使用して、
単一出力素子を提供することができるが、かかる単一出
力素子のソースとドレインは、ダイの対向する両側面に
配置されていて、単一出力素子全体が、制御論理回路か
ら分離されている。直接的にダイを介して、電流の一方
向の流れが達成される結果、与えられた素子の大きさに
対して、一層、低い値のドレインソース間オン状態抵抗
値（ＲＤＳ（ｏｎ））が得られる。
【０００８】本発明の教示するところによれば、ＣＭＯ
Ｓ型や、ＰＭＯＳ型や、ＮＭＯＳ型の制御回路と共存で
きるばかりか、バイポーラ型素子の集積化とも両立可能
な大電力処理用ＤＭＯＳ型トランジスタを製作するため
の本発明の多層エビタキシャル方法は、既知の方法及び
既知の構造に関連した不利点や欠点を除去又は軽減する
ものである。
Ｓ型や、ＰＭＯＳ型や、ＮＭＯＳ型の制御回路と共存で
きるばかりか、バイポーラ型素子の集積化とも両立可能
な大電力処理用ＤＭＯＳ型トランジスタを製作するため
の本発明の多層エビタキシャル方法は、既知の方法及び
既知の構造に関連した不利点や欠点を除去又は軽減する
ものである。
【０００９】本発明の新規な方法は、ＣＭＯＳ型素子
や、バイポーラ型（ＮＰＮ型及びＰＮＰ型）素子や、Ｄ
ＭＯＳ型素子を集積化する際に、ＣＭＯＳ型素子やバイ
ポーラ型素子の良好な性能特性を維持せんとし、併せ
て、ＤＭＯＳ型素子の頑丈さをも維持せんとするもので
ある。
や、バイポーラ型（ＮＰＮ型及びＰＮＰ型）素子や、Ｄ
ＭＯＳ型素子を集積化する際に、ＣＭＯＳ型素子やバイ
ポーラ型素子の良好な性能特性を維持せんとし、併せ
て、ＤＭＯＳ型素子の頑丈さをも維持せんとするもので
ある。
【００１０】
【実施例】図１ａ乃至図１ｏは、本発明の製造方法の好
ましい第１実施例の各工程に関し、素子の断面図によっ
て、これを各別に示すものであり、図示の通り、本発明
の製造方法によって、ＣＭＯＳ型や、ＮＰＮ型や、ＰＮ
Ｐ型や、ＤＭＯＳ型の素子は全て、チップの上側接点に
結合される。説明の明瞭化を図るために、単純化された
素子（即ち、単一のソースと単一のドレインとを備えた
素子）が図示される。本発明の製造方法の好ましい上記
第１実施例は、下記の工程（ａ）乃至（ｏ）を含んでい
る。
ましい第１実施例の各工程に関し、素子の断面図によっ
て、これを各別に示すものであり、図示の通り、本発明
の製造方法によって、ＣＭＯＳ型や、ＮＰＮ型や、ＰＮ
Ｐ型や、ＤＭＯＳ型の素子は全て、チップの上側接点に
結合される。説明の明瞭化を図るために、単純化された
素子（即ち、単一のソースと単一のドレインとを備えた
素子）が図示される。本発明の製造方法の好ましい上記
第１実施例は、下記の工程（ａ）乃至（ｏ）を含んでい
る。
【００１１】工程（ａ） 先ず初めに、Ｐ‐形シリコン基盤１０２が、シリコン単
結晶の結晶軸＜１００＞から４度の角度だけ外れた面に
沿って、Ｐ‐形シリコン単結晶から切り出される。この
ようにして用意されたＰ‐形シリコン基板１０２の抵抗
率は、１２乃至１６Ω−ｃｍであって、この基板１０２
上に、次いで、２酸化シリコンの酸化物層が、６，５０
０オングストロームの厚さに至るまで、熱成長させられ
る。次に、基板１０２に、写真製版の技術によって、Ｎ
形埋込層１０４、１０６、１０８、１１０が位置決めさ
れ、これらのＮ形埋込層の位置における上記酸化層の対
応部分が、エッチングマスクとしてパターン形成済みの
フォトレジストとフッ化水素（ＨＦ）エッチ液とを使用
したエッチング処理によって、除去される。次いで、上
記パターン形成済みのフォトレジストが、基板１０２か
ら剥ぎ取られる。これらのＮ形埋込層の横方向の寸法
は、１０×１０μｍのオーダーであり、その深さは、製
造される素子、例えば、ソースやゲートやドレインなど
の接点の配列を含むＤＭＯＳ素子の場合には、大きな深
さを有するＮ形埋込層が使用されるといったように、素
子の種類によって区々に異なっている。即ち、アンチモ
ンのイオンの打込みは、６０ＫｅＶのエネルギーで基板
１０２に対して実施され、これによって、１平方センチ
メートル当り、２．１×１０１５個の濃度となるよう
に、不純物原子（アンチモン原子）が基板１０２の中に
打込まれることによって、上述のＮ形埋込層１０４、１
０６、１０８、１１０が、シリコン基板１０２中に画成
される。アンチモン原子のイオン打込み深さは、約２０
０オングストロームの平均値を有し、その際の深さのバ
ラツキは、この平均値から約１００オングストロームの
範囲内である。かくて、６，５００オングストロームの
層厚みを有する酸化物層が、イオン打込みの際のマスク
として提供される。イオン打込みの後、１０％の酸素を
含有する雰囲気中において、１２５０℃の温度で、３５
時間の間、アンチモン原子の拡散が行われる。酸化性雰
囲気中でのアンチモン原子の拡散工程において、埋込層
１０４、１０６、１０８、１１０上に酸化物層が、約１
μｍの厚みまで成長する。その後の焼鈍工程及び酸化工
程を通じて、アンチモン原子の拡散は更に促進される
が、それについては、以下の説明において詳細に言及さ
れることはない。
結晶の結晶軸＜１００＞から４度の角度だけ外れた面に
沿って、Ｐ‐形シリコン単結晶から切り出される。この
ようにして用意されたＰ‐形シリコン基板１０２の抵抗
率は、１２乃至１６Ω−ｃｍであって、この基板１０２
上に、次いで、２酸化シリコンの酸化物層が、６，５０
０オングストロームの厚さに至るまで、熱成長させられ
る。次に、基板１０２に、写真製版の技術によって、Ｎ
形埋込層１０４、１０６、１０８、１１０が位置決めさ
れ、これらのＮ形埋込層の位置における上記酸化層の対
応部分が、エッチングマスクとしてパターン形成済みの
フォトレジストとフッ化水素（ＨＦ）エッチ液とを使用
したエッチング処理によって、除去される。次いで、上
記パターン形成済みのフォトレジストが、基板１０２か
ら剥ぎ取られる。これらのＮ形埋込層の横方向の寸法
は、１０×１０μｍのオーダーであり、その深さは、製
造される素子、例えば、ソースやゲートやドレインなど
の接点の配列を含むＤＭＯＳ素子の場合には、大きな深
さを有するＮ形埋込層が使用されるといったように、素
子の種類によって区々に異なっている。即ち、アンチモ
ンのイオンの打込みは、６０ＫｅＶのエネルギーで基板
１０２に対して実施され、これによって、１平方センチ
メートル当り、２．１×１０１５個の濃度となるよう
に、不純物原子（アンチモン原子）が基板１０２の中に
打込まれることによって、上述のＮ形埋込層１０４、１
０６、１０８、１１０が、シリコン基板１０２中に画成
される。アンチモン原子のイオン打込み深さは、約２０
０オングストロームの平均値を有し、その際の深さのバ
ラツキは、この平均値から約１００オングストロームの
範囲内である。かくて、６，５００オングストロームの
層厚みを有する酸化物層が、イオン打込みの際のマスク
として提供される。イオン打込みの後、１０％の酸素を
含有する雰囲気中において、１２５０℃の温度で、３５
時間の間、アンチモン原子の拡散が行われる。酸化性雰
囲気中でのアンチモン原子の拡散工程において、埋込層
１０４、１０６、１０８、１１０上に酸化物層が、約１
μｍの厚みまで成長する。その後の焼鈍工程及び酸化工
程を通じて、アンチモン原子の拡散は更に促進される
が、それについては、以下の説明において詳細に言及さ
れることはない。
【００１２】次いで、Ｐ形埋込層１１２の位置が、写真
製版の技術によって決定され、更に、Ｐ形埋込層１１２
の位置における酸化物層の対応部分が、エッチングマス
クとしてパターン形成済みのフォトレジストとフッ化水
素（ＨＦ）エッチ液とを使用したエッチング処理によっ
て、除去される。それから、上記フォトレジストが剥ぎ
取られ、更に、エッチング処理によって露出したシリコ
ン基板１０２の対応部分が、熱酸化されて、イオン打込
み前酸化物層が、８２５オングストロームの厚さまで成
長する。次いで、硼素原子のイオン打込みが、５０Ｋｅ
Ｖのエネルギーで実施され、１平方センチメートル当り
５×１０１４個の濃度となるように硼素原子のイオンが
打込まれて上記Ｐ形埋込層１１２が画成される。このイ
オン打込み工程において、硼素イオンは、打込み深さ、
約１，６００オングストロームの平均値の深さまで打込
まれ、その際の深さのバラツキは、この平均値から約５
５０オングストロームの範囲内である。かくて、８２５
オングストロームの厚さを有する上記イオン打込前酸化
物層は、打込まれる硼素イオンによって貫通されるが、
ウエハの残りの部分を覆っている酸化物層が、打込まれ
る硼素イオンによって貫通されることがないので、イオ
ン打込みに際してのマスクとして機能する。打込まれた
硼素原子の拡散工程は、酸素雰囲気中において、１２０
０℃の温度で、２００分間の時間にわたって実施され
る。その後の焼鈍工程及び酸化工程を通じて、硼素原子
の拡散は、更に促進される。図１ａに示される通り、酸
化物層１１４の厚さは、一定ではない。
製版の技術によって決定され、更に、Ｐ形埋込層１１２
の位置における酸化物層の対応部分が、エッチングマス
クとしてパターン形成済みのフォトレジストとフッ化水
素（ＨＦ）エッチ液とを使用したエッチング処理によっ
て、除去される。それから、上記フォトレジストが剥ぎ
取られ、更に、エッチング処理によって露出したシリコ
ン基板１０２の対応部分が、熱酸化されて、イオン打込
み前酸化物層が、８２５オングストロームの厚さまで成
長する。次いで、硼素原子のイオン打込みが、５０Ｋｅ
Ｖのエネルギーで実施され、１平方センチメートル当り
５×１０１４個の濃度となるように硼素原子のイオンが
打込まれて上記Ｐ形埋込層１１２が画成される。このイ
オン打込み工程において、硼素イオンは、打込み深さ、
約１，６００オングストロームの平均値の深さまで打込
まれ、その際の深さのバラツキは、この平均値から約５
５０オングストロームの範囲内である。かくて、８２５
オングストロームの厚さを有する上記イオン打込前酸化
物層は、打込まれる硼素イオンによって貫通されるが、
ウエハの残りの部分を覆っている酸化物層が、打込まれ
る硼素イオンによって貫通されることがないので、イオ
ン打込みに際してのマスクとして機能する。打込まれた
硼素原子の拡散工程は、酸素雰囲気中において、１２０
０℃の温度で、２００分間の時間にわたって実施され
る。その後の焼鈍工程及び酸化工程を通じて、硼素原子
の拡散は、更に促進される。図１ａに示される通り、酸
化物層１１４の厚さは、一定ではない。
【００１３】工程（ｂ） 次いで、ウエハの酸化物層１１４を全て剥ぎ取り、更
に、酸化物層１１４のあった元の位置に、ドープされた
Ｎ形エピタキシャル層１２０を、ＣＶＤ法によって、１
２μｍの厚さまで成長させて、このＮ形エピタキシャル
層１２０が１．２Ω−ｃｍの公称抵抗率を呈するように
する。次いで、このＮ形エピタキシャル層１２０は、酸
化されて、１．０μｍの厚さを有する酸化物層を形成
し、そこに、ＮＭＯＳウエル（Ｐ形ウエル１２２）が、
写真製版の技術によって画成され、Ｐ形ウエル１２２の
位置に対応する位置にある上記酸化物層の部分がエッチ
ング処理によって除去される。Ｐ形ウエル１２２は、硼
素原子のイオン打込みによって形成され、その際のイオ
ン打込みは、８２５オングストロームの厚さを有するイ
オン打込み前酸化物層を介して、８０ＫｅＶのエネルギ
ーで実施されて、１平方センチメートル当り、５．５×
１０１３個の濃度となるように硼素原子のイオン打込み
が行われる。そして、１，２００℃の温度で、上記硼素
原子の拡散が行われ、これによって５，０００オングス
トロームの厚さの酸化物層を有し、１平方センチメート
ル当たり約８００オームの面積抵抗率を有する高抵抗率
ウエルが形成される。Ｐ形ウエル１２２の不純物濃度が
充分に高いので、上記ＮＭＯＳ領域の闘値電圧は、２０
ボルトよりも大きな値に設定される。
に、酸化物層１１４のあった元の位置に、ドープされた
Ｎ形エピタキシャル層１２０を、ＣＶＤ法によって、１
２μｍの厚さまで成長させて、このＮ形エピタキシャル
層１２０が１．２Ω−ｃｍの公称抵抗率を呈するように
する。次いで、このＮ形エピタキシャル層１２０は、酸
化されて、１．０μｍの厚さを有する酸化物層を形成
し、そこに、ＮＭＯＳウエル（Ｐ形ウエル１２２）が、
写真製版の技術によって画成され、Ｐ形ウエル１２２の
位置に対応する位置にある上記酸化物層の部分がエッチ
ング処理によって除去される。Ｐ形ウエル１２２は、硼
素原子のイオン打込みによって形成され、その際のイオ
ン打込みは、８２５オングストロームの厚さを有するイ
オン打込み前酸化物層を介して、８０ＫｅＶのエネルギ
ーで実施されて、１平方センチメートル当り、５．５×
１０１３個の濃度となるように硼素原子のイオン打込み
が行われる。そして、１，２００℃の温度で、上記硼素
原子の拡散が行われ、これによって５，０００オングス
トロームの厚さの酸化物層を有し、１平方センチメート
ル当たり約８００オームの面積抵抗率を有する高抵抗率
ウエルが形成される。Ｐ形ウエル１２２の不純物濃度が
充分に高いので、上記ＮＭＯＳ領域の闘値電圧は、２０
ボルトよりも大きな値に設定される。
【００１４】必要な場合には、個々の素子の分離が、Ｎ
形エピタキシャル層１２０の面に、Ｐ形分離区域１３０
を形成することによって達成される。このＰ形分離区域
１３０は、目的物表面への硼素原子の被着によって形成
される。Ｐ形分離区域１３０は、写真製版の技術によっ
て、既存の酸化物層中に画成される（図示せず）。これ
の画成後に、イオン打込み法や被着法などのような種々
の方法によって、Ｐ形分離区域１３０が形成可能であ
る。本発明の好ましい第１実施例では、Ｐ形分離区域１
３０は、三臭化硼素（ＢＢｒ３）を１，０６０℃の温度
で熱被着させることで形成され、この熱被着の後、１，
１００℃の温度で拡散工程が実施され、その結果、Ｐ形
分離区域１３０の面積抵抗率が、１平方センチメートル
当り約２５オームとなる。表面下のＰ形埋込層１１２の
上方拡散と、この上方拡散と同時的な、Ｐ形分離区域１
３０の下方拡散とが相互に組合わさって、論理要素を含
むことになるエピタキシャルタンク（ｅｐｉｔａｎｋ
ｓ）の分離が達成される。
形エピタキシャル層１２０の面に、Ｐ形分離区域１３０
を形成することによって達成される。このＰ形分離区域
１３０は、目的物表面への硼素原子の被着によって形成
される。Ｐ形分離区域１３０は、写真製版の技術によっ
て、既存の酸化物層中に画成される（図示せず）。これ
の画成後に、イオン打込み法や被着法などのような種々
の方法によって、Ｐ形分離区域１３０が形成可能であ
る。本発明の好ましい第１実施例では、Ｐ形分離区域１
３０は、三臭化硼素（ＢＢｒ３）を１，０６０℃の温度
で熱被着させることで形成され、この熱被着の後、１，
１００℃の温度で拡散工程が実施され、その結果、Ｐ形
分離区域１３０の面積抵抗率が、１平方センチメートル
当り約２５オームとなる。表面下のＰ形埋込層１１２の
上方拡散と、この上方拡散と同時的な、Ｐ形分離区域１
３０の下方拡散とが相互に組合わさって、論理要素を含
むことになるエピタキシャルタンク（ｅｐｉｔａｎｋ
ｓ）の分離が達成される。
【００１５】電力用多出力素子が必要な用途では、ＤＭ
ＯＳ形コレクタ接点がウエハの上側にある場合、Ｎ形深
区域１３２が、Ｎ形埋込層１０４から、ウエハの表面の
ＤＭＯＳ形ドレイン接点に至るまでの電流の流れに対し
て、低い抵抗率の径路を形成するように画成される。こ
のＮ形深区域１３２は、写真製版の技術によって位置決
めされ、次いで、この位置に対応する位置にある既存の
酸化物層の部分が、エッチング処理によって除去され、
その除去された位置に、オキシ塩化リン（ＰＯＣｌ３）
が熱被着され、次いで拡散が施されて、これにより１平
方センチメートル当り約１．０オームの面積抵抗率を有
する層が作り出される。この層は、４，０００オングス
トロームの厚さの酸化物層で覆われる。一方、Ｎ形基板
を、ＤＭＯＳ形コレクタとして使用している本発明の好
ましい実施例のもののような単一出力素子にあっては、
電流の流れが基板外にあるので、Ｎ形深区域は必要とさ
れない。しかしながら、ＰＮＰ形素子のような素子を保
護するのに、Ｎ形深区域を依然として採用することで、
Ｐ形埋込層へのホール（正孔）の注入を防ぐことができ
る。かかるホールの注入が起きると、望ましくない寄生
的効果が生じる。更に、同一のシリコン製ダイにおい
て、電力用ＤＭＯＳ形素子の表側ドレインと裏側ドレイ
ンの双方を結合することが有利な場合にも、Ｎ形深区域
が採用可能である。Ｎ形拡散の終了後、ウエハ表面の全
ての酸化物層は、図１ｂに示されるように、完全に除去
される。
ＯＳ形コレクタ接点がウエハの上側にある場合、Ｎ形深
区域１３２が、Ｎ形埋込層１０４から、ウエハの表面の
ＤＭＯＳ形ドレイン接点に至るまでの電流の流れに対し
て、低い抵抗率の径路を形成するように画成される。こ
のＮ形深区域１３２は、写真製版の技術によって位置決
めされ、次いで、この位置に対応する位置にある既存の
酸化物層の部分が、エッチング処理によって除去され、
その除去された位置に、オキシ塩化リン（ＰＯＣｌ３）
が熱被着され、次いで拡散が施されて、これにより１平
方センチメートル当り約１．０オームの面積抵抗率を有
する層が作り出される。この層は、４，０００オングス
トロームの厚さの酸化物層で覆われる。一方、Ｎ形基板
を、ＤＭＯＳ形コレクタとして使用している本発明の好
ましい実施例のもののような単一出力素子にあっては、
電流の流れが基板外にあるので、Ｎ形深区域は必要とさ
れない。しかしながら、ＰＮＰ形素子のような素子を保
護するのに、Ｎ形深区域を依然として採用することで、
Ｐ形埋込層へのホール（正孔）の注入を防ぐことができ
る。かかるホールの注入が起きると、望ましくない寄生
的効果が生じる。更に、同一のシリコン製ダイにおい
て、電力用ＤＭＯＳ形素子の表側ドレインと裏側ドレイ
ンの双方を結合することが有利な場合にも、Ｎ形深区域
が採用可能である。Ｎ形拡散の終了後、ウエハ表面の全
ての酸化物層は、図１ｂに示されるように、完全に除去
される。
【００１６】工程（Ｃ） 次いで、パッド酸化物層１３４と称される約１，６００
オングストロームの薄い酸化物層が生成され、これの生
成に次いで、１，４００オングストロームの厚みを有す
る窒化シリコン層１３６が、ＣＶＤ法によって生成され
る。この窒化物層１３６は、標準的な写真製版の技術に
よって位置決めされ、更に、露光処理される。次いで、
窒化物層１３６の上記露光処理を受けた部分は、プラズ
マエッチング処理を受けて除去され、これによって、終
局的には、厚い分離用フィールド酸化物層が形成される
箇所に、フィールドとして画定される領域が作り出され
る。ウエハ上に残留する窒化物層１３６は、モート領域
を形成し、このモート領域内に追加的な全ての不純物
が、選択的に拡散される。次いで、ＰＭＯＳ型フィール
ド闘値電圧を調節し、これにより、ＰＭＯＳ型ウエルの
電位よりも低い電位での相互接続由来で寄生的ＭＯＳ型
素子が作り出されるのを回避したり、又は、付近の低電
圧節点群に対してＮ形ウエルを保護するための保護安定
化表面への電荷注入由来で寄生的ＭＯＳ型素子が作り出
されるのを回避したりする。上記闘値電圧の値の大きさ
に関しては、他の領域上に写真製版的マスクを施してお
いてから、Ｎ形ウエル内に、チャンネルストップ用にア
ンチモン原子のイオン打込みを実施することによって調
節される。このイオン打込みによって打込まれるアンチ
モン原子のイオンは、窒化物層１３６を貫通せずに、こ
の窒化物層１３６に対してセルフアライン（自己整合）
されるが、それは図１ｃにおいて、＋＋＋によって表示
されている。図１ｃには、アンチモン原子の上記イオン
打込みの際に使用された写真製版的マスク１３８も、使
用時の状態で示されている。
オングストロームの薄い酸化物層が生成され、これの生
成に次いで、１，４００オングストロームの厚みを有す
る窒化シリコン層１３６が、ＣＶＤ法によって生成され
る。この窒化物層１３６は、標準的な写真製版の技術に
よって位置決めされ、更に、露光処理される。次いで、
窒化物層１３６の上記露光処理を受けた部分は、プラズ
マエッチング処理を受けて除去され、これによって、終
局的には、厚い分離用フィールド酸化物層が形成される
箇所に、フィールドとして画定される領域が作り出され
る。ウエハ上に残留する窒化物層１３６は、モート領域
を形成し、このモート領域内に追加的な全ての不純物
が、選択的に拡散される。次いで、ＰＭＯＳ型フィール
ド闘値電圧を調節し、これにより、ＰＭＯＳ型ウエルの
電位よりも低い電位での相互接続由来で寄生的ＭＯＳ型
素子が作り出されるのを回避したり、又は、付近の低電
圧節点群に対してＮ形ウエルを保護するための保護安定
化表面への電荷注入由来で寄生的ＭＯＳ型素子が作り出
されるのを回避したりする。上記闘値電圧の値の大きさ
に関しては、他の領域上に写真製版的マスクを施してお
いてから、Ｎ形ウエル内に、チャンネルストップ用にア
ンチモン原子のイオン打込みを実施することによって調
節される。このイオン打込みによって打込まれるアンチ
モン原子のイオンは、窒化物層１３６を貫通せずに、こ
の窒化物層１３６に対してセルフアライン（自己整合）
されるが、それは図１ｃにおいて、＋＋＋によって表示
されている。図１ｃには、アンチモン原子の上記イオン
打込みの際に使用された写真製版的マスク１３８も、使
用時の状態で示されている。
【００１７】ＰＭＯＳ型フィールドの闘値電圧の大きさ
を調節するための、チャンネルストップ用のアンチモン
原子の上記イオン打込みの工程は、ＰＭＯＳ型電源線で
の最大電圧よりもフィールドの闘値電圧の方が大きくな
るように設定され、そして、１５ボルトの電源線の場合
には、典型例として１平方センチメートル当り２×１０
１２個のオーダーのイオンの打込みが行われるように上
記イオン打込み工程が設定される。
を調節するための、チャンネルストップ用のアンチモン
原子の上記イオン打込みの工程は、ＰＭＯＳ型電源線で
の最大電圧よりもフィールドの闘値電圧の方が大きくな
るように設定され、そして、１５ボルトの電源線の場合
には、典型例として１平方センチメートル当り２×１０
１２個のオーダーのイオンの打込みが行われるように上
記イオン打込み工程が設定される。
【００１８】工程（ｄ） 次いで、ウエハが、１，０００℃の温度で酸化され、こ
れによってフィールド酸化物層１４０が生成される。こ
のフィールド酸化物層１４０は、かかる酸化工程の終了
時点では、約１６，０００オングストロームの厚みにな
る。この酸化工程において、窒化物層１３６は、酸化阻
止用マスクとして機能する。その後、リン酸によって、
ウエハから窒化物層１３６が除去されて、厚さが８２５
オングストロームのパッド酸化物層１３４が、フィール
ド酸化物層１４０のウインド内に残留して、そこが、引
き続き不純物でドープされ、更に、この不純物が拡散さ
れる。これらのウインドは、表面が除去され、これによ
って、８００オングストロームの厚さを有する犠牲的乃
至ダミーのゲート酸化物層が生成される。このダミーの
ゲート酸化物層の生成に引き続いて、全てのＰＭＯＳ型
又はＮＭＯＳ型のフィールドの闘値電圧（Ｖｔ）を調節
するためのイオンの打込み工程が実施れさる。これらの
イオンの打込み工程は、ＰＭＯＳ型フィールド及びＮＭ
ＯＳ型フィールドの闘値電圧（Ｖｔ）を、典型的には、
マイナス１．０ボルトとプラス１．０ボルトの目標値
に、それぞれ調節するのに必要とされる。上記闘値電圧
（Ｖｔ）を調節するためのイオン打込みは、写真製版的
な技術を使用して、マスク使用で実施される。次いで、
上記ダミーのゲート酸化物層が除去され、それに引き続
いて、９５０℃の温度で、８００オングストロームの厚
さを有する新たなゲート酸化物層１４２が生成される。
ＣＭＯＳ型及びＤＭＯＳ型素子に要求される電圧及び性
能に応じて異なる厚みのゲート酸化物層１４２が、図１
ｄに示されるように採用可能である。
れによってフィールド酸化物層１４０が生成される。こ
のフィールド酸化物層１４０は、かかる酸化工程の終了
時点では、約１６，０００オングストロームの厚みにな
る。この酸化工程において、窒化物層１３６は、酸化阻
止用マスクとして機能する。その後、リン酸によって、
ウエハから窒化物層１３６が除去されて、厚さが８２５
オングストロームのパッド酸化物層１３４が、フィール
ド酸化物層１４０のウインド内に残留して、そこが、引
き続き不純物でドープされ、更に、この不純物が拡散さ
れる。これらのウインドは、表面が除去され、これによ
って、８００オングストロームの厚さを有する犠牲的乃
至ダミーのゲート酸化物層が生成される。このダミーの
ゲート酸化物層の生成に引き続いて、全てのＰＭＯＳ型
又はＮＭＯＳ型のフィールドの闘値電圧（Ｖｔ）を調節
するためのイオンの打込み工程が実施れさる。これらの
イオンの打込み工程は、ＰＭＯＳ型フィールド及びＮＭ
ＯＳ型フィールドの闘値電圧（Ｖｔ）を、典型的には、
マイナス１．０ボルトとプラス１．０ボルトの目標値
に、それぞれ調節するのに必要とされる。上記闘値電圧
（Ｖｔ）を調節するためのイオン打込みは、写真製版的
な技術を使用して、マスク使用で実施される。次いで、
上記ダミーのゲート酸化物層が除去され、それに引き続
いて、９５０℃の温度で、８００オングストロームの厚
さを有する新たなゲート酸化物層１４２が生成される。
ＣＭＯＳ型及びＤＭＯＳ型素子に要求される電圧及び性
能に応じて異なる厚みのゲート酸化物層１４２が、図１
ｄに示されるように採用可能である。
【００１９】工程（ｅ）乃至工程（ｆ） 次いで、ＣＶＤ法によって、５，０００オングストロー
ムの厚みを有するポリシリコン層１５０が生成され、こ
れに引き続いて、１，４００オングストロームの厚みを
有する窒化物層１５２が生成される。この窒化物層１５
２は、ポリシリコン層１５０の表面の、これ以上の酸化
を防止する。しかしながら、ポリシリコン層１５０がパ
ターン形成された後は、ポリシリコン層１５０の側壁の
酸化が、引き続いて行われる拡散工程において可能にな
る。このポリシリコン層１５０の側壁の酸化は、ＣＭＯ
Ｓ型及びＤＭＯＳ型ポリシリコンゲートでのミラー（Ｍ
ｉｌｌｅｒ）容量を最少限の大きさに抑えるのに使用さ
れ、これによって、素子のスイッチング速度が改善され
る。次いで、ポリシリコン層１５０及び窒化物層１５２
は、写真製版的に、パターン形成され、更にプラズマエ
ッチング処理を受け、これによって、全てのポリシリコ
ン相互接続部が画成されると共に、ＣＭＯＳ型及びＤＭ
ＯＳ型ゲートとポリシリコンコンデンサが形成される。
残っている窒化物層１５２は、残っているポリシリコン
層１５０にアライン（整合）されるが、この窒化物層１
５２は、セルフアラインされるＰ＋＋領域を後に形成す
る際に、必須のものとなる。このプロセスの一つの特徴
は、ＤＭＯＳ素子のＰ＋＋拡散領域が、後に説明される
工程（ｇ）において、ポリシリコン層１５０のマスクを
も使用して形成されることである。ポリシリコン層１５
０のエッチング処理の後、窒化物層で覆われたポリシリ
コン製のプラグ１５４が、ＤＭＯＳ型表面領域の中央部
に残留し、これによって、後続のＤウエルの拡散処理の
際におけるＰ＋＋領域上での酸化物層の成長が防止され
る。図１ｅの右側部分に、ポリシリコンプラグ１５４が
示されている。図１ｆは、図１ｅの上記右側部分の拡大
図であって、ここでは、垂直尺度の誇張度合いが小さく
されている。このポリシリコンプラグ１５４は、約５μ
ｍの幅を有し、更に、ポリシリコンプラグ１５４とこれ
に隣接するポリシリコン層１５０との間にある開口部１
５６も約５μｍの幅を有している。図１ｆに示されるよ
うに、ゲート酸化物層１４２の全幅は、約３３μｍであ
るので、ポリシリコン層１５０の各部分は、ゲート酸化
物層１４２上に約９μｍの長さだけ伸延し、フィールド
酸化物層１４０上には、約４μｍの長さだけ伸延するこ
とになる。
ムの厚みを有するポリシリコン層１５０が生成され、こ
れに引き続いて、１，４００オングストロームの厚みを
有する窒化物層１５２が生成される。この窒化物層１５
２は、ポリシリコン層１５０の表面の、これ以上の酸化
を防止する。しかしながら、ポリシリコン層１５０がパ
ターン形成された後は、ポリシリコン層１５０の側壁の
酸化が、引き続いて行われる拡散工程において可能にな
る。このポリシリコン層１５０の側壁の酸化は、ＣＭＯ
Ｓ型及びＤＭＯＳ型ポリシリコンゲートでのミラー（Ｍ
ｉｌｌｅｒ）容量を最少限の大きさに抑えるのに使用さ
れ、これによって、素子のスイッチング速度が改善され
る。次いで、ポリシリコン層１５０及び窒化物層１５２
は、写真製版的に、パターン形成され、更にプラズマエ
ッチング処理を受け、これによって、全てのポリシリコ
ン相互接続部が画成されると共に、ＣＭＯＳ型及びＤＭ
ＯＳ型ゲートとポリシリコンコンデンサが形成される。
残っている窒化物層１５２は、残っているポリシリコン
層１５０にアライン（整合）されるが、この窒化物層１
５２は、セルフアラインされるＰ＋＋領域を後に形成す
る際に、必須のものとなる。このプロセスの一つの特徴
は、ＤＭＯＳ素子のＰ＋＋拡散領域が、後に説明される
工程（ｇ）において、ポリシリコン層１５０のマスクを
も使用して形成されることである。ポリシリコン層１５
０のエッチング処理の後、窒化物層で覆われたポリシリ
コン製のプラグ１５４が、ＤＭＯＳ型表面領域の中央部
に残留し、これによって、後続のＤウエルの拡散処理の
際におけるＰ＋＋領域上での酸化物層の成長が防止され
る。図１ｅの右側部分に、ポリシリコンプラグ１５４が
示されている。図１ｆは、図１ｅの上記右側部分の拡大
図であって、ここでは、垂直尺度の誇張度合いが小さく
されている。このポリシリコンプラグ１５４は、約５μ
ｍの幅を有し、更に、ポリシリコンプラグ１５４とこれ
に隣接するポリシリコン層１５０との間にある開口部１
５６も約５μｍの幅を有している。図１ｆに示されるよ
うに、ゲート酸化物層１４２の全幅は、約３３μｍであ
るので、ポリシリコン層１５０の各部分は、ゲート酸化
物層１４２上に約９μｍの長さだけ伸延し、フィールド
酸化物層１４０上には、約４μｍの長さだけ伸延するこ
とになる。
【００２０】工程（ｇ） ＤＭＯＳ型ウエル（Ｄウエル型バックゲート又はＤＭＯ
Ｓ型バックゲート）は、写真製版の技術によって、非臨
界的にパターン形成される。即ち、開口部１５６（図１
ｆ）から離れた領域が、マスクで覆われる。そして、ポ
リシリコン層１５０とポリシリコンプラグ１５４のいず
れによっても覆われていない開口部１５６中の露出した
ゲート酸化物層１４２に対して、モート領域がフォトレ
ジストマスク使用で明確になり、かくて明確になったモ
ート領域に対して、硼素原子のイオン打込みが、上記の
露出したゲート酸化物層１４２を介して、６０ＫｅＶの
エネルギーで行われ、これにより１平方センチメートル
当り３．０×１０１４個の濃度となるように硼素原子の
イオンが打込まれて、Ｄウエル型バックゲート１５８が
生成される。このイオン打込み処理の際に打込まれる硼
素原子のイオンは、ポリシリコン層１５０を貫通しない
ので、これらのイオンは、ポリシリコン層１５０の縁部
に沿って画定される領域内にセルフアライン（自己整
合）される。次いで、このようにして打込まれた硼素原
子の拡散が、１，１５０℃の温度で行われて、約４μｍ
の深さを有するＰ形Ｄウエル１５８が形成される。この
Ｐ形Ｄウエル１５８は、図１ｇに示されるように、６，
０００オングストロームの厚さを有する酸化物層１６０
によって覆われる。図１ｇには、図１ｆに示されるウエ
ハの部分と同一の部分が示されている。
Ｓ型バックゲート）は、写真製版の技術によって、非臨
界的にパターン形成される。即ち、開口部１５６（図１
ｆ）から離れた領域が、マスクで覆われる。そして、ポ
リシリコン層１５０とポリシリコンプラグ１５４のいず
れによっても覆われていない開口部１５６中の露出した
ゲート酸化物層１４２に対して、モート領域がフォトレ
ジストマスク使用で明確になり、かくて明確になったモ
ート領域に対して、硼素原子のイオン打込みが、上記の
露出したゲート酸化物層１４２を介して、６０ＫｅＶの
エネルギーで行われ、これにより１平方センチメートル
当り３．０×１０１４個の濃度となるように硼素原子の
イオンが打込まれて、Ｄウエル型バックゲート１５８が
生成される。このイオン打込み処理の際に打込まれる硼
素原子のイオンは、ポリシリコン層１５０を貫通しない
ので、これらのイオンは、ポリシリコン層１５０の縁部
に沿って画定される領域内にセルフアライン（自己整
合）される。次いで、このようにして打込まれた硼素原
子の拡散が、１，１５０℃の温度で行われて、約４μｍ
の深さを有するＰ形Ｄウエル１５８が形成される。この
Ｐ形Ｄウエル１５８は、図１ｇに示されるように、６，
０００オングストロームの厚さを有する酸化物層１６０
によって覆われる。図１ｇには、図１ｆに示されるウエ
ハの部分と同一の部分が示されている。
【００２１】工程（ｈ） 次いで、Ｐ＋＋形フォトレジスト マスク１６２が、写
真製版の技術によって画成される。このＰ＋＋形フォト
レジスト マスク１６２は、最少限の整合誤差でもっ
て、Ｐ＋＋形不純物が拡散されるべきポリシリコン領域
に対して、図１ｈに示されるように重ねられる。
真製版の技術によって画成される。このＰ＋＋形フォト
レジスト マスク１６２は、最少限の整合誤差でもっ
て、Ｐ＋＋形不純物が拡散されるべきポリシリコン領域
に対して、図１ｈに示されるように重ねられる。
【００２２】工程（ｉ） 次いで、ポリシリコン層１５４自体とこの層１５４上の
露出した窒化物層１５２とが、プラズマエッチング処理
によって除去され、その結果、窒化物層１５２の下にあ
ったゲート酸化物層１４２が露出する。上記のプラズマ
エッチング処理において、露出したＤウエル熱酸化物層
１６０と露出した窒化物層１５２との間での、エッチン
グ処理量の比率が満足のゆくものであり、窒化物層１５
２やポリシリコン層１５４からエッチング処理で除去さ
れるシリコン量も満足のゆくものであるので、上記エッ
チング処理後に、最少限の厚みとして、３，０００オン
グストロームの厚みを有するＤウエル酸化物層１６０が
残留することになる。Ｄウエル酸化物層１６０の変化
は、図１ｉ中で明確に図示されている。
露出した窒化物層１５２とが、プラズマエッチング処理
によって除去され、その結果、窒化物層１５２の下にあ
ったゲート酸化物層１４２が露出する。上記のプラズマ
エッチング処理において、露出したＤウエル熱酸化物層
１６０と露出した窒化物層１５２との間での、エッチン
グ処理量の比率が満足のゆくものであり、窒化物層１５
２やポリシリコン層１５４からエッチング処理で除去さ
れるシリコン量も満足のゆくものであるので、上記エッ
チング処理後に、最少限の厚みとして、３，０００オン
グストロームの厚みを有するＤウエル酸化物層１６０が
残留することになる。Ｄウエル酸化物層１６０の変化
は、図１ｉ中で明確に図示されている。
【００２３】工程（ｊ） 次いで、上記エッチング処理後に残留したゲート酸化物
層１４２が除去されて、裸の単結晶シリコンが露出し、
更に、この単結晶シリコンに、Ｐ＋＋形硼素原子が被着
され、次いで、これが単結晶シリコン中に拡散される。
即ち、このようにして生成されるＰ＋＋形領域には、拡
散法を使用するか、或いは、イオン打込み法を使用する
かによって、不純物のドープが可能である。本発明の製
造方法の好ましい第１実施例では、Ｐ＋＋形領域１６４
は、三臭化硼素（ＢＢｒ３）を使用することによって、
１，０６０℃の温度で、被着処理を施し、次いで、１，
１５０℃の温度で拡散処理を施すことによって生成され
る。かくて生成されたＰ形層１６４は、１平方センチメ
ートル当り１０オームの面積抵抗率を有し、４，０００
オングストロームの厚さの酸化物層１６６によって、図
１ｊに示されるように、覆われている。酸化物層１６０
の拡散マスク下での後続するＰ＋＋形不純物の横方向拡
散によっては、ＤＭＯＳ型チャンネルにおけるドーピン
グプロフィールは変化を受けない。この場合、上記ＤＭ
ＯＳ型チャンネルは、後述される工程（１）から明らか
なように、ＤＭＯＳ型ポリシリコン１５０のゲート下に
おけるところの、Ｄウエル１５８の横方向の拡散領域と
ＤＭＯＳ型ソース拡散層２０４の拡散領域との差違によ
って形成される。このようにして、ＤＭＯＳ型の闘値電
圧（Ｖｔ）は、Ｄウエル１５８中のＤＭＯＳ型チャンネ
ルにおける不純物のピーク ドーピング濃度によって調
節され、且つ、この闘値電圧（Ｖｔ）は、Ｐ＋＋形不純
物拡散層１６４における不純物のドーピングレベルとは
無関係である。このＰ＋＋不純物拡散層１６４は、種々
の電気的特性を有するように設計される。即ち、第一
に、Ｐ＋＋形不純物拡散層１６４は、Ｎ＋ＤＯＭＳ型ソ
ース拡散層２０４の下方にあるＰ形領域の抵抗値を減少
させ、且つ、ＤＭＯＳ型ソース２０４と、ＤＭＯＳ型バ
ックゲート（Ｄウエル）１５８と、エピタキシャル層１
２０との間に生起するかもしれない全ての寄生的なＮＰ
Ｎ型バイポーラ作用を最少限に抑える。第二に、Ｐ＋＋
形不純物拡散層１６４は、寄生的なＮＰＮ型領域の降伏
電圧よりも低い降伏電圧の寄生的ツエナーダイオードを
形成する。
層１４２が除去されて、裸の単結晶シリコンが露出し、
更に、この単結晶シリコンに、Ｐ＋＋形硼素原子が被着
され、次いで、これが単結晶シリコン中に拡散される。
即ち、このようにして生成されるＰ＋＋形領域には、拡
散法を使用するか、或いは、イオン打込み法を使用する
かによって、不純物のドープが可能である。本発明の製
造方法の好ましい第１実施例では、Ｐ＋＋形領域１６４
は、三臭化硼素（ＢＢｒ３）を使用することによって、
１，０６０℃の温度で、被着処理を施し、次いで、１，
１５０℃の温度で拡散処理を施すことによって生成され
る。かくて生成されたＰ形層１６４は、１平方センチメ
ートル当り１０オームの面積抵抗率を有し、４，０００
オングストロームの厚さの酸化物層１６６によって、図
１ｊに示されるように、覆われている。酸化物層１６０
の拡散マスク下での後続するＰ＋＋形不純物の横方向拡
散によっては、ＤＭＯＳ型チャンネルにおけるドーピン
グプロフィールは変化を受けない。この場合、上記ＤＭ
ＯＳ型チャンネルは、後述される工程（１）から明らか
なように、ＤＭＯＳ型ポリシリコン１５０のゲート下に
おけるところの、Ｄウエル１５８の横方向の拡散領域と
ＤＭＯＳ型ソース拡散層２０４の拡散領域との差違によ
って形成される。このようにして、ＤＭＯＳ型の闘値電
圧（Ｖｔ）は、Ｄウエル１５８中のＤＭＯＳ型チャンネ
ルにおける不純物のピーク ドーピング濃度によって調
節され、且つ、この闘値電圧（Ｖｔ）は、Ｐ＋＋形不純
物拡散層１６４における不純物のドーピングレベルとは
無関係である。このＰ＋＋不純物拡散層１６４は、種々
の電気的特性を有するように設計される。即ち、第一
に、Ｐ＋＋形不純物拡散層１６４は、Ｎ＋ＤＯＭＳ型ソ
ース拡散層２０４の下方にあるＰ形領域の抵抗値を減少
させ、且つ、ＤＭＯＳ型ソース２０４と、ＤＭＯＳ型バ
ックゲート（Ｄウエル）１５８と、エピタキシャル層１
２０との間に生起するかもしれない全ての寄生的なＮＰ
Ｎ型バイポーラ作用を最少限に抑える。第二に、Ｐ＋＋
形不純物拡散層１６４は、寄生的なＮＰＮ型領域の降伏
電圧よりも低い降伏電圧の寄生的ツエナーダイオードを
形成する。
【００２４】本発明の製造方法は、セルフアラインされ
る電力用ＤＭＯＳ型セルと、同様にセルフアラインされ
るツエナーダイオード構造（Ｐ＋＋形領域／エピタキシ
ャル層）とを採用するものである。これらの上記電力用
ＤＭＯＳ型セルと上記ツエナーダイオード構造の双方
は、頑丈さの点で素子を改善して、二次降伏の影響をあ
まり受けないようにし、これによって、素子の安全作動
領域（ｓａｆｅ ｏｐｅｒａｔｉｎｇ ａｒｅａ：ＳＯ
Ａ）を拡大して、誘導的負荷や整流的負荷のスイッチン
グ動作時に素子にもたらされる過渡的な現象に対して、
素子が耐えられるようにする。セルフアラインされるＰ
＋＋形領域は、電力用ＤＭＯＳ配列におけるＰ＋＋形ダ
イオードの大きな蓄積領域に起因する上記過渡的な現象
の全エネルギーを吸収するように設計されている。
る電力用ＤＭＯＳ型セルと、同様にセルフアラインされ
るツエナーダイオード構造（Ｐ＋＋形領域／エピタキシ
ャル層）とを採用するものである。これらの上記電力用
ＤＭＯＳ型セルと上記ツエナーダイオード構造の双方
は、頑丈さの点で素子を改善して、二次降伏の影響をあ
まり受けないようにし、これによって、素子の安全作動
領域（ｓａｆｅ ｏｐｅｒａｔｉｎｇ ａｒｅａ：ＳＯ
Ａ）を拡大して、誘導的負荷や整流的負荷のスイッチン
グ動作時に素子にもたらされる過渡的な現象に対して、
素子が耐えられるようにする。セルフアラインされるＰ
＋＋形領域は、電力用ＤＭＯＳ配列におけるＰ＋＋形ダ
イオードの大きな蓄積領域に起因する上記過渡的な現象
の全エネルギーを吸収するように設計されている。
【００２５】次いで、ＣＭＯＳ型のソースとドレインの
拡散領域と、バイポーラ型のエミッタとベースの拡散領
域とが生成処理される。これらの拡散領域は、ポリシリ
コン層１５０がモートを横切る個所において、ポリシリ
コン層１５０に対して、セルフアラインされる。これら
の拡散領域を構成するものとしては、ＰＭＯＳ型のソー
スとドレイン、それにＮＰＮ型ベース、さらにＰＮＰ型
のエミッタとコレクタ用のベース（Ｐ＋）拡散領域と、
ＮＭＯＳ型のソースとドレイン用のエミッタ（Ｎ＋）拡
散領域と、その他にＮＰＮ型のエミッタ接点拡散領域と
コレクタ接点拡散領域とＰＮＰ型ベース接点拡散領域と
がそれぞれある。このうちのエミッタ（Ｎ＋）拡散領域
は、ＤＭＯＳ型ソース拡散領域２０４のためにも使用可
能である。このＤＭＯＳ型ソース拡散領域２０４も、Ｄ
ＭＯＳ型ポリシリコンゲートに対してセルフアラインさ
れる。一方、ベース（Ｐ＋）拡散領域中の不純物は、Ｄ
ＭＯＳ型パックゲート拡散領域中にも拡散されて、ＤＭ
ＯＳ型バックゲート接点領域の上方の酸化物層を最少限
の大きさに抑える。深いベースエミッタ拡散領域ではな
くて、接合面距離以下の約１μｍの浅い、ＣＭＯＳ型の
ソースとドレインの拡散領域が使用されるので、結果と
して、素子の領域が節約され、更に、スイッチング速度
の性能の点で素子が改善される。ＤＭＯＳ型ソース用
に、浅いＮＭＯＳ型のソース、ドレインの拡散領域も使
用可能である。
拡散領域と、バイポーラ型のエミッタとベースの拡散領
域とが生成処理される。これらの拡散領域は、ポリシリ
コン層１５０がモートを横切る個所において、ポリシリ
コン層１５０に対して、セルフアラインされる。これら
の拡散領域を構成するものとしては、ＰＭＯＳ型のソー
スとドレイン、それにＮＰＮ型ベース、さらにＰＮＰ型
のエミッタとコレクタ用のベース（Ｐ＋）拡散領域と、
ＮＭＯＳ型のソースとドレイン用のエミッタ（Ｎ＋）拡
散領域と、その他にＮＰＮ型のエミッタ接点拡散領域と
コレクタ接点拡散領域とＰＮＰ型ベース接点拡散領域と
がそれぞれある。このうちのエミッタ（Ｎ＋）拡散領域
は、ＤＭＯＳ型ソース拡散領域２０４のためにも使用可
能である。このＤＭＯＳ型ソース拡散領域２０４も、Ｄ
ＭＯＳ型ポリシリコンゲートに対してセルフアラインさ
れる。一方、ベース（Ｐ＋）拡散領域中の不純物は、Ｄ
ＭＯＳ型パックゲート拡散領域中にも拡散されて、ＤＭ
ＯＳ型バックゲート接点領域の上方の酸化物層を最少限
の大きさに抑える。深いベースエミッタ拡散領域ではな
くて、接合面距離以下の約１μｍの浅い、ＣＭＯＳ型の
ソースとドレインの拡散領域が使用されるので、結果と
して、素子の領域が節約され、更に、スイッチング速度
の性能の点で素子が改善される。ＤＭＯＳ型ソース用
に、浅いＮＭＯＳ型のソース、ドレインの拡散領域も使
用可能である。
【００２６】工程（ｋ） ベース領域は、全てのモート領域における全ての酸化物
層を除去し、更に、露出した領域に、８２５オングスト
ロームの厚さを有するイオン打込み前酸化物層を熱成長
させることに伴って形成可能である。次いで、ベースマ
スクが、ベース領域へのイオン打込み用のイオン打込み
フォトレジストマスクを形成すべく、写真製版の技術に
よって、パターン形成される。その後、このベース領域
に、硼素原子のイオンが、６０ＫｅＶのエネルギーで、
１平方センチメートル当り６．５×１０１４個の濃度に
なるように不純物として打込まれ、次いで、窒素雰囲気
中において１，１００℃の温度で１００分間、続いて蒸
気雰囲気中において１，０００℃の温度で４２分間のサ
イクルで拡散処理が施され、これによって、１平方セン
チメートル当り１６０オームのベース領域での面積抵抗
率が達成され、このベース領域に、厚さ３，４００オン
グストロームの酸化物層が、図１ｋに示されるように形
成される。図１ｋには、ベース領域に関して、図１ａ乃
至図１ｅの場合のような、５つの素子の型式がすべて示
されている。即ち、ＮＭＯＳ型バックゲート接点１７２
と、ＰＭＯＳ型のソース１７４、同ドレイン１７６と、
ＮＰＮ型べース１７８と、ＰＮＰ型エミッタ１８０と、
横方向バイポーラ型のコレクタ１８２、同ベース接点１
８４の５つの型式である。次いで、ポリシリコン層１５
０上に重ねられた窒化物層１５２が、既知のリン酸を使
用したウエットエッチング技術によって、ウエハから除
去される。これによって、ポリシリコン層１５０が露出
する。かくて、露出したポリシリコン層１５０に対し
て、エミッタの拡散処理が行われて、不純物が、ポリシ
リコン層１５０中にドープされ、結果として、ポリシリ
コン層１５０の面積抵抗率が、１平方センチメートル当
り２０オームになる。
層を除去し、更に、露出した領域に、８２５オングスト
ロームの厚さを有するイオン打込み前酸化物層を熱成長
させることに伴って形成可能である。次いで、ベースマ
スクが、ベース領域へのイオン打込み用のイオン打込み
フォトレジストマスクを形成すべく、写真製版の技術に
よって、パターン形成される。その後、このベース領域
に、硼素原子のイオンが、６０ＫｅＶのエネルギーで、
１平方センチメートル当り６．５×１０１４個の濃度に
なるように不純物として打込まれ、次いで、窒素雰囲気
中において１，１００℃の温度で１００分間、続いて蒸
気雰囲気中において１，０００℃の温度で４２分間のサ
イクルで拡散処理が施され、これによって、１平方セン
チメートル当り１６０オームのベース領域での面積抵抗
率が達成され、このベース領域に、厚さ３，４００オン
グストロームの酸化物層が、図１ｋに示されるように形
成される。図１ｋには、ベース領域に関して、図１ａ乃
至図１ｅの場合のような、５つの素子の型式がすべて示
されている。即ち、ＮＭＯＳ型バックゲート接点１７２
と、ＰＭＯＳ型のソース１７４、同ドレイン１７６と、
ＮＰＮ型べース１７８と、ＰＮＰ型エミッタ１８０と、
横方向バイポーラ型のコレクタ１８２、同ベース接点１
８４の５つの型式である。次いで、ポリシリコン層１５
０上に重ねられた窒化物層１５２が、既知のリン酸を使
用したウエットエッチング技術によって、ウエハから除
去される。これによって、ポリシリコン層１５０が露出
する。かくて、露出したポリシリコン層１５０に対し
て、エミッタの拡散処理が行われて、不純物が、ポリシ
リコン層１５０中にドープされ、結果として、ポリシリ
コン層１５０の面積抵抗率が、１平方センチメートル当
り２０オームになる。
【００２７】工程（ｌ） 図１ｊにおいて、参照数字１９０で示されるようなフォ
トレジストが再び塗布されてパターン形成され、それに
次いで、酸化物層に開口部がエッチング処理によつて穿
設される。続いて、オキシ塩化リン（ＰＯＣｌ３）が被
着され、更に、９５０℃の温度で拡散処理が行われて、
約１．５μｍの深さを有するリン領域が形成される。こ
のリン領域は、ここでは説明上、エミッタ領域と称され
る。その後のエミッタ領域の拡散処理の結果、本発明の
製造方法の好ましい第１実施例では、エミッタ領域の面
積抵抗率が、１平方センチメートル当り１０オームにな
り、約２，４００オングストロームの厚さを有する酸化
物層が成長する。かくて、これらのエミッタ領域には、
ＮＭＯＳ型のソース１９２、同ドレイン１９４と、ＰＭ
ＯＳ型ウエル接点１９６と、ＮＰＮ型のエミッタ１９
８、同コレクタ接点２００と、ＰＮＰ型ベース接点２０
２とが含まれている。ＤＭＯＳ型ソース２０４も、図１
１に示されるように、エミッタ領域になりうる。これ
で、素子の活性領域が完成する。図２は、ＤＭＯＳ型素
子の平面図である。ここで留意すべきは、Ｄウエル１５
８とＤＭＯＳ型ソース２０４は、共に、ポリシリコン層
１５０のゲート縁部に対して整合しており、この場合、
Ｐ＋＋領域１６４は、より深いが、一方では、ポリシリ
コン層１５０の縁部を画成したマスクが、やがて、Ｐ
＋＋領域形成用の酸化物層の開口部になるポリシリコン
プラグ１６４の位置をも画成してしまうという意味にお
いて、かかるマスクも又、ポリシリコン層１５０のゲー
ト縁部に対して整合しているということである。
トレジストが再び塗布されてパターン形成され、それに
次いで、酸化物層に開口部がエッチング処理によつて穿
設される。続いて、オキシ塩化リン（ＰＯＣｌ３）が被
着され、更に、９５０℃の温度で拡散処理が行われて、
約１．５μｍの深さを有するリン領域が形成される。こ
のリン領域は、ここでは説明上、エミッタ領域と称され
る。その後のエミッタ領域の拡散処理の結果、本発明の
製造方法の好ましい第１実施例では、エミッタ領域の面
積抵抗率が、１平方センチメートル当り１０オームにな
り、約２，４００オングストロームの厚さを有する酸化
物層が成長する。かくて、これらのエミッタ領域には、
ＮＭＯＳ型のソース１９２、同ドレイン１９４と、ＰＭ
ＯＳ型ウエル接点１９６と、ＮＰＮ型のエミッタ１９
８、同コレクタ接点２００と、ＰＮＰ型ベース接点２０
２とが含まれている。ＤＭＯＳ型ソース２０４も、図１
１に示されるように、エミッタ領域になりうる。これ
で、素子の活性領域が完成する。図２は、ＤＭＯＳ型素
子の平面図である。ここで留意すべきは、Ｄウエル１５
８とＤＭＯＳ型ソース２０４は、共に、ポリシリコン層
１５０のゲート縁部に対して整合しており、この場合、
Ｐ＋＋領域１６４は、より深いが、一方では、ポリシリ
コン層１５０の縁部を画成したマスクが、やがて、Ｐ
＋＋領域形成用の酸化物層の開口部になるポリシリコン
プラグ１６４の位置をも画成してしまうという意味にお
いて、かかるマスクも又、ポリシリコン層１５０のゲー
ト縁部に対して整合しているということである。
【００２８】工程（ｍ）乃至工程（ｏ） エミッタの拡散処理が済んだ後、ＣＶＤ法を使用するこ
とによって、リン珪硼酸ガラス（ＢＰＳＧ）層２１０が
被着されて、高電圧絶縁層が、ポリシリコン層１５０の
相互接続部と、それに続く金属被覆部との間に形成され
る。このＢＰＳＧ層２１０は、次いで、加熱されてプレ
ーナ化される。次いで、フォトレジスト２１２が塗布さ
れ、パターン形成されて、接点が、図１ｍに示されるよ
うに、画成される。それから、ＢＰＳＧ層２１０と酸化
物層１６０とが除去されて、エピタキシャル層１２０の
裸の単結晶シリコン部分への接触が可能な状態になる。
次いで、ＢＰＳＧ層２１０が再び塗布されて、上記裸の
単結晶シリコン部分に沿った開口部の縁部か滑らかにさ
れて傾斜付けが施される。この際に、不純物の拡散が更
に促進される。次いで、シリコンと銅をドープしたアル
ミニウム金属層２１４が、ウエハ上にスパッター（ｓｐ
ｕｔｔｅｒ）被着されて、パターン形成され、次いで、
通常の処理技術を使用して、エッチング処理が施され
る。この点に関しては、図１ｍのウエハの部分と同じ部
分を示す図１ｎ、並びに図１ｋ乃至図１１のウエハの部
分と同じ部分を示す図１ｏに示されている。ここで留意
すべきは、アルミニウム金属層２１４が、Ｐ＋＋形領域
１６４とＮ＋形ソース２０４の双方に当接し、そして寄
生的なＮＰＮ型トランジスタのＰＮ接合での順方向バイ
アスを防ぐということである。アルミニウム金属層２１
４の厚さは、必要な電流密度に耐えられる値に選定され
ようが、かかる厚さは、一般的に、２乃至３μｍの値で
ある。ウエハの処理は、１μｍの厚さを有する窒化シリ
コンの安定化保護層の被着で完了する。この窒化シリコ
ンの安定化保護層は、最初にパターン形成され、次いで
エッチング処理されて、これによりパッケージのリード
フレームに接続するためのワイヤボンディング接点とな
るボンディングパッドがウエハ表面に露出する。ウエハ
の裏側は、接地されて、ウエハの最終的な厚さが約３８
１μｍ（１５ｍｉｌｓ）となるように仕上げられ、更
に、１μｍの厚さを有するチタン−ニッケル−銀（Ｔｉ
ＮｉＡｇ）合金の層が、ウエハの裏側に被着され、これ
により、電気及び熱の伝導抵抗率が低下する。
とによって、リン珪硼酸ガラス（ＢＰＳＧ）層２１０が
被着されて、高電圧絶縁層が、ポリシリコン層１５０の
相互接続部と、それに続く金属被覆部との間に形成され
る。このＢＰＳＧ層２１０は、次いで、加熱されてプレ
ーナ化される。次いで、フォトレジスト２１２が塗布さ
れ、パターン形成されて、接点が、図１ｍに示されるよ
うに、画成される。それから、ＢＰＳＧ層２１０と酸化
物層１６０とが除去されて、エピタキシャル層１２０の
裸の単結晶シリコン部分への接触が可能な状態になる。
次いで、ＢＰＳＧ層２１０が再び塗布されて、上記裸の
単結晶シリコン部分に沿った開口部の縁部か滑らかにさ
れて傾斜付けが施される。この際に、不純物の拡散が更
に促進される。次いで、シリコンと銅をドープしたアル
ミニウム金属層２１４が、ウエハ上にスパッター（ｓｐ
ｕｔｔｅｒ）被着されて、パターン形成され、次いで、
通常の処理技術を使用して、エッチング処理が施され
る。この点に関しては、図１ｍのウエハの部分と同じ部
分を示す図１ｎ、並びに図１ｋ乃至図１１のウエハの部
分と同じ部分を示す図１ｏに示されている。ここで留意
すべきは、アルミニウム金属層２１４が、Ｐ＋＋形領域
１６４とＮ＋形ソース２０４の双方に当接し、そして寄
生的なＮＰＮ型トランジスタのＰＮ接合での順方向バイ
アスを防ぐということである。アルミニウム金属層２１
４の厚さは、必要な電流密度に耐えられる値に選定され
ようが、かかる厚さは、一般的に、２乃至３μｍの値で
ある。ウエハの処理は、１μｍの厚さを有する窒化シリ
コンの安定化保護層の被着で完了する。この窒化シリコ
ンの安定化保護層は、最初にパターン形成され、次いで
エッチング処理されて、これによりパッケージのリード
フレームに接続するためのワイヤボンディング接点とな
るボンディングパッドがウエハ表面に露出する。ウエハ
の裏側は、接地されて、ウエハの最終的な厚さが約３８
１μｍ（１５ｍｉｌｓ）となるように仕上げられ、更
に、１μｍの厚さを有するチタン−ニッケル−銀（Ｔｉ
ＮｉＡｇ）合金の層が、ウエハの裏側に被着され、これ
により、電気及び熱の伝導抵抗率が低下する。
【００２９】本発明の製造方法の好ましい第１実施例に
おけるＤＭＯＳ型構造用のドレイン接点が、ウエハの上
面側にあるので、単一のダイ中に、複数の分離されたＤ
ＭＯＳ構造が製作可能である。図３は、ウエハの平面図
であり、同図において示される２つの互いに隣接するＤ
ＭＯＳ型セル３０２、３０４は、共通のポリシリコン層
１５０のゲートを有する。これらのＤＭＯＳ型セル３０
２、３０４に加えて、第３図の平面図において示される
更に２つのＤＭＯＳ型セル３０６、３０８の領域部分
は、フィールド酸化物層１４０とＰ＋形分離区域１３０
の双方によって、先のＤＭＯＳ型セル３０２、３０４か
ら分離されている。これらのＤＭＯＳ型セル３０２、３
０４用のＮ＋形埋込層１０４は、切れ目がなく連続して
いるが、別のＤＭＯＳ型セル３０６、３０８用のＮ＋形
埋込層１０４からは電気的に分離されている。この分離
状態は、図１ｏにおいて、埋込層１０８が、他の埋込層
１０６、１１０から分離されている状態に類似してい
る。
おけるＤＭＯＳ型構造用のドレイン接点が、ウエハの上
面側にあるので、単一のダイ中に、複数の分離されたＤ
ＭＯＳ構造が製作可能である。図３は、ウエハの平面図
であり、同図において示される２つの互いに隣接するＤ
ＭＯＳ型セル３０２、３０４は、共通のポリシリコン層
１５０のゲートを有する。これらのＤＭＯＳ型セル３０
２、３０４に加えて、第３図の平面図において示される
更に２つのＤＭＯＳ型セル３０６、３０８の領域部分
は、フィールド酸化物層１４０とＰ＋形分離区域１３０
の双方によって、先のＤＭＯＳ型セル３０２、３０４か
ら分離されている。これらのＤＭＯＳ型セル３０２、３
０４用のＮ＋形埋込層１０４は、切れ目がなく連続して
いるが、別のＤＭＯＳ型セル３０６、３０８用のＮ＋形
埋込層１０４からは電気的に分離されている。この分離
状態は、図１ｏにおいて、埋込層１０８が、他の埋込層
１０６、１１０から分離されている状態に類似してい
る。
【００３０】本発明の製造方法の好ましい第２実施例に
おいては、Ｎ＋形シリコン基板上に、３つのエピタキシ
ャル層が施され、このＮ＋形シリコン基板の裏側に、Ｄ
ＭＯＳ型素子用の接点を設けることが可能になってい
る。このような接点を設けるのは、ＤＭＯＳ型素子の出
力端子が１個しかない場合には、有用である。次に、図
４ａ乃至図４ｅを参照する（但し、これらの図面におい
て、同一の参照符号は、対応する同一の部分を表示する
ものとする）と、先ず、図４ａは、出発材料であるシリ
コン基板、即ちウエハ１２を概略的に描く断面図であ
る。このウエハは＜１００＞方向の結晶軸を有し、ウエ
ハ１２そのものは、Ｎ形のドナー原子を不純物として高
濃度にドープされて、その抵抗率は０．０２Ω−ｃｍ未
満である。第１Ｎ形エピタキシャル層１４は、ウエハ１
２上に形成される。この第１Ｎ形エピタキシャル層１４
は、通常の公知技術、例えば、バッチ式反応炉法や、連
続式ＣＶＤ法や、有機金属化合物ＣＶＤ（ＭＯＣＶＤ）
法や、分子線エピタキシ（ＭＢＥ）法などの技術を使用
することによって、被着可能である。本発明の製造方法
の好ましい第２実施例において、第１Ｎ形エピタキシャ
ル層１４の厚さは、２０μｍであり、その抵抗率は、
２．５Ω−ｃｍであることが望ましい。
おいては、Ｎ＋形シリコン基板上に、３つのエピタキシ
ャル層が施され、このＮ＋形シリコン基板の裏側に、Ｄ
ＭＯＳ型素子用の接点を設けることが可能になってい
る。このような接点を設けるのは、ＤＭＯＳ型素子の出
力端子が１個しかない場合には、有用である。次に、図
４ａ乃至図４ｅを参照する（但し、これらの図面におい
て、同一の参照符号は、対応する同一の部分を表示する
ものとする）と、先ず、図４ａは、出発材料であるシリ
コン基板、即ちウエハ１２を概略的に描く断面図であ
る。このウエハは＜１００＞方向の結晶軸を有し、ウエ
ハ１２そのものは、Ｎ形のドナー原子を不純物として高
濃度にドープされて、その抵抗率は０．０２Ω−ｃｍ未
満である。第１Ｎ形エピタキシャル層１４は、ウエハ１
２上に形成される。この第１Ｎ形エピタキシャル層１４
は、通常の公知技術、例えば、バッチ式反応炉法や、連
続式ＣＶＤ法や、有機金属化合物ＣＶＤ（ＭＯＣＶＤ）
法や、分子線エピタキシ（ＭＢＥ）法などの技術を使用
することによって、被着可能である。本発明の製造方法
の好ましい第２実施例において、第１Ｎ形エピタキシャ
ル層１４の厚さは、２０μｍであり、その抵抗率は、
２．５Ω−ｃｍであることが望ましい。
【００３１】次いで、Ｎ形エピタキシャル層１４の露出
表面は、熱酸化され、これによって酸化物層１６が形成
される。この酸化物層１６の厚さは、約６，５００オン
グストロームである。続いて、フォトレジスト（図示せ
ず）が、酸化物層１６の表面に塗布されて、フォトレジ
スト層が形成され、更に、酸化物層１６は、写真製版の
技術によってパターン形成され、露光されて、以降、Ｎ
形埋込層（ＮＢＬ）２４と称されるところの第１埋込領
域を含むことになる領域が露出する。又は、これに代え
て、Ｅビームパターン法が使用可能である。そして、フ
ォトレジトを採用するか或いはＥビーム用フォトレジス
トを採用するかは、本発明にとっては重要でない。かく
て露出した酸化物層１６の露出部分は、フッ化水素（Ｈ
Ｆ）浴中で剥ぎ取られるか、又はその他の既知の技術を
使用して剥ぎ取られる。続いて、フォトレジスト層が、
剥ぎ取られて除去されるか、又はその他の既知の技術を
使用して除去される。Ｎ形埋込層（ＮＢＬ）２４領域へ
のイオン打込みに先立って、イオン打込み前酸化物層
が、露出領域内で、約５００オングストロームの厚さに
熱成長させられる。かくて、Ｎ形埋込層（ＮＢＬ）２４
は、６０ＫｅＶのエネルギーで、リン原子イオンの不純
物を、１平方センチメートル当り約１．０×１０１５個
の濃度となるように、イオン打込み前酸化層を介して、
打込むことで形成される。次いで、ウエハ１２は、酸素
雰囲気中において、１，２００℃の温度で、８００分の
間、加熱による不純物の拡散処理を受ける。この拡散処
理によって、Ｎ形埋込層（ＮＢＬ）２４を覆って、９，
０００オングストロームの厚さを有する酸化物層が形成
される。この拡散処理を経たＮ形埋込層（ＮＢＬ）２４
は、１平方センチメートル当り３５オームの面積抵抗率
を有し、電力用ＤＭＯＳ素子の下方で機能し、且つ、後
に生成されるＤＵＦ（Ｄｉｆｆｕｓｉｏｎ Ｕｎｄｅｒ
Ｆｉｌｍ）拡散領域（以下で説明される）と、Ｎ形シ
リコン基板１２との間における電流に対する直列抵抗の
値を最小限のものに留めるように設計される。次いで、
上記酸化物層が、写真製版の技術を使用してパターン形
成され、更に、エッチング処理されて、Ｐ形接地領域
（ＰＧＮＤ）１８と称されるところのＰ形層である第２
埋込層用の領域が露出する。このＰ形接地領域（ＰＧＮ
Ｄ）１８へのイオン打込み処理に先立って、上記の露出
した領域に、約８２５オングストロームの厚さを有する
イオン打込み前酸化物層が熱成長させられる。次いで、
上記の露出した領域に対して、６０ＫｅＶのエネルギー
で、硼素原子のイオンが、１平方センチメートル当り１
×１０１４個の濃度となるように、打込まれ、これによ
って、深さ６μｍの層が、図４ａに示されるように、形
成される。そして、深さ６μｍのこの層は、１平方セン
チメートル当り１７０オームの面積抵抗率を有する。
表面は、熱酸化され、これによって酸化物層１６が形成
される。この酸化物層１６の厚さは、約６，５００オン
グストロームである。続いて、フォトレジスト（図示せ
ず）が、酸化物層１６の表面に塗布されて、フォトレジ
スト層が形成され、更に、酸化物層１６は、写真製版の
技術によってパターン形成され、露光されて、以降、Ｎ
形埋込層（ＮＢＬ）２４と称されるところの第１埋込領
域を含むことになる領域が露出する。又は、これに代え
て、Ｅビームパターン法が使用可能である。そして、フ
ォトレジトを採用するか或いはＥビーム用フォトレジス
トを採用するかは、本発明にとっては重要でない。かく
て露出した酸化物層１６の露出部分は、フッ化水素（Ｈ
Ｆ）浴中で剥ぎ取られるか、又はその他の既知の技術を
使用して剥ぎ取られる。続いて、フォトレジスト層が、
剥ぎ取られて除去されるか、又はその他の既知の技術を
使用して除去される。Ｎ形埋込層（ＮＢＬ）２４領域へ
のイオン打込みに先立って、イオン打込み前酸化物層
が、露出領域内で、約５００オングストロームの厚さに
熱成長させられる。かくて、Ｎ形埋込層（ＮＢＬ）２４
は、６０ＫｅＶのエネルギーで、リン原子イオンの不純
物を、１平方センチメートル当り約１．０×１０１５個
の濃度となるように、イオン打込み前酸化層を介して、
打込むことで形成される。次いで、ウエハ１２は、酸素
雰囲気中において、１，２００℃の温度で、８００分の
間、加熱による不純物の拡散処理を受ける。この拡散処
理によって、Ｎ形埋込層（ＮＢＬ）２４を覆って、９，
０００オングストロームの厚さを有する酸化物層が形成
される。この拡散処理を経たＮ形埋込層（ＮＢＬ）２４
は、１平方センチメートル当り３５オームの面積抵抗率
を有し、電力用ＤＭＯＳ素子の下方で機能し、且つ、後
に生成されるＤＵＦ（Ｄｉｆｆｕｓｉｏｎ Ｕｎｄｅｒ
Ｆｉｌｍ）拡散領域（以下で説明される）と、Ｎ形シ
リコン基板１２との間における電流に対する直列抵抗の
値を最小限のものに留めるように設計される。次いで、
上記酸化物層が、写真製版の技術を使用してパターン形
成され、更に、エッチング処理されて、Ｐ形接地領域
（ＰＧＮＤ）１８と称されるところのＰ形層である第２
埋込層用の領域が露出する。このＰ形接地領域（ＰＧＮ
Ｄ）１８へのイオン打込み処理に先立って、上記の露出
した領域に、約８２５オングストロームの厚さを有する
イオン打込み前酸化物層が熱成長させられる。次いで、
上記の露出した領域に対して、６０ＫｅＶのエネルギー
で、硼素原子のイオンが、１平方センチメートル当り１
×１０１４個の濃度となるように、打込まれ、これによ
って、深さ６μｍの層が、図４ａに示されるように、形
成される。そして、深さ６μｍのこの層は、１平方セン
チメートル当り１７０オームの面積抵抗率を有する。
【００３２】Ｐ形接地領域（ＰＧＮＤ）１８とＮ形埋込
層２４が形成された後、これらの上に重なっている酸化
物層が除去されて、第１エピタキシャル層１４上に、Ｐ
形の第２エピタキシャル層２０が成長させられる。本発
明の製造方法の好ましい第２実施例において、この第２
エピタキシャル層２０は、制御回路の接地面として作用
する。そして、第２エピタキシャル層２０は、本発明の
製造方法の既述の第１実施例におけるＰ形シリコン基板
１０２に対応している。
層２４が形成された後、これらの上に重なっている酸化
物層が除去されて、第１エピタキシャル層１４上に、Ｐ
形の第２エピタキシャル層２０が成長させられる。本発
明の製造方法の好ましい第２実施例において、この第２
エピタキシャル層２０は、制御回路の接地面として作用
する。そして、第２エピタキシャル層２０は、本発明の
製造方法の既述の第１実施例におけるＰ形シリコン基板
１０２に対応している。
【００３３】次いで、ウエハの表面が酸化されて、６，
５００オングストロームの厚さを有する酸化物層２２
が、Ｐ形の第２エピタキシャル層２０上に形成される。
続いて、この酸化物層２２の表面に、フォトレジスト
（図示せず）が塗布されて、写真製版の技術を使用して
パターン形成され、次いで露光され、これによって、上
述のＮ形のＤＵＦ（Ｄｉｆｆｕｓｉｏｎ Ｕｎｄｅｒ
Ｆｉｌｍ）拡散領域４８がウエハ上に露出して形成され
る箇所に、露出領域２６が形成される。このＤＵＦ拡散
領域４８は、先ず、アンチモン原子のイオンを、６０Ｋ
ｅＶのエネルギーで、１平方センチメートル当り２．１
×１０１５個の濃度になるように不純物として打込み、
これに引き続いて、このようにして打込まれた不純物で
あるアンチモン原子を、１０％酸素濃度の雰囲気中にお
いて、１，２５０℃の温度で、３５時間の間、拡散させ
ることによって、製作される。かくて製作されたＤＵＦ
拡散領域４８は、１平方センチメートル当り２５オーム
の面積抵抗率を有し、厚さ１０，０００オングストロー
ムの酸化物層３４を図４ｂに示されるように保有する。
後続の処理によって、ＤＵＦ拡散領域４８の面積抵抗率
は、１平方センチメートル当り１２オームにまで低下さ
せられる。このＤＵＦ拡散領域４８を含む素子の幾つか
の例としては、Ｎ形埋込層（ＮＢＬ）２４に当接するＤ
ＭＯＳ型の垂直の裏側ドレイン出力素子や、ＮＰＮ型ト
ランジスタのコレクタ接点や、バイポーラの二重拡散低
電圧ＮＰＮ型トランジスタや、バイポーラの高電圧横方
向ＰＮＰ型トランジスタや、ＰＭＯＳ型トランジスタな
どがある。ＤＵＦ拡散領域４８は、制御回路の一部分で
使用されて、表面タンク（ｓｕｒｆａｃｅ ｔａｎｋ）
内の横方向の抵抗値を減少させたり、或いは、下地層の
エピタキシャル層への表面素子のつき抜け現象を阻止し
たりする。
５００オングストロームの厚さを有する酸化物層２２
が、Ｐ形の第２エピタキシャル層２０上に形成される。
続いて、この酸化物層２２の表面に、フォトレジスト
（図示せず）が塗布されて、写真製版の技術を使用して
パターン形成され、次いで露光され、これによって、上
述のＮ形のＤＵＦ（Ｄｉｆｆｕｓｉｏｎ Ｕｎｄｅｒ
Ｆｉｌｍ）拡散領域４８がウエハ上に露出して形成され
る箇所に、露出領域２６が形成される。このＤＵＦ拡散
領域４８は、先ず、アンチモン原子のイオンを、６０Ｋ
ｅＶのエネルギーで、１平方センチメートル当り２．１
×１０１５個の濃度になるように不純物として打込み、
これに引き続いて、このようにして打込まれた不純物で
あるアンチモン原子を、１０％酸素濃度の雰囲気中にお
いて、１，２５０℃の温度で、３５時間の間、拡散させ
ることによって、製作される。かくて製作されたＤＵＦ
拡散領域４８は、１平方センチメートル当り２５オーム
の面積抵抗率を有し、厚さ１０，０００オングストロー
ムの酸化物層３４を図４ｂに示されるように保有する。
後続の処理によって、ＤＵＦ拡散領域４８の面積抵抗率
は、１平方センチメートル当り１２オームにまで低下さ
せられる。このＤＵＦ拡散領域４８を含む素子の幾つか
の例としては、Ｎ形埋込層（ＮＢＬ）２４に当接するＤ
ＭＯＳ型の垂直の裏側ドレイン出力素子や、ＮＰＮ型ト
ランジスタのコレクタ接点や、バイポーラの二重拡散低
電圧ＮＰＮ型トランジスタや、バイポーラの高電圧横方
向ＰＮＰ型トランジスタや、ＰＭＯＳ型トランジスタな
どがある。ＤＵＦ拡散領域４８は、制御回路の一部分で
使用されて、表面タンク（ｓｕｒｆａｃｅ ｔａｎｋ）
内の横方向の抵抗値を減少させたり、或いは、下地層の
エピタキシャル層への表面素子のつき抜け現象を阻止し
たりする。
【００３４】次いで、酸化物層が、再びパターン形成
（図示せず）され、更に、露光されて、開口部４６が形
成されるが、ここには、以降、ＰＢＬと称されるところ
のＰ形埋込層４２が、Ｐ形エピタキシャル層２０内に形
成される。Ｐ形埋込層（ＰＢＬ）４２は、ウエハの表面
に形成された８２５オングストロームの厚さを有するイ
オン打込み前酸化物層を介して、５０ＫｅＶのエネルギ
ーで、硼素原子４０のイオンを、１平方センチメートル
当り５．０×１０１４個の濃度になるように、不純物と
して打込むことで形成される。上述の硼素原子４０のイ
オン打込みが行われた後、先ず最初に、窒素雰囲気中に
おいて、１，２００℃の温度で、２００分の間、打込ま
れた硼素原子４０の拡散処理が行われ、その後、水蒸気
雰囲気中において、９５０℃の温度で、１０５分の間、
酸化処理が行われる。これらの一連の処理の結果、Ｐ形
埋込層（ＰＢＬ）４２の面積抵抗率は、１平方センチメ
ートル当り１６０オームになり、Ｐ形埋込層（ＰＢＬ）
４２の酸化物層４４の厚さは、４，１００オングストロ
ームになる。ウエハの全ての処理が完了した時点におい
て、Ｐ形埋込層（ＰＢＬ）４２の面積抵抗率は、１平方
センチメートル当り１３０オームまで減少する。以上
は、図４ｃに示されている。
（図示せず）され、更に、露光されて、開口部４６が形
成されるが、ここには、以降、ＰＢＬと称されるところ
のＰ形埋込層４２が、Ｐ形エピタキシャル層２０内に形
成される。Ｐ形埋込層（ＰＢＬ）４２は、ウエハの表面
に形成された８２５オングストロームの厚さを有するイ
オン打込み前酸化物層を介して、５０ＫｅＶのエネルギ
ーで、硼素原子４０のイオンを、１平方センチメートル
当り５．０×１０１４個の濃度になるように、不純物と
して打込むことで形成される。上述の硼素原子４０のイ
オン打込みが行われた後、先ず最初に、窒素雰囲気中に
おいて、１，２００℃の温度で、２００分の間、打込ま
れた硼素原子４０の拡散処理が行われ、その後、水蒸気
雰囲気中において、９５０℃の温度で、１０５分の間、
酸化処理が行われる。これらの一連の処理の結果、Ｐ形
埋込層（ＰＢＬ）４２の面積抵抗率は、１平方センチメ
ートル当り１６０オームになり、Ｐ形埋込層（ＰＢＬ）
４２の酸化物層４４の厚さは、４，１００オングストロ
ームになる。ウエハの全ての処理が完了した時点におい
て、Ｐ形埋込層（ＰＢＬ）４２の面積抵抗率は、１平方
センチメートル当り１３０オームまで減少する。以上
は、図４ｃに示されている。
【００３５】次いで、フォトレジストと酸化物層が除去
されて、Ｎ形の第３エピタキシャル層５２が、Ｐ形の第
２エピタキシャル層２０上に成長させられる。本発明の
教示するところによれば、この第３エピタキシャル層５
２は、ＤＭＯＳ型ドレイン領域や、ＰＭＯＳ型バックゲ
ート領域や、ＮＰＮ型コレクタ領域や、横方向のＰＮＰ
型ベース領域や、更に可能性のあるものとして、高い抵
抗値を有する抵抗領域などの種々の異なる機能領域とし
て使用可能である。従って、第３エピタキシャル層５２
の層の厚さや抵抗率は、ＤＭＯＳ型素子や、ＮＰＮ型素
子や、垂直方向乃至横方向のＰＮＰ型素子や、表面論理
素子などの各素子に対して、充分な大きさの降伏電圧値
を確保できるように選定されなければならない。本発明
の製造方法の好ましい第２実施例では、上述の各素子の
種々の用途に好適な第３エピタキシャル層５２の層の厚
さは、１２μｍであり、公称抵抗率の大きさは、１．２
Ω−ｃｍである。
されて、Ｎ形の第３エピタキシャル層５２が、Ｐ形の第
２エピタキシャル層２０上に成長させられる。本発明の
教示するところによれば、この第３エピタキシャル層５
２は、ＤＭＯＳ型ドレイン領域や、ＰＭＯＳ型バックゲ
ート領域や、ＮＰＮ型コレクタ領域や、横方向のＰＮＰ
型ベース領域や、更に可能性のあるものとして、高い抵
抗値を有する抵抗領域などの種々の異なる機能領域とし
て使用可能である。従って、第３エピタキシャル層５２
の層の厚さや抵抗率は、ＤＭＯＳ型素子や、ＮＰＮ型素
子や、垂直方向乃至横方向のＰＮＰ型素子や、表面論理
素子などの各素子に対して、充分な大きさの降伏電圧値
を確保できるように選定されなければならない。本発明
の製造方法の好ましい第２実施例では、上述の各素子の
種々の用途に好適な第３エピタキシャル層５２の層の厚
さは、１２μｍであり、公称抵抗率の大きさは、１．２
Ω−ｃｍである。
【００３６】一旦、Ｐ形エピタキシャル層５２が成長し
た後は、本発明の製造方法の好ましい第１実施例におけ
る処理と同じ処理が、後続して実施されよう。但し、例
外として、この場合、ＤＭＯＳ型素子は、上面側接点を
必要としない。このことは、図４ｄに示される通りであ
り、エピタキシャル層５２と共に示されているＰ＋形分
離区域５４が、図１ｂに示されている分離区域１３０の
形成工程に対応する形成工程を経て形成される。従っ
て、Ｐ形の第２エピタキシャル層２０は、基板１０２に
対応し、Ｎ形の第３エピタキシャル層５２はＮ形のエピ
タキシャル層１２０に対応し、ＤＵＦ拡散領域４８は、
Ｎ形埋込層１０６、１０８、１１０に対応し、Ｐ形埋込
層（ＰＢＬ）４２は、分離区域５４を除けば、Ｐ形埋込
層１１２に対応し、そして、Ｎ形埋込層（ＮＢＬ）２４
とＤＵＦ拡散領域４８と基板１２とを加えた構造は、Ｎ
形埋込層１０４とＮ形深区域、即ち接点区域１３２とを
加えた構造に対応する。図５は、ＮＭＯＳ型と、ＰＭＯ
Ｓ型と、ＤＭＯＳ型の各素子のウエハを示す断面図であ
り、図示の通り、上記ＤＭＯＳ型の素子は、２つのセル
と裏側ドレインとをＤＵＦ拡散層（ＤＵＦ）とＮ形埋込
層（ＮＢＬ）とを介して、基板に接触させている。
た後は、本発明の製造方法の好ましい第１実施例におけ
る処理と同じ処理が、後続して実施されよう。但し、例
外として、この場合、ＤＭＯＳ型素子は、上面側接点を
必要としない。このことは、図４ｄに示される通りであ
り、エピタキシャル層５２と共に示されているＰ＋形分
離区域５４が、図１ｂに示されている分離区域１３０の
形成工程に対応する形成工程を経て形成される。従っ
て、Ｐ形の第２エピタキシャル層２０は、基板１０２に
対応し、Ｎ形の第３エピタキシャル層５２はＮ形のエピ
タキシャル層１２０に対応し、ＤＵＦ拡散領域４８は、
Ｎ形埋込層１０６、１０８、１１０に対応し、Ｐ形埋込
層（ＰＢＬ）４２は、分離区域５４を除けば、Ｐ形埋込
層１１２に対応し、そして、Ｎ形埋込層（ＮＢＬ）２４
とＤＵＦ拡散領域４８と基板１２とを加えた構造は、Ｎ
形埋込層１０４とＮ形深区域、即ち接点区域１３２とを
加えた構造に対応する。図５は、ＮＭＯＳ型と、ＰＭＯ
Ｓ型と、ＤＭＯＳ型の各素子のウエハを示す断面図であ
り、図示の通り、上記ＤＭＯＳ型の素子は、２つのセル
と裏側ドレインとをＤＵＦ拡散層（ＤＵＦ）とＮ形埋込
層（ＮＢＬ）とを介して、基板に接触させている。
【００３７】本発明の製造方法の好ましい第３実施例に
あっては、本発明の上記第１又は上記第２実施例におけ
る電力用ＤＭＯＳ型素子が、安全作動領域（ＳＯＡ）の
点で更に改良されるが、更なる改良は、追加的なツエナ
ーダイオードをＤＭＯＳ型構造中に組み込むことによっ
て達成される。本発明の製造方法の好ましい第１実施例
でセルフアラインされるＰ＋＋形領域１６４とＰ形ウエ
ル１５８の構造は、Ｐ＋＋形領域１６４とＮ形エピタキ
シャル層１０２とが電子雪崩状態にある間、Ｐ＋＋形領
域１６４中で、高電圧の過渡的なエネルギーを消費す
る。しかしながら、本発明の製造方法の好ましい第３実
施例では、図６に示されるように、ＤＭＯＳ型セル配列
４１１に隣接して追加的なＰ＋＋／Ｎ形ツエナーダイオ
ード４７４／４０２が組込まれ、そしてこのツエナーダ
イオード４７４／４０２は、Ｐ＋＋／Ｎ形ダイオード４
６４／４０２の降状電圧よりもやや低い降伏電圧を有す
るので、降伏電流は、先ず初めにＰ＋＋形領域４７４を
通過し、これによってＤＭＯＳ型構造への損傷が回避さ
れる。接合型ダイオードの降伏電圧に関しては、接合面
の曲率が増加するにつれて、電界の強度も増加すること
から、この曲率によって左右されるが、ここでは、ダイ
オード４６４／４０２の降伏電圧が、タイオード４７４
／４０２のそれと同一値のものとして現れる。その理由
は、２つのＰ＋＋形領域４６４、４７４が共に同じ処理
工程を経て形成されたものであるからである。しかしな
がら、Ｄウエル４５８は、Ｐ＋＋形領域４６４の湾曲し
た境界部分のほとんど全域を覆っていて、ここでの電界
強度を低下させる。従って、ここでは、Ｐ＋＋形領域４
６４とエピタキシャル層４０２の降伏電圧が、Ｐ＋＋形
領域４７４とエピタキシャル層４０２の降伏電圧よりも
高い。典型的な例としては、Ｐ＋＋形領域４７４とエピ
タキシャル層４０２の降状電圧が５７ボルトであるのに
対して、Ｐ＋＋形領域４６４とエピタキシャル層４０２
の降伏電圧は、７５ボルトである。
あっては、本発明の上記第１又は上記第２実施例におけ
る電力用ＤＭＯＳ型素子が、安全作動領域（ＳＯＡ）の
点で更に改良されるが、更なる改良は、追加的なツエナ
ーダイオードをＤＭＯＳ型構造中に組み込むことによっ
て達成される。本発明の製造方法の好ましい第１実施例
でセルフアラインされるＰ＋＋形領域１６４とＰ形ウエ
ル１５８の構造は、Ｐ＋＋形領域１６４とＮ形エピタキ
シャル層１０２とが電子雪崩状態にある間、Ｐ＋＋形領
域１６４中で、高電圧の過渡的なエネルギーを消費す
る。しかしながら、本発明の製造方法の好ましい第３実
施例では、図６に示されるように、ＤＭＯＳ型セル配列
４１１に隣接して追加的なＰ＋＋／Ｎ形ツエナーダイオ
ード４７４／４０２が組込まれ、そしてこのツエナーダ
イオード４７４／４０２は、Ｐ＋＋／Ｎ形ダイオード４
６４／４０２の降状電圧よりもやや低い降伏電圧を有す
るので、降伏電流は、先ず初めにＰ＋＋形領域４７４を
通過し、これによってＤＭＯＳ型構造への損傷が回避さ
れる。接合型ダイオードの降伏電圧に関しては、接合面
の曲率が増加するにつれて、電界の強度も増加すること
から、この曲率によって左右されるが、ここでは、ダイ
オード４６４／４０２の降伏電圧が、タイオード４７４
／４０２のそれと同一値のものとして現れる。その理由
は、２つのＰ＋＋形領域４６４、４７４が共に同じ処理
工程を経て形成されたものであるからである。しかしな
がら、Ｄウエル４５８は、Ｐ＋＋形領域４６４の湾曲し
た境界部分のほとんど全域を覆っていて、ここでの電界
強度を低下させる。従って、ここでは、Ｐ＋＋形領域４
６４とエピタキシャル層４０２の降伏電圧が、Ｐ＋＋形
領域４７４とエピタキシャル層４０２の降伏電圧よりも
高い。典型的な例としては、Ｐ＋＋形領域４７４とエピ
タキシャル層４０２の降状電圧が５７ボルトであるのに
対して、Ｐ＋＋形領域４６４とエピタキシャル層４０２
の降伏電圧は、７５ボルトである。
【００３８】図６には、ソースメタル４９４と、ゲート
メタル４９６と、ダイオードメタル４９８と、更には、
フィールド酸化物層４４０と、ゲート酸化物層４４２
と、Ｄウエル４５８と、ソース４１４と、Ｐ‐形基板４
０１も示されている。
メタル４９６と、ダイオードメタル４９８と、更には、
フィールド酸化物層４４０と、ゲート酸化物層４４２
と、Ｄウエル４５８と、ソース４１４と、Ｐ‐形基板４
０１も示されている。
【００３９】本発明の製造方法の好ましい第３実施例に
おいて付加的に採用されるＤＭＯＳ型領域中のソース・
ゲート（ｓｏｕｒｃｅ−ｔｏ−ｇａｔｅ）ダイオード
は、ベース領域へのイオン打込み（本発明の製造方法の
好ましい第１実施例の工程（Ｋ）を参照されたし）に際
して、Ｐ＋＋形領域４７４のための開口部の廻りのゲー
トポリシリコン層４５０に対して、不純物をドープする
ことによって形成され、その際に、互いに同心状のＰ＋
形リング領域４７３、４８３が形成されると共に、互い
に同心状のＰ＋形領域４７５、４８５も形成される。即
ち、ベース領域へのイオン打込みに際して使用されるイ
オン打込み用フォトレジストマスクが形成された後、ポ
リシリコン層上の露出した窒化物層は、プラズマエッチ
ング処理によって除去され、次いで、ベース領域に不純
物原子のイオンが打込まれ、更に、このようにして打込
まれた不純物原子が、拡散される。その後、ポリシリコ
ン層上に残留した窒化物層が、リン酸によって除去され
て、ベース領域のポリシリコン層の表面が露出する。次
いで、このように表面が露出したベース領域に対して、
不純物原子がドープされ、これに引き続いて、エミッタ
領域における不純物原子の拡散処理（本発明の製造方法
の好ましい第１実施例の工程（１）を参照されたし）が
行われる。Ｐ＋形ポリシリコン層上に成長したベース領
域の拡散酸化物層は、エミッタにドープされた不純物原
子による汚染からＰ＋形ポリシリコン層を保護する。ポ
リシリコン層に積層されたダイオードの個数は、１個に
減少させることもできるし、反対に、３個またはそれ以
上の個数に増加させることもできる。
おいて付加的に採用されるＤＭＯＳ型領域中のソース・
ゲート（ｓｏｕｒｃｅ−ｔｏ−ｇａｔｅ）ダイオード
は、ベース領域へのイオン打込み（本発明の製造方法の
好ましい第１実施例の工程（Ｋ）を参照されたし）に際
して、Ｐ＋＋形領域４７４のための開口部の廻りのゲー
トポリシリコン層４５０に対して、不純物をドープする
ことによって形成され、その際に、互いに同心状のＰ＋
形リング領域４７３、４８３が形成されると共に、互い
に同心状のＰ＋形領域４７５、４８５も形成される。即
ち、ベース領域へのイオン打込みに際して使用されるイ
オン打込み用フォトレジストマスクが形成された後、ポ
リシリコン層上の露出した窒化物層は、プラズマエッチ
ング処理によって除去され、次いで、ベース領域に不純
物原子のイオンが打込まれ、更に、このようにして打込
まれた不純物原子が、拡散される。その後、ポリシリコ
ン層上に残留した窒化物層が、リン酸によって除去され
て、ベース領域のポリシリコン層の表面が露出する。次
いで、このように表面が露出したベース領域に対して、
不純物原子がドープされ、これに引き続いて、エミッタ
領域における不純物原子の拡散処理（本発明の製造方法
の好ましい第１実施例の工程（１）を参照されたし）が
行われる。Ｐ＋形ポリシリコン層上に成長したベース領
域の拡散酸化物層は、エミッタにドープされた不純物原
子による汚染からＰ＋形ポリシリコン層を保護する。ポ
リシリコン層に積層されたダイオードの個数は、１個に
減少させることもできるし、反対に、３個またはそれ以
上の個数に増加させることもできる。
【００４０】Ｐ＋＋形領域４７４の組込みによって、電
圧の過渡状態時に、電力用ＤＭＯＳ型素子（即ち、Ｄウ
エル４５８上のゲート４５０）の導電状態が引起こされ
るようになるので、シリコン領域の全域が、過渡時のエ
ネルギー消費に関与する。特に、ドレイン４０４の電圧
が高くなると、Ｐ＋＋形領域４７４に向けて電子雪崩現
象が生じ、これによってＤＭＯＳ型ゲート４５０が、導
通状態になる。更に、ＤＭＯＳ型ゲート４５０のコンダ
クタンスが過渡時のエネルギーを放出するのに不十分で
あることに起因して、過渡時の、ドレイン４０４電圧が
高くなった場合には、Ｐ＋＋形領域４６４に向けての電
子雪崩現象も生じる。このようにして、Ｐ＋＋形領域４
６４とＤＭＯＳ型チャンネルの双方が、過渡時のエネル
ギー消費に関与する。ポリシリコンダイオード４７３／
４６０、同４８３／４５０は共に、通常の駆動状態にお
いて、ゲート駆動電圧が印加された際に、ドレイン・ゲ
ート間が、順方向にバイアスされるのを防止する。ＤＭ
ＯＳ型ゲート４５０とソース領域４１４の間でゲート酸
化物層４４２の破壊が引起こされるほどの高電圧値まで
ゲート電圧が上昇するのを防止する目的で、ゲートとソ
ース間のポリシリコン層に、１個又はそれ以上の個数の
ツエナーダイオード４５０／４８５、同４６２／４７５
が、追加的に組込まれていてもよい。図７は、本発明の
製造方法の好ましい第３実施例におけるＤＭＯＳ型領域
中の種々のダイオードを示す。ここで留意すべきは、保
護ツエナーダイオードも、シリコン基板１０２中に製作
可能であるということである。
圧の過渡状態時に、電力用ＤＭＯＳ型素子（即ち、Ｄウ
エル４５８上のゲート４５０）の導電状態が引起こされ
るようになるので、シリコン領域の全域が、過渡時のエ
ネルギー消費に関与する。特に、ドレイン４０４の電圧
が高くなると、Ｐ＋＋形領域４７４に向けて電子雪崩現
象が生じ、これによってＤＭＯＳ型ゲート４５０が、導
通状態になる。更に、ＤＭＯＳ型ゲート４５０のコンダ
クタンスが過渡時のエネルギーを放出するのに不十分で
あることに起因して、過渡時の、ドレイン４０４電圧が
高くなった場合には、Ｐ＋＋形領域４６４に向けての電
子雪崩現象も生じる。このようにして、Ｐ＋＋形領域４
６４とＤＭＯＳ型チャンネルの双方が、過渡時のエネル
ギー消費に関与する。ポリシリコンダイオード４７３／
４６０、同４８３／４５０は共に、通常の駆動状態にお
いて、ゲート駆動電圧が印加された際に、ドレイン・ゲ
ート間が、順方向にバイアスされるのを防止する。ＤＭ
ＯＳ型ゲート４５０とソース領域４１４の間でゲート酸
化物層４４２の破壊が引起こされるほどの高電圧値まで
ゲート電圧が上昇するのを防止する目的で、ゲートとソ
ース間のポリシリコン層に、１個又はそれ以上の個数の
ツエナーダイオード４５０／４８５、同４６２／４７５
が、追加的に組込まれていてもよい。図７は、本発明の
製造方法の好ましい第３実施例におけるＤＭＯＳ型領域
中の種々のダイオードを示す。ここで留意すべきは、保
護ツエナーダイオードも、シリコン基板１０２中に製作
可能であるということである。
【００４１】図８に示される本発明の製造方法の好まし
い第４実施例におけるウエハは、本発明の製造方法の好
ましい第３実施例におけるウエハを改変したものであ
り、Ｐ＋＋形領域４７４が、Ｄウエル５７４とＰ＋形接
点５７５で置き換えられているが、この場合、過渡時の
エネルギーを消費するのに、Ｎ形エピタキシャル層４０
２の横方向ダイオードとＤウエル５７４間の降伏現象が
利用される。この横方向ダイードの降伏電圧の値は、Ｄ
ウエル５７４とＮ形深領域４３２間の間隔「１」（図
８）を変えることによって調節される。このことによっ
て、上記横方向ダイオードの降伏電圧値が、Ｄウエル４
５８とＰ＋形エピタキシャル層４０２の降伏電圧値以下
の値に設定可能になる。
い第４実施例におけるウエハは、本発明の製造方法の好
ましい第３実施例におけるウエハを改変したものであ
り、Ｐ＋＋形領域４７４が、Ｄウエル５７４とＰ＋形接
点５７５で置き換えられているが、この場合、過渡時の
エネルギーを消費するのに、Ｎ形エピタキシャル層４０
２の横方向ダイオードとＤウエル５７４間の降伏現象が
利用される。この横方向ダイードの降伏電圧の値は、Ｄ
ウエル５７４とＮ形深領域４３２間の間隔「１」（図
８）を変えることによって調節される。このことによっ
て、上記横方向ダイオードの降伏電圧値が、Ｄウエル４
５８とＰ＋形エピタキシャル層４０２の降伏電圧値以下
の値に設定可能になる。
【００４２】図６及び図９に示される本発明の製造方法
の第５実施例におけるウエハは、電力用ＤＭＯＳ素子の
安全作動領域（ＳＯＡ）性能の点で改善されている。こ
の改善では、Ｎ＋形埋込層（即ち、図６に示されるドレ
イン（ＤＵＦ）４０４と、図１ｏに示されるＮ形埋込層
１０４）と、Ｐ形基板（即ち、図６に示されるＰ形基板
４０１と、図１ｏに示されるＰ形基板１０２）とによっ
て構成されるダイオード（４０４又は１０４と４０１又
は１０２）が使用される。このダイオード（４０４又は
１０４と４０１又は１０２）は、ダイオード（４７４又
は１６４と４０２又は１２０）の電子雪崩降伏電圧と同
様の電圧を維持して、バルクプレーナ接合面（ｂｕｌｋ
ｐｌａｎａｒ ｊｕｎｃｔｉｏｎ）において生じる電
子雪崩降伏現象に対しても最適化される。上記ダイオー
ド（４７４又は１６４と４０２又は１２０）は、Ｐ＋＋
形領域（即ち、図６に示されるＰ＋＋形領域４７４と、
図１ｏに示されるＰ＋＋形領域１６４）と、Ｎ形エピタ
キシャル層（即ち、図６に示されるＮ形エピタキシャル
層４０２と、図１ｏに示されるＮ形エピタキシャル層１
２０）とによって構成される。このようにして、「Ｎ形
埋込層と基板とによって構成される」ダイオード全体
が、過渡時の高電圧の全エネルギーを消費することに関
与している。基板は、望ましくは、リードフレームを介
して、素子の裏側経由で接地され、これによって、ドレ
インと接地間の直列抵抗値が、最小限の値に抑えられ
る。本発明の製造方法の第５実施例では、基板の抵抗率
値の逓減が図られ、これによって、上述の「Ｎ形埋込層
と基板とによって構成される」ダイオードの電子雪崩降
伏電圧が設定される。Ｎ形埋込層の廻りでは、既知の保
護リング（ｇｕａｒｄ ｒｉｎｇ）技術を採用すること
によって、Ｎ形埋込層の曲率半径に起因する降伏現象が
回避される。
の第５実施例におけるウエハは、電力用ＤＭＯＳ素子の
安全作動領域（ＳＯＡ）性能の点で改善されている。こ
の改善では、Ｎ＋形埋込層（即ち、図６に示されるドレ
イン（ＤＵＦ）４０４と、図１ｏに示されるＮ形埋込層
１０４）と、Ｐ形基板（即ち、図６に示されるＰ形基板
４０１と、図１ｏに示されるＰ形基板１０２）とによっ
て構成されるダイオード（４０４又は１０４と４０１又
は１０２）が使用される。このダイオード（４０４又は
１０４と４０１又は１０２）は、ダイオード（４７４又
は１６４と４０２又は１２０）の電子雪崩降伏電圧と同
様の電圧を維持して、バルクプレーナ接合面（ｂｕｌｋ
ｐｌａｎａｒ ｊｕｎｃｔｉｏｎ）において生じる電
子雪崩降伏現象に対しても最適化される。上記ダイオー
ド（４７４又は１６４と４０２又は１２０）は、Ｐ＋＋
形領域（即ち、図６に示されるＰ＋＋形領域４７４と、
図１ｏに示されるＰ＋＋形領域１６４）と、Ｎ形エピタ
キシャル層（即ち、図６に示されるＮ形エピタキシャル
層４０２と、図１ｏに示されるＮ形エピタキシャル層１
２０）とによって構成される。このようにして、「Ｎ形
埋込層と基板とによって構成される」ダイオード全体
が、過渡時の高電圧の全エネルギーを消費することに関
与している。基板は、望ましくは、リードフレームを介
して、素子の裏側経由で接地され、これによって、ドレ
インと接地間の直列抵抗値が、最小限の値に抑えられ
る。本発明の製造方法の第５実施例では、基板の抵抗率
値の逓減が図られ、これによって、上述の「Ｎ形埋込層
と基板とによって構成される」ダイオードの電子雪崩降
伏電圧が設定される。Ｎ形埋込層の廻りでは、既知の保
護リング（ｇｕａｒｄ ｒｉｎｇ）技術を採用すること
によって、Ｎ形埋込層の曲率半径に起因する降伏現象が
回避される。
【００４３】＜本発明の利点＞以上の説明から明らかな
ように、ここに開示された本発明の製造方法に含まれる
既述の処理工程を経て製作される新規構成の、バイポー
ラ型及びＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅ
ｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型
の電界効果トランジスタ集積回路は、同一の基板上で、
１個又はそれ以上の個数の電力用ＤＭＯＳ型素子と組合
わせられる。本発明は、単一の製造ラインの流れに沿っ
た処理工程において、このような各種のトランジスタの
特性を最適化するものである。本発明の製造方法である
マルチエピタキシャル法によって、従来の製造法や既知
の構造を越えた顕著な技術上の利点を有する素子が製造
される。例えば、電界効果トランジスタを形成するため
の本発明の方法においては、バイポーラ型アナログ／デ
ジタル構造が、上記電界効果トランジスタの製作に際し
て、同時的処理で、何らの差し障りもなしに、製作可能
である。
ように、ここに開示された本発明の製造方法に含まれる
既述の処理工程を経て製作される新規構成の、バイポー
ラ型及びＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅ
ｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型
の電界効果トランジスタ集積回路は、同一の基板上で、
１個又はそれ以上の個数の電力用ＤＭＯＳ型素子と組合
わせられる。本発明は、単一の製造ラインの流れに沿っ
た処理工程において、このような各種のトランジスタの
特性を最適化するものである。本発明の製造方法である
マルチエピタキシャル法によって、従来の製造法や既知
の構造を越えた顕著な技術上の利点を有する素子が製造
される。例えば、電界効果トランジスタを形成するため
の本発明の方法においては、バイポーラ型アナログ／デ
ジタル構造が、上記電界効果トランジスタの製作に際し
て、同時的処理で、何らの差し障りもなしに、製作可能
である。
【００４４】本発明の製造方法によって製造される集積
回路は、電力用途向けのＤＭＯＳ型電力用トランジスタ
と、論理用途向けのＣＭＯＳ素子とを併有する。本発明
によって形成される上記ＤＭＯＳ型電力用トランジスタ
の構造は、頑丈であり、且つ、セルフアラインされたＰ
＋＋型拡散領域、場合によっては、集積化されたツエナ
ーダイオードを有することに起因して、従来のＤＭＯＳ
型素子の電力取扱い能力よりも大きな電力取扱い能力を
享有している。
回路は、電力用途向けのＤＭＯＳ型電力用トランジスタ
と、論理用途向けのＣＭＯＳ素子とを併有する。本発明
によって形成される上記ＤＭＯＳ型電力用トランジスタ
の構造は、頑丈であり、且つ、セルフアラインされたＰ
＋＋型拡散領域、場合によっては、集積化されたツエナ
ーダイオードを有することに起因して、従来のＤＭＯＳ
型素子の電力取扱い能力よりも大きな電力取扱い能力を
享有している。
【００４５】本発明のその他の技術上の利点は、本発明
の製造方法が、ＴＴＬや、ＩＩＬなどのようなあらゆる
種類の論理要素の形成と両立し得るということである。
の製造方法が、ＴＴＬや、ＩＩＬなどのようなあらゆる
種類の論理要素の形成と両立し得るということである。
【００４６】本発明の製造方法の他のもう一つの利点
は、本発明に由来する全体的な利点を損なうことなく、
所望の素子を幾つでも、本発明の製造方法を実施する製
造ラインの流れの中で追加して製作したり、又は逆に、
この製造ラインの流れの中で製作するのを止めたりする
ことが可能であるということである。本発明のこの利点
によって、特定の最終需要家からの特注に応じたカスタ
ム設計や特定用途向けの集積回路を大量生産のための製
造ラインの流れの中で製作することが可能になる。
は、本発明に由来する全体的な利点を損なうことなく、
所望の素子を幾つでも、本発明の製造方法を実施する製
造ラインの流れの中で追加して製作したり、又は逆に、
この製造ラインの流れの中で製作するのを止めたりする
ことが可能であるということである。本発明のこの利点
によって、特定の最終需要家からの特注に応じたカスタ
ム設計や特定用途向けの集積回路を大量生産のための製
造ラインの流れの中で製作することが可能になる。
【００４７】本発明の集積回路が、期待され且つ意図さ
れるところの用途としては、自動車用電子機器や、コン
ピュータの周辺機器や、大電流モータ制御機器などの応
用機器があり、これらの応用機器において、本発明の集
積回路素子は、作動的に相互接続されて、必要な機能や
上記応用機器の各機能を提供することができる電子回路
装置を構成する。本発明の製造方法の処理工程の一連の
流れは、融通性に富んでいるので、既知の集積回路技術
による製造方法に由来する諸問題に煩わされることな
く、各種の素子を、大電力用素子又は小電力用素子とは
別個に、あるいはこれらと一体的に製造可能にするもの
であるが、この場合、上記各種の素子としては、例え
ば、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
や、バイポーラ型ＭＯＳ素子（ＢｉＭＯＳ）や、バイポ
ーラ型ＣＭＯＳ素子（ＢｉＣＭＯＳ）や、バイポーラ型
素子等が挙げられる。
れるところの用途としては、自動車用電子機器や、コン
ピュータの周辺機器や、大電流モータ制御機器などの応
用機器があり、これらの応用機器において、本発明の集
積回路素子は、作動的に相互接続されて、必要な機能や
上記応用機器の各機能を提供することができる電子回路
装置を構成する。本発明の製造方法の処理工程の一連の
流れは、融通性に富んでいるので、既知の集積回路技術
による製造方法に由来する諸問題に煩わされることな
く、各種の素子を、大電力用素子又は小電力用素子とは
別個に、あるいはこれらと一体的に製造可能にするもの
であるが、この場合、上記各種の素子としては、例え
ば、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
や、バイポーラ型ＭＯＳ素子（ＢｉＭＯＳ）や、バイポ
ーラ型ＣＭＯＳ素子（ＢｉＣＭＯＳ）や、バイポーラ型
素子等が挙げられる。
【００４８】＜その他の開示事項＞ １．（ａ）ドリフト領域とドレイン領域とを形成する第
１ドーピング型の半導体材料層と、（ｂ）該半導体材料
層中に存在し、第１ドーピング型とは反対の第２ドーピ
ング型であるＤウエル領域と、（ｃ）該Ｄウエル領域上
に存在するゲートと、（ｄ）該半導休材料層中に存在
し、第１ドーピング型であるソース領域と、（ｅ）該半
導体材料層中の第１保護領域とを含んで成り、上記第１
保護領域は、該第２ドーピング型のものであって、該ゲ
ートに結合され、更に、該ドリフト領域及び該ドレイン
領域と該第１保護領域とによって形成される第１ダイオ
ードの降伏電圧が、該ドリフト領域及び該ドレイン領域
と該Ｄウエル領域とによって形成される第２ダイオード
の降伏電圧よりも低い電圧値を有するように配置されて
いることを特徴とするＤＭＯＳ型構造。 ２．（ａ）該Ｄウエル領域は、該第１ゲートに隣接し、
且つ低濃度に不純物をドープされた低濃度ドーピングチ
ャンネル領域と、高濃度に不純物をドープされた高濃度
ドーピング第２保護領域であって、該ドリフト領域及び
該ドレイン領域と共に該Ｄウエル領域によって形成され
るが該第２ダイオードの電子なだれ降伏時における高電
界領域に配置される該高濃度ドーピング第２保護領域
と、を有すること、を特徴とする特許請求の範囲第１項
記載のＤＭＯＳ型構造。 ３．（ａ）該ＤＭＯＳ型構造は、該ゲートを該ソース領
域に結合させる少なくとも１つの第３ダイオードを更に
含むこと、を特徴とする特許請求の範囲第１項記載のＤ
ＭＯＳ型構造。 ４．（ａ）該ＤＭＯＳ型構造は、該第１保護領域を該ゲ
ートに結合させる少なくとも１つの第４ダイオードを更
に含むこと、を特徴とする特許請求の範囲第１項記載の
ＤＭＯＳ型構造。 ５．（ａ）該第１保護領域を該ゲートに結合させる動作
は、該ドリフト領域及び該ドレイン領域と共に該第１保
護領域によって形成される該第１ダイオードの降伏電圧
によって該ゲートがバイアスされ、それによって該Ｄウ
エルが、該ドリフト領域及び該ドレイン領域と共に該Ｄ
ウエルによって形成される該第２ダイオードの降伏電圧
よりも低い電圧で反転されること、によって特徴付けら
れること、を特徴とする特許請求の範囲第１項記載のＤ
ＭＯＳ型構造。 ６．（ａ）該ドリフト領域及び該ドレイン領域と共に該
第１保護領域によって形成される該第１ダイオードは、
該半導体材料層の表面における該第１保護領域と該ドレ
イン領域の一部との間の距離によって決定される降伏電
圧値を有すること、を特徴とする特許請求の範囲第１項
記載のＤＭＯＳ型構造。 ７．（ａ）該半導体材料層は、シリコン層であり、
（ｂ）該ドリフト領域は、低濃度に不純物をドープされ
たＮ形領域であり、（ｃ）該ドレイン領域は、高濃度に
不純物をドープされたＮ型形域であり、（ｄ）該Ｄウエ
ルは、一部が低濃度に不純物をドープされたＰ形部分で
あり、他の一部が高濃度に不純物をドープされたＰ形部
分であり、（ｅ）該ソース領域は、高濃度に不純物をド
ープされたＮ形領域であり、（ｆ）該ゲートは、二酸化
珪素によって、該Ｄウエルから分離されるＮ形ポリシリ
コンからなり、（ｇ）該第１保護領域は、高濃度に不純
物をドープされたＰ形領域であること、を特徴とする特
許請求の範囲第１項記載のＤＭＯＳ型構造。 ８．（ａ）第１ドーピング型の半導体材料層と（但し、
該半導体材料層は、ドリフト領域と、ドレイン領域とを
形成する）、（ｂ）該半導体材料層中のＤウエル領域と
（但し、該Ｄウエル領域は、該第１ドーピング型とは反
対の第２ドーピング型の領域であって、低濃度に不純物
をドープされた領域である）、（ｃ）該半導体材料層中
の第１保護領域と（但し、該第１保護領域は、高濃度に
不純物をドープされた該第２ドーピング型の領域であ
り、且つ該Ｄウエル領域に整合される領域である。そし
て該Ｄウエル領域は、環状の形状を有する一方、自身の
内部環状境界部分に沿って該第１保護領域に当接す
る）、（ｄ）該半導体材料層中のソース領域と（但し、
該ソース領域は、高濃度に不純物をドープされた該第１
ドーピング型の領域であり、且つ該Ｄウエルに整合され
る領域であり、環状の形状を有する一方、該第１保護領
域と該Ｄウエル領域の接合部に配置される領域であ
る）、（ｅ）該Ｄウエル領域上のゲートと（但し、該ゲ
ートは、該Ｄウエル領域に整合されると共に、環状の形
状を有する）、を含むＤＭＯＳ型構造。 ９．（ａ）該ＤＭＯＳ型構造は、該半導体材料層の中
に、第２保護領域を更に含むこと（但し、該第２保護領
域は、該第２ドーピング型の領域であり、且つ、該ゲー
トに結合される一方、該Ｄウエル領域から隔てられる領
域であり、そして、該ドリフト領域及び該ドレイン領域
と共に該第２保護領域によって形成されるダイオードの
降伏電圧が、該ドリフト領域及び該ドレイン領域と共に
該Ｄウエル領域及び該第１保護領域によって形成される
ダイオードの降伏電圧よりも低くなるように、配置され
る領域である）、を特徴とする特許請求の範囲第８項記
載のＤＭＯＳ型構造。 １０．（ａ）少なくとも１つの該ダイオードは、該第２
保護領域を、該ゲートに結合させること、を特徴とする
特許請求の範囲第９項記載のＤＭＯＳ型構造。 １１．（ａ）該ＤＭＯＳ型構造は、少なくとも１つのダ
イオードを、更に含むこと（但し、該ダイオードは、該
ゲートを、該ソース領域に結合させる）、を特徴とする
特許請求の範囲第８項記載のＤＭＯＳ型構造。 １２．（ａ）該半導体材料層は、シリコン層であり、
（ｂ）該ドリフト領域は、低濃度に不純物をドープされ
たＮ形領域であり、（ｃ）該ドレイン領域は、高濃度に
不純物をドープされたＮ形領域であり、（ｄ）該Ｄウエ
ル領域は、一部が、低濃度に不純物をドープされたＰ形
領域部であり、他の一部が、高濃度に不純物をドープさ
れたＰ形領域部である、領域であり、（ｅ）該ソース領
域は、高濃度に不純物をドープされたＮ形領域であり、
（ｆ）該ゲートは、Ｎ形ポリシリコンからなる領域であ
って、二酸化珪素によって、該Ｄウエル領域から分離さ
れる領域であり、（ｇ）該第１保護領域は、高濃度に不
純物をドープされたＰ形領域であり、そして（ｈ）該Ｄ
ウエル領域と、該第１保護領域と、該ソース領域と、該
ゲートとは、互いに同心状である、こと、を特徴とする
特許請求の範囲第８項記載のＤＭＯＳ型構造。 １３．（ａ）半導体材料層と、（ｂ）該半導体材料層中
の少なくとも１つのＤＭＯＳ型構造と（但し、該ＤＭＯ
Ｓ型構造は、不純物をそれぞれドープされたＤウエル領
域と、ソース領域と、保護領域とを含む）、（ｃ）該半
導体材料層中の少なくとも１つのＮＭＯＳ型構造と（但
し、該ＮＭＯＳ型構造は、不純物をそれぞれドープされ
たＰウエル領域と、ソース領域と、ドレイン領域とを含
む）、（ｄ）該半導体材料層中の少なくとも１つのＰＭ
ＯＳ型構造と（但し、該ＰＭＯＳ型構造は不純物をそれ
ぞれドープされたソース領域とドレイン領域を含む）、
（ｅ）該半導体材料層中の少なくとも１つのＮＰＮ型構
造と（但し、該ＮＰＮ型構造は、不純物をそれぞれドー
プされたエミッタ領域とベース領域を含む）、を含み、
そして（ｆ）該ＤＭＯＳ型構造の該ソース領域と、該Ｎ
ＭＯＳ型構造の該ソース領域と、該ＮＭＯＳ型構造の該
ドレイン領域と、該ＮＰＮ型構造の該エミッタ領域とは
全て、実質的に同じ深さを有すると共に、実質的に同じ
不純物濃度を有し、そして該ＰＭＯＳ型構造の該ソース
領域と、該ＰＭＯＳ型構造の該ドレイン領域と、該ＮＰ
Ｎ型構造の該ベース領域とは全て、実質的に同じ深さを
有すると共に、実質的に同じ不純物濃度を有する、集積
回路。 １４．（ａ）該集積回路は、該半導体材料層中の少なく
とも１つのＰＮＰ型構造（但し、該ＰＮＰ型構造は、不
純物をそれぞれドープされたエミッタ領域と、外因性ベ
ース領域と、コレクタ領域とを含む）を、更に含み、
（ｂ）該ＰＮＰ型構造の該エミッタ領域と該ＰＮＰ型構
造の該コレクタ領域との双方は、該ＰＭＯＳ型構造の該
ソース領域の深さ及び不純物濃度と、それぞれ実質的に
同じ深さ及び不純物濃度を、共に有し、そして該ＰＮＰ
型構造の該外因性べース領域は、該ＮＭＯＳ型構造の該
ソース領域の深さ及び不純物濃度と、それぞれ実質的に
同じ深さ及び不純物濃度を有すること、を特徴とする特
許請求の範囲第１３頂記載の集積回路。 １５．（ａ）半導体材料層上にゲート材料層を形成する
工程と、（ｂ）該ゲート材料層中に、環状の開口部を形
成する工程と、（ｃ）該環状の該開口部を介して、第１
ドーピング型の不純物を、該半導体材料層の中に注入す
る工程と、（ｄ）該開口部内にマスクを形成する工程
と、（ｅ）該開口部の小円境界を形成する該ゲート材料
層の部分を除去する工程と、（ｆ）該ゲート材料層の該
部分の除去によって該マスク中に作り出された開口を使
用して、該第１ドーピング型の不純物を該半導体材料層
の中に更に注入する工程と、（ｇ）該マスク中の該開口
を覆いで覆う工程と、（ｈ）該第１ドーピング型とは反
対の第２ドーピング型の不純物を、該覆いと該ゲート材
料をマスクとして注入する工程とを含んで成るＤＭＯＳ
型構造の製造方法。
１ドーピング型の半導体材料層と、（ｂ）該半導体材料
層中に存在し、第１ドーピング型とは反対の第２ドーピ
ング型であるＤウエル領域と、（ｃ）該Ｄウエル領域上
に存在するゲートと、（ｄ）該半導休材料層中に存在
し、第１ドーピング型であるソース領域と、（ｅ）該半
導体材料層中の第１保護領域とを含んで成り、上記第１
保護領域は、該第２ドーピング型のものであって、該ゲ
ートに結合され、更に、該ドリフト領域及び該ドレイン
領域と該第１保護領域とによって形成される第１ダイオ
ードの降伏電圧が、該ドリフト領域及び該ドレイン領域
と該Ｄウエル領域とによって形成される第２ダイオード
の降伏電圧よりも低い電圧値を有するように配置されて
いることを特徴とするＤＭＯＳ型構造。 ２．（ａ）該Ｄウエル領域は、該第１ゲートに隣接し、
且つ低濃度に不純物をドープされた低濃度ドーピングチ
ャンネル領域と、高濃度に不純物をドープされた高濃度
ドーピング第２保護領域であって、該ドリフト領域及び
該ドレイン領域と共に該Ｄウエル領域によって形成され
るが該第２ダイオードの電子なだれ降伏時における高電
界領域に配置される該高濃度ドーピング第２保護領域
と、を有すること、を特徴とする特許請求の範囲第１項
記載のＤＭＯＳ型構造。 ３．（ａ）該ＤＭＯＳ型構造は、該ゲートを該ソース領
域に結合させる少なくとも１つの第３ダイオードを更に
含むこと、を特徴とする特許請求の範囲第１項記載のＤ
ＭＯＳ型構造。 ４．（ａ）該ＤＭＯＳ型構造は、該第１保護領域を該ゲ
ートに結合させる少なくとも１つの第４ダイオードを更
に含むこと、を特徴とする特許請求の範囲第１項記載の
ＤＭＯＳ型構造。 ５．（ａ）該第１保護領域を該ゲートに結合させる動作
は、該ドリフト領域及び該ドレイン領域と共に該第１保
護領域によって形成される該第１ダイオードの降伏電圧
によって該ゲートがバイアスされ、それによって該Ｄウ
エルが、該ドリフト領域及び該ドレイン領域と共に該Ｄ
ウエルによって形成される該第２ダイオードの降伏電圧
よりも低い電圧で反転されること、によって特徴付けら
れること、を特徴とする特許請求の範囲第１項記載のＤ
ＭＯＳ型構造。 ６．（ａ）該ドリフト領域及び該ドレイン領域と共に該
第１保護領域によって形成される該第１ダイオードは、
該半導体材料層の表面における該第１保護領域と該ドレ
イン領域の一部との間の距離によって決定される降伏電
圧値を有すること、を特徴とする特許請求の範囲第１項
記載のＤＭＯＳ型構造。 ７．（ａ）該半導体材料層は、シリコン層であり、
（ｂ）該ドリフト領域は、低濃度に不純物をドープされ
たＮ形領域であり、（ｃ）該ドレイン領域は、高濃度に
不純物をドープされたＮ型形域であり、（ｄ）該Ｄウエ
ルは、一部が低濃度に不純物をドープされたＰ形部分で
あり、他の一部が高濃度に不純物をドープされたＰ形部
分であり、（ｅ）該ソース領域は、高濃度に不純物をド
ープされたＮ形領域であり、（ｆ）該ゲートは、二酸化
珪素によって、該Ｄウエルから分離されるＮ形ポリシリ
コンからなり、（ｇ）該第１保護領域は、高濃度に不純
物をドープされたＰ形領域であること、を特徴とする特
許請求の範囲第１項記載のＤＭＯＳ型構造。 ８．（ａ）第１ドーピング型の半導体材料層と（但し、
該半導体材料層は、ドリフト領域と、ドレイン領域とを
形成する）、（ｂ）該半導体材料層中のＤウエル領域と
（但し、該Ｄウエル領域は、該第１ドーピング型とは反
対の第２ドーピング型の領域であって、低濃度に不純物
をドープされた領域である）、（ｃ）該半導体材料層中
の第１保護領域と（但し、該第１保護領域は、高濃度に
不純物をドープされた該第２ドーピング型の領域であ
り、且つ該Ｄウエル領域に整合される領域である。そし
て該Ｄウエル領域は、環状の形状を有する一方、自身の
内部環状境界部分に沿って該第１保護領域に当接す
る）、（ｄ）該半導体材料層中のソース領域と（但し、
該ソース領域は、高濃度に不純物をドープされた該第１
ドーピング型の領域であり、且つ該Ｄウエルに整合され
る領域であり、環状の形状を有する一方、該第１保護領
域と該Ｄウエル領域の接合部に配置される領域であ
る）、（ｅ）該Ｄウエル領域上のゲートと（但し、該ゲ
ートは、該Ｄウエル領域に整合されると共に、環状の形
状を有する）、を含むＤＭＯＳ型構造。 ９．（ａ）該ＤＭＯＳ型構造は、該半導体材料層の中
に、第２保護領域を更に含むこと（但し、該第２保護領
域は、該第２ドーピング型の領域であり、且つ、該ゲー
トに結合される一方、該Ｄウエル領域から隔てられる領
域であり、そして、該ドリフト領域及び該ドレイン領域
と共に該第２保護領域によって形成されるダイオードの
降伏電圧が、該ドリフト領域及び該ドレイン領域と共に
該Ｄウエル領域及び該第１保護領域によって形成される
ダイオードの降伏電圧よりも低くなるように、配置され
る領域である）、を特徴とする特許請求の範囲第８項記
載のＤＭＯＳ型構造。 １０．（ａ）少なくとも１つの該ダイオードは、該第２
保護領域を、該ゲートに結合させること、を特徴とする
特許請求の範囲第９項記載のＤＭＯＳ型構造。 １１．（ａ）該ＤＭＯＳ型構造は、少なくとも１つのダ
イオードを、更に含むこと（但し、該ダイオードは、該
ゲートを、該ソース領域に結合させる）、を特徴とする
特許請求の範囲第８項記載のＤＭＯＳ型構造。 １２．（ａ）該半導体材料層は、シリコン層であり、
（ｂ）該ドリフト領域は、低濃度に不純物をドープされ
たＮ形領域であり、（ｃ）該ドレイン領域は、高濃度に
不純物をドープされたＮ形領域であり、（ｄ）該Ｄウエ
ル領域は、一部が、低濃度に不純物をドープされたＰ形
領域部であり、他の一部が、高濃度に不純物をドープさ
れたＰ形領域部である、領域であり、（ｅ）該ソース領
域は、高濃度に不純物をドープされたＮ形領域であり、
（ｆ）該ゲートは、Ｎ形ポリシリコンからなる領域であ
って、二酸化珪素によって、該Ｄウエル領域から分離さ
れる領域であり、（ｇ）該第１保護領域は、高濃度に不
純物をドープされたＰ形領域であり、そして（ｈ）該Ｄ
ウエル領域と、該第１保護領域と、該ソース領域と、該
ゲートとは、互いに同心状である、こと、を特徴とする
特許請求の範囲第８項記載のＤＭＯＳ型構造。 １３．（ａ）半導体材料層と、（ｂ）該半導体材料層中
の少なくとも１つのＤＭＯＳ型構造と（但し、該ＤＭＯ
Ｓ型構造は、不純物をそれぞれドープされたＤウエル領
域と、ソース領域と、保護領域とを含む）、（ｃ）該半
導体材料層中の少なくとも１つのＮＭＯＳ型構造と（但
し、該ＮＭＯＳ型構造は、不純物をそれぞれドープされ
たＰウエル領域と、ソース領域と、ドレイン領域とを含
む）、（ｄ）該半導体材料層中の少なくとも１つのＰＭ
ＯＳ型構造と（但し、該ＰＭＯＳ型構造は不純物をそれ
ぞれドープされたソース領域とドレイン領域を含む）、
（ｅ）該半導体材料層中の少なくとも１つのＮＰＮ型構
造と（但し、該ＮＰＮ型構造は、不純物をそれぞれドー
プされたエミッタ領域とベース領域を含む）、を含み、
そして（ｆ）該ＤＭＯＳ型構造の該ソース領域と、該Ｎ
ＭＯＳ型構造の該ソース領域と、該ＮＭＯＳ型構造の該
ドレイン領域と、該ＮＰＮ型構造の該エミッタ領域とは
全て、実質的に同じ深さを有すると共に、実質的に同じ
不純物濃度を有し、そして該ＰＭＯＳ型構造の該ソース
領域と、該ＰＭＯＳ型構造の該ドレイン領域と、該ＮＰ
Ｎ型構造の該ベース領域とは全て、実質的に同じ深さを
有すると共に、実質的に同じ不純物濃度を有する、集積
回路。 １４．（ａ）該集積回路は、該半導体材料層中の少なく
とも１つのＰＮＰ型構造（但し、該ＰＮＰ型構造は、不
純物をそれぞれドープされたエミッタ領域と、外因性ベ
ース領域と、コレクタ領域とを含む）を、更に含み、
（ｂ）該ＰＮＰ型構造の該エミッタ領域と該ＰＮＰ型構
造の該コレクタ領域との双方は、該ＰＭＯＳ型構造の該
ソース領域の深さ及び不純物濃度と、それぞれ実質的に
同じ深さ及び不純物濃度を、共に有し、そして該ＰＮＰ
型構造の該外因性べース領域は、該ＮＭＯＳ型構造の該
ソース領域の深さ及び不純物濃度と、それぞれ実質的に
同じ深さ及び不純物濃度を有すること、を特徴とする特
許請求の範囲第１３頂記載の集積回路。 １５．（ａ）半導体材料層上にゲート材料層を形成する
工程と、（ｂ）該ゲート材料層中に、環状の開口部を形
成する工程と、（ｃ）該環状の該開口部を介して、第１
ドーピング型の不純物を、該半導体材料層の中に注入す
る工程と、（ｄ）該開口部内にマスクを形成する工程
と、（ｅ）該開口部の小円境界を形成する該ゲート材料
層の部分を除去する工程と、（ｆ）該ゲート材料層の該
部分の除去によって該マスク中に作り出された開口を使
用して、該第１ドーピング型の不純物を該半導体材料層
の中に更に注入する工程と、（ｇ）該マスク中の該開口
を覆いで覆う工程と、（ｈ）該第１ドーピング型とは反
対の第２ドーピング型の不純物を、該覆いと該ゲート材
料をマスクとして注入する工程とを含んで成るＤＭＯＳ
型構造の製造方法。
【図１ａ乃至図１ｏ】本発明の製造方法の好ましい第１
実施例の各工程における素子を示す断面図である。
実施例の各工程における素子を示す断面図である。
【図２】本発明の製造方法の第１実施例における素子の
一部分を示す平面図である。
一部分を示す平面図である。
【図３】本発明の製造方法の第１実施例における複数の
ＤＭＯＳ型セルを示す素子の平面図である。
ＤＭＯＳ型セルを示す素子の平面図である。
【図４ａ乃至図４ｄ】本発明の製造方法の好ましい第２
実施例の各工程における素子を示す断面図である。
実施例の各工程における素子を示す断面図である。
【図５】本発明の製造方法の第２実施例における素子の
一部分を示す断面図である。
一部分を示す断面図である。
【図６】本発明の製造方法の好ましい第３実施例におけ
る素子の一部分を示す断面図である。
る素子の一部分を示す断面図である。
【図７】本発明の製造方法の第３実施例におけるダイオ
ードの概略的な回路図である。
ードの概略的な回路図である。
【図８】本発明の製造方法の好ましい第４実施例におけ
る素子の一部分を示す断面図である。
る素子の一部分を示す断面図である。
【図９】本発明の製造方法の好ましい第５実施例におけ
るダイオードの概略的な回路図である。
るダイオードの概略的な回路図である。
４０１ Ｐ‐形基板 ４０２ Ｎ形エピタキシャル層 ４０４ ドレイン（ＤＵＦ） ４１４ ソース ４４０ フィールド酸化物 ４４２ ゲート酸化物 ４５０ ゲートポリシリコン層 ４５０／４８５ ツエナーダイオード ４５８ Ｄウエル ４６０ Ｎ＋形領域 ４６２ Ｎ＋形領域 ４６２／４７５ ツエナーダイオード ４６４ Ｐ＋＋形領域 ４６４／４０２ ツエナーダイオード ４７３／４６０ ポリシリコンタイオード ４７３／４８３ Ｐ＋形リング領域 ４７４ Ｐ＋＋形領域 ４７４／４０２ ツエナーダイオード ４７５／４８５ Ｐ＋形領域 ４８３／４５０ ポリシリコンダイオード ４９４ ソースメタル ４９６ ゲートメタル ４９８ ダイオードメタル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テイラー アール． エフランド アメリカ合衆国テキサス州，リチャードソ ン ストーンボロ レーン 1402 (72)発明者 ジョン ケー． リー アメリカ合衆国テキサス州，ダラス オー デリアロード 11601 (72)発明者 ロイ シー． ジョンズ， ザ サード アメリカ合衆国テキサス州，ダラス ジュ ディ ストリート 7027
Claims (2)
- 【請求項１】（ａ）ドリフト領域とドレイン領域とを形
成する第１ドーピング型の半導体材料層と、 （ｂ）該半導体材料層中に存在し、第１ドーピング型と
は反対の第２ドーピング型であるＤウエル領域と、 （ｃ）該Ｄウエル領域上に存在するゲートと、 （ｄ）該半導体材料層中に存在し、第１ドーピング型で
あるソース領域と、 （ｅ）該半導体材料層中の第１保護領域とを含んで成
り、 上記第１保護領域は、該第２ドーピング型のものであっ
て、該ゲートに結合され、更に、該ドリフト領域及び該
ドレイン領域と該第１保護領域とによって形成される第
１ダイオードの降伏電圧が、該ドリフト領域及び該ドレ
イン領域と該Ｄウエル領域とによって形成される第２ダ
イオードの降伏電圧よりも低い電圧値を有するように配
置されていることを特徴とするＤＭＯＳ型構造。 - 【請求項２】（ａ）半導体材料層上にゲート材料層を形
成する工程と、 （ｂ）該ゲート材料層中に、環状の開口部を形成する工
程と、 （ｃ）該環状の該開口部を介して、第１ドーピング型の
不純物を、該半導体材料層の中に注入する工程と、 （ｄ）該開口部内にマスクを形成する工程と、 （ｅ）該開口部の小円境界を形成する該ゲート材料層の
部分を除去する工程と、 （ｆ）該ゲート材料層の該部分の除去によって該マスク
中に作り出された開口を使用して、該第１ドーピング型
の不純物を該半導体材料層の中に更に注入する工程と、 （ｇ）該マスク中の該開口を覆いで覆う工程と、 （ｈ）該第１ドーピング型とは反対の第２ドーピング型
の不純物を、該覆いと該ゲート材料をマスクとして注入
する工程とを含んで成るＤＭＯＳ型構造の製造方法。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010427 |