JP3462886B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術】半導体素子の高集積化に伴い、素子自体
の微細化と共に素子を微細な領域で分離する技術が重要
になっている。近年では素子分離を行う場合、素子分離
領域にフィールド酸化膜を形成し、ウエルと同型の不純
物をチャネルストッパとして注入することが行われてい
る。この不純物の濃度は、フィールド酸化膜の真下がピ
ークになるようにする必要がある。このようなフィール
ドイオン注入をフィールド酸化膜を形成した後に行うこ
とにより、フィールド酸化膜形成時の熱工程によって不
純物が拡散することがなく、不純物分布の制御性を高め
ることができる。以下に、従来行われていた素子分離法
により製造された半導体装置について図２を用いて説明
する。
【０００３】図２（ａ）のように、半導体基板１０１の
表面部分に所定の不純物濃度でボロンイオン（Ｂ+ ）等
を注入してｐ型ウエル１１５を形成し、その表面に熱酸
化法により熱酸化膜１０２を形成する。この後、ＣＶＤ
法を用いて多結晶シリコン膜１０３を約１０００オング
ストローム、シリコン窒化膜１０４を約２０００オング
ストローム、多結晶シリコン膜１０５を約３０００オン
グストロームの膜厚で順に堆積する。多結晶シリコン膜
１０５上に写真蝕刻法を用いて、素子領域を覆うように
レジスト膜１０６を形成する。
【０００４】レジスト膜１０６をマスクとして、多結晶
シリコン膜１０５に異方性イオンエッチングを行い、熱
酸化によって堆積を膨脹させて図２（ｂ）に示されるよ
うなシリコン酸化膜１０７を得る。得られたシリコン酸
化膜１０７をマスクとしてシリコン窒化膜１０４に異方
性イオンエッチングを行い、多結晶シリコン膜１０３の
途中まで除去した時点で停止する。この後、シリコン酸
化膜１０７をフッ化アンモニウム（NH4 F ）を用いて除
去する。
【０００５】図２（ｃ）のように、半導体基板１０１の
うち素子分離領域の部分を酸化してフィールド酸化膜１
０８を形成する。
【０００６】図２（ｃ）のように、シリコン窒化膜１０
４ａ及び多結晶シリコン膜１０３ａをケミカルドライエ
ッチング（以下、ＣＤＥという）法等を用いて除去し、
熱酸化膜１０２をＮＨ4 Ｆエッチングで除去した後、表
面に熱酸化法を用いて約１２０オングストロームのシリ
コン酸化膜１０９を形成する。パンチスルーを防止する
ため、ボロンイオン（Ｂ+ ）を加速電圧１６０ｋｅＶ、
ドーズ量２×１０13１／cm2 の条件で、深さがフィール
ド酸化膜１０８の直下になるように注入する。
【０００７】図２（ｅ）に示されるように、素子領域の
表面上にゲート酸化膜１１１を形成し、その上にゲート
電極１１２を形成し、イオン注入を行ってドレイン、ソ
ース領域となる不純物領域１１３を形成する。さらに、
メタライゼーション工程等を経て図示されていない配線
層を形成して半導体装置を得る。
【０００８】
【発明が解決しようとする課題】しかし、従来の装置に
は次のような問題があった。フィールド酸化膜１０８を
形成した後フィールドイオンを注入するため、フィール
ド酸化膜１０８とフィールドイオン注入による不純物領
域１１０とを自己整合的に形成することができない。そ
こで、素子分離領域と素子領域との両方の領域にフィー
ルドイオンの注入が行われる。この結果、素子領域に注
入されたフィールドイオンによって、素子領域中の不純
物濃度が増加し、ブレイクダウン耐圧が悪化する。
【０００９】さらに、フィールドイオンの注入は、上述
したように不純物イオンがフィールド酸化膜の直下に位
置するように深く行う。しかし、熱拡散工程等を経る段
階でチャネル付近まで不純物が染み出していく。これに
より、素子領域中のチャネル領域の不純物濃度まで増加
し、閾値電圧に変動が生じる。さらに、素子領域中の不
純物領域１１３の不純物濃度が増加することで、不純物
領域１１３と半導体基板１０１との間の容量が増大し、
動作速度が低下するという問題もあった。
【００１０】本発明は上記事情に鑑みてなされたもの
で、高集積化と動作速度の向上という相反する要求を満
たし、さらにブレイクダウン耐圧を向上させることので
きる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
第１の領域と、この第１の領域に隣接する第２の領域と
を有する半導体基板と、前記第１の領域内における複数
の第１の素子領域に形成された複数の第１のＭＯＳトラ
ンジスタと、前記第１の領域内に形成され、前記第１の
素子領域の間を第１の幅を持って相互に分離する第１の
絶縁膜と、前記第２の領域内における複数の第２の素子
領域に形成された複数の第２のＭＯＳトランジスタと、
前記第２の領域内に形成され、前記第２の素子領域の間
を前記第１の幅より広い第２の幅を持って相互に分離す
る第２の絶縁膜とを備えてなり、前記第１の領域には、
前記第１の絶縁膜及び前記第１の素子領域上の酸化膜を
介して不純物イオンが選択的に注入されて、前記第１の
絶縁膜の下方並びに前記第１の素子領域における前記第
１のＭＯＳトランジスタの下方にチャネルストッパ領域
が形成されるとともに、前記第２の領域にはチャネルス
トッパ領域が形成されておらず、前記第２の領域では、
高集積化よりも高速動作が優先され、前記第１の領域で
は高速動作よりも高集積化が優先されることを特徴とす
る。
【００１２】また本発明の半導体装置は、第１の領域
と、この第１の領域に隣接する第２の領域とを有する半
導体基板と、前記第１の領域内における複数の第１の素
子領域に形成された複数の第１の回路素子と、前記第１
の領域内に形成され、前記第１の素子領域の間を第１の
幅Ｘ１を持って相互に分離する第１の絶縁膜を含む第１
の素子分離領域と、前記第２の領域内における複数の第
２の素子領域に形成された複数の第２の回路素子と、前
記第２の領域内に形成され、前記第２の素子領域の間を
前記第１の幅Ｘ１よりも広い第２の幅Ｘ２を持って相互
に分離する第２の絶縁膜を含む第２の素子分離領域とを
備えてなり、前記第１の領域には、前記第１の素子分離
領域及び前記第１の素子領域上の酸化膜を介して不純物
イオンが選択的に注入されて、前記第１の絶縁膜の下方
並びに前記第１の素子領域における前記第１の回路素子
の下方にチャネルストッパ領域が形成されるとともに、
前記第２の領域にはチャネルストッパ領域が形成されて
おらず、前記第２の領域では、高集積化よりも高速動作
が優先され、前記第１の領域では高速動作よりも高集積
化が優先されることを特徴とする。
【００１３】
【作用】チャネルストッパ用の不純物イオンを、半導体
基板の表面全体に注入するのではなく、第１、第２の領
域のうち第２の領域には注入せず、第１の領域にのみ注
入する。このように、第２の領域には不純物イオンを注
入しないことで、素子領域における不純物濃度を増加さ
せず、基板との間の容量を軽減して動作速度を速め、ま
た素子領域のブレイクダウン耐圧を向上させることがで
きる。逆に、第１の領域には不純物イオンを注入してチ
ャネルストッパとしての機能を高めることで、絶縁膜の
幅を小さくしても支障がないため、高集積化に寄与する
ことができる。
【００１４】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
【００１５】図１に、本実施例による半導体装置を製造
する際における工程別の素子の縦断面を示す。上述の図
２（ａ）から図（ｃ）までに図示されたフィールド酸化
膜１０８を形成する工程までは従来の方法と同様であ
り、説明を省略する。但し、本実施例では高集積化が必
要な領域（Ｉ）ではフィールド酸化膜２０２の幅が短
く、高集積化よりも動作速度の高速化がより優先される
領域（II）では、フィールド酸化膜２０３の幅が大きく
なるように形成される。ここで、領域（Ｉ）にはチャネ
ルストッパ用にフィールドイオンを注入し、領域（II）
には注入しない。
【００１６】フィールド酸化膜２０２、２０３が形成さ
れた後、図１（ａ）に示されるように、写真蝕刻法によ
り領域（II）のみを覆うようにレジスト膜２０４が形成
される。このレジスト膜２０４をマスクとして、例えば
ｐ型不純物イオンとしてボロンイオン（Ｂ+ ）が、例え
ば加速電圧１６０ｋｅＶ、ドーズ量２×１０13で、領域
（Ｉ）にのみ注入される。これにより、フィールド酸化
膜２０２直下の深さに、パンチスルー防止用不純物層２
０５が形成される。
【００１７】この後、図２（ｂ）のようにゲート酸化膜
１０９を形成し、多結晶シリコン等を堆積して所望の形
状に加工してゲート電極２０６を形成する。さらに、不
純物イオンを注入して不純物領域２０７を形成し、図示
されていない配線層を形成して半導体装置を形成する。
【００１８】このように、高集積化と動作速度という相
反する要求に対応できるように、必要な領域にのみフィ
ールドイオンの注入を行う。
【００１９】例えば、半導体記憶装置ではメモリセルや
デコーダ、センスアンプ等の回路では高集積化の方が優
先される。このような領域（Ｉ）ではフィールド酸化膜
２０２の幅を、例えば０．７μｍというように小さく形
成する。そして、パンチスルー防止のためフィールドイ
オンを注入する。
【００２０】フィールドイオンを注入すると、上述した
ように素子領域中のチャネル領域の不純物濃度まで上昇
し、閾値電圧が深くなる。この結果、リーク電流の低減
にも寄与し得る。また、これを利用することで、ゲート
酸化膜の厚みが異なる素子間の閾値電圧をほぼ同一にす
ることができ、結果的に全体の動作速度を高速化するこ
とができる。
【００２１】逆に、例えば半導体記憶装置における入出
力バッファ等のように、高集積化よりも動作速度が優先
される回路が形成される領域（II）では、フィールド酸
化膜２０３の幅を例えば１．５μｍというように大きく
形成する。これにより、フィールドイオンを注入しなく
とも、パンチスルーを防止することができる。
【００２２】この結果、素子領域における不純物領域の
不純物濃度が増加せず、基板との間の容量が増大しない
ため動作速度を高速化させることができる。また、素子
領域の不純物領域の不純物濃度が上昇するのを防ぐこと
で、ブレイクダウン耐圧を向上させることができる。さ
らに、フィールドイオンを注入せず不純物領域下の不純
物濃度を低減することで、ドレイン近傍での電界の集中
を防ぎ、緩和することができる。この結果、ホットキャ
リアの生成を抑制することができ、信頼性の高いＭＯＳ
型トランジスタを得ることができる。
【００２３】上述した実施例は一例であり、本発明を限
定するものではない。例えば、本実施例ではＮチャネル
型ＭＯＳトランジスタを形成する場合を例にとって説明
したが、Ｐチャネル型ＭＯＳトランジスタを形成する場
合も同様に本発明を適用することができる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、チャネルストッパ用の不純物イオンを第
１、第２の領域のうち、第２の領域には注入せず、第１
の領域にのみ注入することで、第２の領域では素子領域
の不純物濃度の増加を防止し、基板との間の容量を軽減
して動作速度を速め、素子のブレイクダウン耐圧を向上
させることができ、またドレイン近傍での電界を緩和す
ることができるため、ホットキャリアの生成を抑制して
信頼性を高めることが可能である。
【００２５】逆に第１の領域には不純物イオンを注入し
てチャネルストッパとしての機能を高めることで絶縁膜
の幅を小さく形成することができ、高集積化に寄与する
と共に、素子領域中の不純物濃度を高めて閾値電圧を高
めてリーク電流を低減することが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置を製造する
際の工程別の素子の縦断面を示した断面図。
【図２】従来の半導体装置を製造する際の工程別の素子
の縦断面を示した断面図。
【符号の説明】
１０１ 半導体基板 １０９ シリコン酸化膜 １１５ ｐ型ウエル ２０２，２０３ フィールド酸化膜 ２０４ レジスト膜 ２０５ パンチスルー防止用不純物層
フロントページの続き (56)参考文献 特開 平４−287367（ＪＰ，Ａ) 特開 昭62−298161（ＪＰ，Ａ) 特開 昭54−128299（ＪＰ，Ａ) 特開 昭64−67958（ＪＰ，Ａ) 特開 平３−187224（ＪＰ，Ａ) 特開 昭61−107736（ＪＰ，Ａ) 特開 昭63−208264（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の領域と、この第１の領域に隣接する
    第２の領域とを有する半導体基板と、 前記第１の領域内における複数の第１の素子領域に形成
    された複数の第１のＭＯＳトランジスタと、 前記第１の領域内に形成され、前記第１の素子領域の間
    を第１の幅を持って相互に分離する第１の絶縁膜と、 前記第２の領域内における複数の第２の素子領域に形成
    された複数の第２のＭＯＳトランジスタと、 前記第２の領域内に形成され、前記第２の素子領域の間
    を前記第１の幅より広い第２の幅を持って相互に分離す
    る第２の絶縁膜とを備えてなり、 前記第１の領域には、前記第１の絶縁膜及び前記第１の
    素子領域上の酸化膜を介して不純物イオンが選択的に注
    入されて、前記第１の絶縁膜の下方並びに前記第１の素
    子領域における前記第１のＭＯＳトランジスタの下方に
    チャネルストッパ領域が形成されるとともに、前記第２
    の領域にはチャネルストッパ領域が形成されておらず、前記第２の領域では、高集積化よりも高速動作が優先さ
    れ、前記第１の領域では高速動作よりも高集積化が優先
    される ことを特徴とする半導体装置。
  2. 【請求項２】前記第１の領域は、メモリセル、デコー
    ダ、センスアンプから成る群のうちの少なくとも１つを
    含むことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記第１の絶縁膜の第１の幅は、０．７μ
    ｍ以下であり、前記第２の絶縁膜の第２の幅は、１．５
    μｍ以上であることを特徴とする請求項１又は２記載の
    半導体装置。
  4. 【請求項４】第１の領域と、この第１の領域に隣接する
    第２の領域とを有する半導体基板と、 前記第１の領域内における複数の第１の素子領域に形成
    された複数の第１の回路素子と、 前記第１の領域内に形成され、前記第１の素子領域の間
    を第１の幅Ｘ１を持って相互に分離する第１の絶縁膜を
    含む第１の素子分離領域と、 前記第２の領域内における複数の第２の素子領域に形成
    された複数の第２の回路素子と、 前記第２の領域内に形成され、前記第２の素子領域の間
    を前記第１の幅Ｘ１よりも広い第２の幅Ｘ２を持って相
    互に分離する第２の絶縁膜を含む第２の素子分離領域と
    を備えてなり、 前記第１の領域には、前記第１の素子分離領域及び前記
    第１の素子領域上の酸化膜を介して不純物イオンが選択
    的に注入されて、前記第１の絶縁膜の下方並びに前記第
    １の素子領域における前記第１の回路素子の下方にチャ
    ネルストッパ領域が形成されるとともに、前記第２の領
    域にはチャネルストッパ領域が形成されておらず、前記第２の領域では、高集積化よりも高速動作が優先さ
    れ、前記第１の領域では高速動作よりも高集積化が優先
    される ことを特徴とする半導体装置。
  5. 【請求項５】前記第１の領域内に形成された前記第１の
    回路素子は、メモリセル、デコーダ、センスアンプから
    なる群のうちの少なくとも１つを含むことを特徴とする
    請求項４記載の半導体装置。
  6. 【請求項６】前記第１の素子分離領域の第１の幅Ｘ１
    は、０．７μｍ以下であり、前記第２の素子分離領域の
    第２の幅Ｘ２は、１．５μｍ以上であることを特徴とす
    る請求項４又は５半導体装置。
  7. 【請求項７】前記第２の領域内に形成された前記第２の
    回路素子は、入力バッファ、出力バッファの少なくとも
    いずれかを含むことを特徴とする請求項４乃至６のいず
    れかに記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672539A (en) * 1994-01-14 1997-09-30 Micron Technology, Inc. Method for forming an improved field isolation structure using ozone enhanced oxidation and tapering
JP2694815B2 (ja) * 1995-03-31 1997-12-24 日本電気株式会社 半導体装置およびその製造方法
EP0762493A1 (en) * 1995-08-03 1997-03-12 Motorola, Inc. Semiconductor device having field oxide regions and a field implant and method of manufacturing the same
JP2919379B2 (ja) * 1996-08-29 1999-07-12 九州日本電気株式会社 半導体装置およびその製造方法
JP3340361B2 (ja) * 1997-10-01 2002-11-05 株式会社東芝 半導体装置及びその製造方法
DE19757609A1 (de) * 1997-12-23 1999-07-01 Siemens Ag Soi-mosfet

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604790A (en) * 1985-04-01 1986-08-12 Advanced Micro Devices, Inc. Method of fabricating integrated circuit structure having CMOS and bipolar devices
JPH0821681B2 (ja) * 1986-06-18 1996-03-04 株式会社日立製作所 半導体集積回路装置の製造方法
US5065208A (en) * 1987-01-30 1991-11-12 Texas Instruments Incorporated Integrated bipolar and CMOS transistor with titanium nitride interconnections
US5119162A (en) * 1989-02-10 1992-06-02 Texas Instruments Incorporated Integrated power DMOS circuit with protection diode
JP2512216B2 (ja) * 1989-08-01 1996-07-03 松下電器産業株式会社 半導体装置の製造方法
US5107321A (en) * 1990-04-02 1992-04-21 National Semiconductor Corporation Interconnect method for semiconductor devices
JPH0824171B2 (ja) * 1990-05-02 1996-03-06 三菱電機株式会社 半導体記憶装置およびその製造方法
US5173438A (en) * 1991-02-13 1992-12-22 Micron Technology, Inc. Method of performing a field implant subsequent to field oxide fabrication by utilizing selective tungsten deposition to produce encroachment-free isolation
US5393691A (en) * 1993-07-28 1995-02-28 Taiwan Semiconductor Manufacturing Company Fabrication of w-polycide-to-poly capacitors with high linearity

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