JPH11135750A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH11135750A JPH11135750A JP9301276A JP30127697A JPH11135750A JP H11135750 A JPH11135750 A JP H11135750A JP 9301276 A JP9301276 A JP 9301276A JP 30127697 A JP30127697 A JP 30127697A JP H11135750 A JPH11135750 A JP H11135750A
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Landscapes
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Abstract
(57)【要約】
【課題】 メモリセル部と周辺回路部を有する半導体装
置において、周辺回路部における接合容量の増大や接合
耐圧の低下という問題の低減を図る。 【解決手段】 メモリセル部Ａのメモリセルトランジス
タは、ＬＯＣＯＳ酸化膜４下に異なる注入条件で形成す
る第１，第２のチャネルストッパ層形成用のボロンイオ
ンがチャネル領域下方の深い位置に注入された第１，第
２のチャネルイオン注入層７，１０とチャネル領域下に
ボロンイオンが注入された第３のチャネルイオン注入層
１１とを有し、周辺回路部Ｂのトランジスタは、ＬＯＣ
ＯＳ酸化膜４下に形成する第１のチャネルストッパ層形
成用のボロンイオンがチャネル領域下方の深い位置に注
入された第１のチャネルイオン注入層７とチャネル領域
下に前記メモリセルトランジスタのチャネル領域下と同
時にボロンイオンが注入された第３のチャネルイオン注
入層１１とを有するものである。
置において、周辺回路部における接合容量の増大や接合
耐圧の低下という問題の低減を図る。 【解決手段】 メモリセル部Ａのメモリセルトランジス
タは、ＬＯＣＯＳ酸化膜４下に異なる注入条件で形成す
る第１，第２のチャネルストッパ層形成用のボロンイオ
ンがチャネル領域下方の深い位置に注入された第１，第
２のチャネルイオン注入層７，１０とチャネル領域下に
ボロンイオンが注入された第３のチャネルイオン注入層
１１とを有し、周辺回路部Ｂのトランジスタは、ＬＯＣ
ＯＳ酸化膜４下に形成する第１のチャネルストッパ層形
成用のボロンイオンがチャネル領域下方の深い位置に注
入された第１のチャネルイオン注入層７とチャネル領域
下に前記メモリセルトランジスタのチャネル領域下と同
時にボロンイオンが注入された第３のチャネルイオン注
入層１１とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にダイナミックＲＡＭのチップサイズの
微細化をはかる技術に関する。
方法に関し、特にダイナミックＲＡＭのチップサイズの
微細化をはかる技術に関する。
【０００２】
【従来の技術】このようなダイナミックＲＡＭのチップ
サイズの微細化に伴い、素子分離を行うためのチャネル
ストッパ層形成用のイオン注入量は、増加する傾向にあ
る。一方、トランジスタの短チャネル効果抑制のため、
このチャネルストッパ層形成用のイオン注入をチャネル
領域下にも注入している。
サイズの微細化に伴い、素子分離を行うためのチャネル
ストッパ層形成用のイオン注入量は、増加する傾向にあ
る。一方、トランジスタの短チャネル効果抑制のため、
このチャネルストッパ層形成用のイオン注入をチャネル
領域下にも注入している。
【０００３】また、ダイナミックＲＡＭでは、メモリセ
ルトランジスタのリーク許容値が厳しいため、同メモリ
セルトランジスタのしきい値電圧を他の周辺回路部に形
成されるトランジスタのしきい値電圧より高く設定する
必要があった。そのため、周辺回路部とメモリセル部の
しきい値電圧を変えるには、マスク合わせ工程（後述す
る図１１に示す工程）を１回追加しなければならなかっ
た。即ち、先ず、図７に示すように一導電型、例えば、
Ｐ型の半導体基板５１（メモリセル部Ａ及び周辺回路部
Ｂが形成される。）上に後述する素子分離膜としてのＬ
ＯＣＯＳ酸化膜５４形性領域上に開口を有するようにパ
ッド酸化膜５２及びシリコン窒化膜５３を積層した後、
図８に示すように該酸化膜５２及びシリコン窒化膜５３
をマスクにしてＬＯＣＯＳ法により基板表層を熱酸化し
てＬＯＣＯＳ酸化膜５４を形成する。
ルトランジスタのリーク許容値が厳しいため、同メモリ
セルトランジスタのしきい値電圧を他の周辺回路部に形
成されるトランジスタのしきい値電圧より高く設定する
必要があった。そのため、周辺回路部とメモリセル部の
しきい値電圧を変えるには、マスク合わせ工程（後述す
る図１１に示す工程）を１回追加しなければならなかっ
た。即ち、先ず、図７に示すように一導電型、例えば、
Ｐ型の半導体基板５１（メモリセル部Ａ及び周辺回路部
Ｂが形成される。）上に後述する素子分離膜としてのＬ
ＯＣＯＳ酸化膜５４形性領域上に開口を有するようにパ
ッド酸化膜５２及びシリコン窒化膜５３を積層した後、
図８に示すように該酸化膜５２及びシリコン窒化膜５３
をマスクにしてＬＯＣＯＳ法により基板表層を熱酸化し
てＬＯＣＯＳ酸化膜５４を形成する。
【０００４】次に、前記ＬＯＣＯＳ酸化膜５４をマスク
にして前記シリコン窒化膜５３及びパッド酸化膜５２を
エッチングして除去する。そして、図９に示すように前
記基板上を熱酸化して前記ＬＯＣＯＳ酸化膜５４以外の
チャネル形成領域上にゲート酸化膜５５を形成した後、
例えば、Ｐ型不純物としてボロンイオン（11Ｂ+ ）をＬ
ＯＣＯＳ酸化膜５４下及びチャネル領域の下方深くに注
入する。これにより、ＬＯＣＯＳ酸化膜５４下に注入さ
れたイオンは、反転防止用のチャネルストッパ層５６を
形成し、チャネル領域の下方深くに注入されたイオン
は、短チャネル効果抑制用の第１のチャネルイオン注入
層５７を形成する。
にして前記シリコン窒化膜５３及びパッド酸化膜５２を
エッチングして除去する。そして、図９に示すように前
記基板上を熱酸化して前記ＬＯＣＯＳ酸化膜５４以外の
チャネル形成領域上にゲート酸化膜５５を形成した後、
例えば、Ｐ型不純物としてボロンイオン（11Ｂ+ ）をＬ
ＯＣＯＳ酸化膜５４下及びチャネル領域の下方深くに注
入する。これにより、ＬＯＣＯＳ酸化膜５４下に注入さ
れたイオンは、反転防止用のチャネルストッパ層５６を
形成し、チャネル領域の下方深くに注入されたイオン
は、短チャネル効果抑制用の第１のチャネルイオン注入
層５７を形成する。
【０００５】続いて、図１０に示すように前記ＬＯＣＯ
Ｓ酸化膜５４をマスクにしてボロンイオン（11Ｂ+ ）を
チャネル領域下に注入して、Ｎチャネル型ＭＯＳトラン
ジスタのしきい値電圧調整用の第２のチャネルイオン注
入層５８を形成する。更に、前記メモリセル部Ａのしき
い値電圧を他の周辺回路部Ｂのしきい値電圧より高くす
るため、図１１に示すように周辺回路部Ｂ形成領域上に
ホトレジスト膜５９を形成した後、該レジスト膜５９を
マスクにしてメモリセル部Ａのチャネル領域のみにボロ
ンイオン（11Ｂ+ ）を注入して第３のチャネルイオン注
入層６０を形成する。これにより、メモリセル部Ａのし
きい値電圧はボロンイオン（11Ｂ+ ）が２回注入される
ことで、他の周辺回路部Ｂのしきい値電圧より高く設定
している。
Ｓ酸化膜５４をマスクにしてボロンイオン（11Ｂ+ ）を
チャネル領域下に注入して、Ｎチャネル型ＭＯＳトラン
ジスタのしきい値電圧調整用の第２のチャネルイオン注
入層５８を形成する。更に、前記メモリセル部Ａのしき
い値電圧を他の周辺回路部Ｂのしきい値電圧より高くす
るため、図１１に示すように周辺回路部Ｂ形成領域上に
ホトレジスト膜５９を形成した後、該レジスト膜５９を
マスクにしてメモリセル部Ａのチャネル領域のみにボロ
ンイオン（11Ｂ+ ）を注入して第３のチャネルイオン注
入層６０を形成する。これにより、メモリセル部Ａのし
きい値電圧はボロンイオン（11Ｂ+ ）が２回注入される
ことで、他の周辺回路部Ｂのしきい値電圧より高く設定
している。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た工程では、メモリセル部Ａの素子分離を行うためのチ
ャネルストッパ層形成用のイオン注入を周辺回路部Ｂに
も注入しているため、基板濃度が高くなり、周辺回路部
Ｂの接合容量が増大するとか、周辺回路部Ｂの接合耐圧
が低下して、昇圧電圧を下げる必要がある等の問題が生
ずる。尚、このような接合容量が増大するとか、接合耐
圧が低下するといった発生原因や問題点については、例
えば、特開平６−２７５８２３号公報等に開示されてい
る。
た工程では、メモリセル部Ａの素子分離を行うためのチ
ャネルストッパ層形成用のイオン注入を周辺回路部Ｂに
も注入しているため、基板濃度が高くなり、周辺回路部
Ｂの接合容量が増大するとか、周辺回路部Ｂの接合耐圧
が低下して、昇圧電圧を下げる必要がある等の問題が生
ずる。尚、このような接合容量が増大するとか、接合耐
圧が低下するといった発生原因や問題点については、例
えば、特開平６−２７５８２３号公報等に開示されてい
る。
【０００７】そのため、ＬＳＩ内部を一様に上記構造の
トランジスタにすると、上記問題によりＬＳＩ特性のマ
ージンの低下につながっていた。従って、本発明は製造
工程の増大を招くことなしに、周辺回路部における接合
容量の増大や接合耐圧の低下という問題の低減を可能と
する半導体装置とその製造方法を提供することを目的と
する。
トランジスタにすると、上記問題によりＬＳＩ特性のマ
ージンの低下につながっていた。従って、本発明は製造
工程の増大を招くことなしに、周辺回路部における接合
容量の増大や接合耐圧の低下という問題の低減を可能と
する半導体装置とその製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】そこで、請求項１に記載
した本発明の半導体装置は、メモリセル部に形成される
メモリセルトランジスタは素子分離膜下に異なる注入条
件で形成する第１，第２のチャネルストッパ層形成用の
一導電型の不純物がチャネル領域下方の深い位置に注入
された第１，第２のチャネルイオン注入層とチャネル領
域下に一導電型の不純物が注入された第３のチャネルイ
オン注入層とを有し、周辺回路部に形成されるトランジ
スタは素子分離膜下に形成する第１のチャネルストッパ
層形成用の一導電型の不純物がチャネル領域下方の深い
位置に注入された第１のチャネルイオン注入層とチャネ
ル領域下に前記メモリセルトランジスタのチャネル領域
下と同時に一導電型の不純物が注入された第３のチャネ
ルイオン注入層とを有することを特徴とするものであ
る。
した本発明の半導体装置は、メモリセル部に形成される
メモリセルトランジスタは素子分離膜下に異なる注入条
件で形成する第１，第２のチャネルストッパ層形成用の
一導電型の不純物がチャネル領域下方の深い位置に注入
された第１，第２のチャネルイオン注入層とチャネル領
域下に一導電型の不純物が注入された第３のチャネルイ
オン注入層とを有し、周辺回路部に形成されるトランジ
スタは素子分離膜下に形成する第１のチャネルストッパ
層形成用の一導電型の不純物がチャネル領域下方の深い
位置に注入された第１のチャネルイオン注入層とチャネ
ル領域下に前記メモリセルトランジスタのチャネル領域
下と同時に一導電型の不純物が注入された第３のチャネ
ルイオン注入層とを有することを特徴とするものであ
る。
【０００９】また、請求項２に記載した本発明の半導体
装置の製造方法は、メモリセル部と周辺回路部とをそれ
ぞれ素子分離する素子分離膜を形成した後、一導電型の
不純物を素子分離膜を貫通する条件でイオン注入して、
メモリセル部及び周辺回路部の素子分離膜下に第１のチ
ャネルストッパ層を形成すると共にメモリセル部及び周
辺回路部のチャネル領域下方の深い位置に第１のチャネ
ルイオン注入層とを形成する。次に、前記周辺回路部上
にホトレジスト膜を形成した後に、一導電型の不純物を
メモリセル部の素子分離膜を貫通する条件で、かつ前記
第１のチャネルストッパ層及び第１のチャネルイオン注
入層を形成する際の加速電圧より低い条件でイオン注入
して、メモリセル部及び周辺回路部の素子分離膜下に第
２のチャネルストッパ層を形成すると共にメモリセル部
及び周辺回路部のチャネル領域下方の深い位置に第２の
チャネルイオン注入層とを形成する。続いて、前記ホト
レジスト膜を除去した後に、一導電型の不純物を注入し
て前記メモリセルトランジスタ及び周辺回路部に形成さ
れるトランジスタの各チャネル領域下に第３のチャネル
イオン注入層を形成する工程とを有することを特徴とす
るものである。
装置の製造方法は、メモリセル部と周辺回路部とをそれ
ぞれ素子分離する素子分離膜を形成した後、一導電型の
不純物を素子分離膜を貫通する条件でイオン注入して、
メモリセル部及び周辺回路部の素子分離膜下に第１のチ
ャネルストッパ層を形成すると共にメモリセル部及び周
辺回路部のチャネル領域下方の深い位置に第１のチャネ
ルイオン注入層とを形成する。次に、前記周辺回路部上
にホトレジスト膜を形成した後に、一導電型の不純物を
メモリセル部の素子分離膜を貫通する条件で、かつ前記
第１のチャネルストッパ層及び第１のチャネルイオン注
入層を形成する際の加速電圧より低い条件でイオン注入
して、メモリセル部及び周辺回路部の素子分離膜下に第
２のチャネルストッパ層を形成すると共にメモリセル部
及び周辺回路部のチャネル領域下方の深い位置に第２の
チャネルイオン注入層とを形成する。続いて、前記ホト
レジスト膜を除去した後に、一導電型の不純物を注入し
て前記メモリセルトランジスタ及び周辺回路部に形成さ
れるトランジスタの各チャネル領域下に第３のチャネル
イオン注入層を形成する工程とを有することを特徴とす
るものである。
【００１０】
【発明の実施の形態】以下、本発明の一実施の形態の半
導体装置とその製造方法について図１乃至図６を基に説
明する。先ず、図１に示すように一導電型、例えばＰ型
の半導体基板１（メモリセル部Ａ及び周辺回路部Ｂが形
成される。）上に後述する素子分離膜としてのＬＯＣＯ
Ｓ酸化膜４形成領域上に開口を有するようにパッド酸化
膜２及び耐酸化性膜としてのシリコン窒化膜３を積層し
た後、図２に示すように該酸化膜２及びシリコン窒化膜
３をマスクにしてＬＯＣＯＳ法により基板表層を熱酸化
してＬＯＣＯＳ酸化膜４を形成する。
導体装置とその製造方法について図１乃至図６を基に説
明する。先ず、図１に示すように一導電型、例えばＰ型
の半導体基板１（メモリセル部Ａ及び周辺回路部Ｂが形
成される。）上に後述する素子分離膜としてのＬＯＣＯ
Ｓ酸化膜４形成領域上に開口を有するようにパッド酸化
膜２及び耐酸化性膜としてのシリコン窒化膜３を積層し
た後、図２に示すように該酸化膜２及びシリコン窒化膜
３をマスクにしてＬＯＣＯＳ法により基板表層を熱酸化
してＬＯＣＯＳ酸化膜４を形成する。
【００１１】次に、前記ＬＯＣＯＳ酸化膜４をマスクに
して前記シリコン窒化膜３及びパッド酸化膜２をエッチ
ングして除去する。そして、図３に示すように前記基板
上を熱酸化して前記ＬＯＣＯＳ酸化膜４以外のチャネル
形成領域上におよそ２００Åの膜厚のスキャッタ酸化膜
５を形成した後、例えば、Ｐ型不純物としてボロンイオ
ン（11Ｂ+ ）を前記ＬＯＣＯＳ酸化膜４を貫通する条
件、およそ１４０ＫｅＶの加速電圧で、およそ５×１０
12／ｃｍ2 の注入量でメモリセル部Ａ及び周辺回路部Ｂ
下のＬＯＣＯＳ酸化膜４下及びチャネル領域の下方深く
に注入する。これにより、ＬＯＣＯＳ酸化膜４下に注入
されたイオンは、反転防止用のチャネルストッパ層６を
形成し、チャネル領域の下方深くに注入されたイオン
は、短チャネル効果抑制用の第１のチャネルイオン注入
層７を形成する。
して前記シリコン窒化膜３及びパッド酸化膜２をエッチ
ングして除去する。そして、図３に示すように前記基板
上を熱酸化して前記ＬＯＣＯＳ酸化膜４以外のチャネル
形成領域上におよそ２００Åの膜厚のスキャッタ酸化膜
５を形成した後、例えば、Ｐ型不純物としてボロンイオ
ン（11Ｂ+ ）を前記ＬＯＣＯＳ酸化膜４を貫通する条
件、およそ１４０ＫｅＶの加速電圧で、およそ５×１０
12／ｃｍ2 の注入量でメモリセル部Ａ及び周辺回路部Ｂ
下のＬＯＣＯＳ酸化膜４下及びチャネル領域の下方深く
に注入する。これにより、ＬＯＣＯＳ酸化膜４下に注入
されたイオンは、反転防止用のチャネルストッパ層６を
形成し、チャネル領域の下方深くに注入されたイオン
は、短チャネル効果抑制用の第１のチャネルイオン注入
層７を形成する。
【００１２】続いて、図４に示すように前記周辺回路部
Ｂ上にホトレジスト膜８を形成した後、前記メモリセル
部ＡにＬＯＣＯＳ酸化膜４を貫通する条件、およそ１２
０ＫｅＶの加速電圧で、およそ３×１０12／ｃｍ2 の注
入量でボロンイオン（11Ｂ+）を注入してＬＯＣＯＳ酸
化膜４下に第２のチャネルストッパ層９を形成すると共
に、チャネル領域の下方深くに第２のチャネルイオン注
入層１０を形成する。
Ｂ上にホトレジスト膜８を形成した後、前記メモリセル
部ＡにＬＯＣＯＳ酸化膜４を貫通する条件、およそ１２
０ＫｅＶの加速電圧で、およそ３×１０12／ｃｍ2 の注
入量でボロンイオン（11Ｂ+）を注入してＬＯＣＯＳ酸
化膜４下に第２のチャネルストッパ層９を形成すると共
に、チャネル領域の下方深くに第２のチャネルイオン注
入層１０を形成する。
【００１３】更に、前記ホトレジスト膜８を除去した
後、図５に示すように前記ＬＯＣＯＳ酸化膜４をマスク
にしてボロンイオン（11Ｂ+ ）をおよそ５０ＫｅＶの加
速電圧で、およそ１×１０11／ｃｍ2 の注入量でチャネ
ル領域下に注入して、Ｎチャネル型ＭＯＳトランジスタ
のしきい値電圧調整用の第２のチャネルイオン注入層１
１を形成する。
後、図５に示すように前記ＬＯＣＯＳ酸化膜４をマスク
にしてボロンイオン（11Ｂ+ ）をおよそ５０ＫｅＶの加
速電圧で、およそ１×１０11／ｃｍ2 の注入量でチャネ
ル領域下に注入して、Ｎチャネル型ＭＯＳトランジスタ
のしきい値電圧調整用の第２のチャネルイオン注入層１
１を形成する。
【００１４】これにより、従来の問題であったメモリセ
ル部Ａの素子分離を行うためのチャネルストッパ層形成
用のイオン注入を周辺回路部Ｂにも注入することで発生
していた、接合容量が増大するとか、接合耐圧が低下す
ることにより昇圧電圧を下げなくてはいけない等の問題
を低減することができる。すなわち、本発明ではメモリ
セル部Ａと周辺回路部Ｂに形成する必要素子分離幅が異
なる（周辺回路部の方が広くて良い。）ことを利用し
て、先ず、周辺回路部Ｂの素子分離に十分なチャネルス
トッパ層形成用のイオン注入を全面に行った後、メモリ
セル部Ａの素子分離に必要なイオン注入を補うためにメ
モリセルトランジスタのしきい値調整用のイオン注入を
メモリセル部のＬＯＣＯＳ膜下にも注入することで、メ
モリセル部の素子分離特性が低下することがなく、更に
はメモリセルトランジスタのしきい値電圧も所望のしき
い値電圧を保障することができる。
ル部Ａの素子分離を行うためのチャネルストッパ層形成
用のイオン注入を周辺回路部Ｂにも注入することで発生
していた、接合容量が増大するとか、接合耐圧が低下す
ることにより昇圧電圧を下げなくてはいけない等の問題
を低減することができる。すなわち、本発明ではメモリ
セル部Ａと周辺回路部Ｂに形成する必要素子分離幅が異
なる（周辺回路部の方が広くて良い。）ことを利用し
て、先ず、周辺回路部Ｂの素子分離に十分なチャネルス
トッパ層形成用のイオン注入を全面に行った後、メモリ
セル部Ａの素子分離に必要なイオン注入を補うためにメ
モリセルトランジスタのしきい値調整用のイオン注入を
メモリセル部のＬＯＣＯＳ膜下にも注入することで、メ
モリセル部の素子分離特性が低下することがなく、更に
はメモリセルトランジスタのしきい値電圧も所望のしき
い値電圧を保障することができる。
【００１５】次に、図６に示すようにメモリセル部Ａ及
び周辺回路部Ｂのチャネル領域上にＭＯＳトランジスタ
を形成するため、先ず、前述のスキャッタ酸化膜を除去
した後に、ゲート酸化膜を形成し、ゲート電極１２Ａ，
１２Ｂを形成した後に、該ゲート電極１２Ａ，１２Ｂの
端部に隣接するように逆導電型、例えば、Ｎ型不純物と
してリンイオン（31Ｐ+）を基板表層に注入して、第１
のソース・ドレイン拡散層１３，１４を形成する。続い
て、前記第１，第２のゲート電極１２Ａ，１２Ｂを被覆
するように全面に酸化膜を形成した後に、異方性エッチ
ングして図６に示すように第１，第２のゲート電極１２
Ａ，１２Ｂの側壁部に前記ゲート絶縁膜と一体化したサ
イドウォールスペーサ膜１５を形成する。そして、メモ
リセル部Ａ上に図示しないホトレジスト膜を形成した
後、該ホトレジスト膜をマスクにして周辺回路部Ｂに逆
導電型、例えば、Ｎ型不純物としてヒ素イオン（75Ａｓ
+）を基板表層に注入して、第２のソース・ドレイン拡
散層１６，１７を形成する。これにより、周辺回路部Ｂ
に形成されるトランジスタは、ＬＤＤ構造をなしてい
る。
び周辺回路部Ｂのチャネル領域上にＭＯＳトランジスタ
を形成するため、先ず、前述のスキャッタ酸化膜を除去
した後に、ゲート酸化膜を形成し、ゲート電極１２Ａ，
１２Ｂを形成した後に、該ゲート電極１２Ａ，１２Ｂの
端部に隣接するように逆導電型、例えば、Ｎ型不純物と
してリンイオン（31Ｐ+）を基板表層に注入して、第１
のソース・ドレイン拡散層１３，１４を形成する。続い
て、前記第１，第２のゲート電極１２Ａ，１２Ｂを被覆
するように全面に酸化膜を形成した後に、異方性エッチ
ングして図６に示すように第１，第２のゲート電極１２
Ａ，１２Ｂの側壁部に前記ゲート絶縁膜と一体化したサ
イドウォールスペーサ膜１５を形成する。そして、メモ
リセル部Ａ上に図示しないホトレジスト膜を形成した
後、該ホトレジスト膜をマスクにして周辺回路部Ｂに逆
導電型、例えば、Ｎ型不純物としてヒ素イオン（75Ａｓ
+）を基板表層に注入して、第２のソース・ドレイン拡
散層１６，１７を形成する。これにより、周辺回路部Ｂ
に形成されるトランジスタは、ＬＤＤ構造をなしてい
る。
【００１６】このとき、メモリセル部Ａ上に形成される
ゲート電極１２Ａは、従来と同様に、この部分のしきい
値電圧が周辺回路部Ｂのしきい値電圧より高く設定され
ているので当該周辺回路部Ｂに形成されるゲート電極１
２Ｂに比してゲート長を短く形成しても、リーク電流を
防ぐことができる。このように、本来であれば、工程数
の増大となるところを、工程を増大させることなしに、
従来の問題であった、周辺回路部Ｂの接合容量を必要最
低限に抑制することができ、更には周辺回路部Ｂの接合
耐圧及び接合リークの劣化を抑制することができる。
ゲート電極１２Ａは、従来と同様に、この部分のしきい
値電圧が周辺回路部Ｂのしきい値電圧より高く設定され
ているので当該周辺回路部Ｂに形成されるゲート電極１
２Ｂに比してゲート長を短く形成しても、リーク電流を
防ぐことができる。このように、本来であれば、工程数
の増大となるところを、工程を増大させることなしに、
従来の問題であった、周辺回路部Ｂの接合容量を必要最
低限に抑制することができ、更には周辺回路部Ｂの接合
耐圧及び接合リークの劣化を抑制することができる。
【００１７】そして、特に図示しないが、図６に示すメ
モリセル部Ａに形成されるメモリセルトランジスタの第
１のドレイン拡散層１４上には蓄積電極と該蓄積電極上
に形成される誘電体膜と該誘電体膜を介して蓄積電極に
対向する対向電極とから成るキャパシタが形成されるこ
とにより、半導体装置が製造される。また、本発明は説
明を省略したが、ＣＭＯＳ半導体装置に対しても同様に
適用されるものである。
モリセル部Ａに形成されるメモリセルトランジスタの第
１のドレイン拡散層１４上には蓄積電極と該蓄積電極上
に形成される誘電体膜と該誘電体膜を介して蓄積電極に
対向する対向電極とから成るキャパシタが形成されるこ
とにより、半導体装置が製造される。また、本発明は説
明を省略したが、ＣＭＯＳ半導体装置に対しても同様に
適用されるものである。
【００１８】
【発明の効果】以上、本発明の半導体装置とその製造方
法によれば、製造工程を増大させることなしに、従来の
問題であった、周辺回路部の接合容量を必要最低限に抑
制することができ、更には周辺回路部の接合耐圧及び接
合リークの劣化を抑制することができる。すなわち、従
来ではメモリセル部と周辺回路部の素子分離を図る際に
メモリセル部の素子分離を行うためのチャネルストッパ
層形成用のイオン注入を周辺回路部にも注入すること
で、接合容量が増大するとか、接合耐圧が低下し、昇圧
電圧を下げる必要が生ずる等の問題の発生を招いていた
が、本発明ではメモリセル部と周辺回路部に形成する必
要素子分離幅が異なる（周辺回路部の方が広くて良
い。）ことを利用して、先ず、周辺回路部の素子分離に
十分なチャネルストッパ層形成用のイオン注入を全面に
行った後、メモリセル部の素子分離に必要なイオン注入
を補うためにメモリセルトランジスタのしきい値調整用
のイオン注入をメモリセル部のＬＯＣＯＳ膜下にも注入
することで、メモリセル部の素子分離特性が低下するこ
とがなく、更にはメモリセルトランジスタのしきい値電
圧も所望しきい値電圧を保障することができる。
法によれば、製造工程を増大させることなしに、従来の
問題であった、周辺回路部の接合容量を必要最低限に抑
制することができ、更には周辺回路部の接合耐圧及び接
合リークの劣化を抑制することができる。すなわち、従
来ではメモリセル部と周辺回路部の素子分離を図る際に
メモリセル部の素子分離を行うためのチャネルストッパ
層形成用のイオン注入を周辺回路部にも注入すること
で、接合容量が増大するとか、接合耐圧が低下し、昇圧
電圧を下げる必要が生ずる等の問題の発生を招いていた
が、本発明ではメモリセル部と周辺回路部に形成する必
要素子分離幅が異なる（周辺回路部の方が広くて良
い。）ことを利用して、先ず、周辺回路部の素子分離に
十分なチャネルストッパ層形成用のイオン注入を全面に
行った後、メモリセル部の素子分離に必要なイオン注入
を補うためにメモリセルトランジスタのしきい値調整用
のイオン注入をメモリセル部のＬＯＣＯＳ膜下にも注入
することで、メモリセル部の素子分離特性が低下するこ
とがなく、更にはメモリセルトランジスタのしきい値電
圧も所望しきい値電圧を保障することができる。
【図１】本発明の一実施の形態の半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図２】本発明の一実施の形態の半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図３】本発明の一実施の形態の半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図４】本発明の一実施の形態の半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図５】本発明の一実施の形態の半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
【図６】本発明の一実施の形態の半導体装置の製造方法
を示す第６の断面図である。
を示す第６の断面図である。
【図７】従来の半導体装置の製造方法を示す第１の断面
図である。
図である。
【図８】従来の半導体装置の製造方法を示す第２の断面
図である。
図である。
【図９】従来の半導体装置の製造方法を示す第３の断面
図である。
図である。
【図１０】従来の半導体装置の製造方法を示す第４の断
面図である。
面図である。
【図１１】従来の半導体装置の製造方法を示す第５の断
面図である。
面図である。
【図１２】従来の半導体装置の製造方法を示す第６の断
面図である。
面図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板上にメモリセル部
に形成されるメモリセルトランジスタと周辺回路部に形
成されるトランジスタを有する半導体装置において、 前記メモリセルトランジスタは素子分離膜下に異なる注
入条件で形成する第１，第２のチャネルストッパ層形成
用の一導電型の不純物がチャネル領域下方の深い位置に
注入された第１，第２のチャネルイオン注入層とチャネ
ル領域下に一導電型の不純物が注入された第３のチャネ
ルイオン注入層とを有し、 前記周辺回路部に形成されるトランジスタは素子分離膜
下に形成する第１のチャネルストッパ層形成用の一導電
型の不純物がチャネル領域下方の深い位置に注入された
第１のチャネルイオン注入層とチャネル領域下に前記メ
モリセルトランジスタのチャネル領域下と同時に一導電
型の不純物が注入された第３チャネルイオン注入層とを
有することを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板上にメモリセル部
に形成されるメモリセルトランジスタと周辺回路部に形
成されるトランジスタとを有する半導体装置の製造方法
において、 前記メモリセルトランジスタ及び周辺回路部に形成され
るトランジスタをそれぞれ素子分離する素子分離膜を形
成する工程と、 一導電型の不純物を素子分離膜を貫通する条件でイオン
注入してメモリセル部及び周辺回路部の素子分離膜下に
第１のチャネルストッパ層を形成すると共にメモリセル
部及び周辺回路部のチャネル領域下方の深い位置に第１
のチャネルイオン注入層とを形成する工程と、 前記周辺回路部上にホトレジスト膜を形成した後に一導
電型の不純物をメモリセル部の素子分離膜を貫通する条
件で、かつ前記第１のチャネルストッパ層及び第１のチ
ャネルイオン注入層を形成する際の加速電圧より低い条
件でイオン注入してメモリセル部及び周辺回路部の素子
分離膜下に第２のチャネルストッパ層を形成すると共に
メモリセル部及び周辺回路部のチャネル領域下方の深い
位置に第２のチャネルイオン注入層とを形成する工程
と、 前記ホトレジスト膜を除去した後に一導電型の不純物を
注入して前記メモリセルトランジスタ及び周辺回路部に
形成されるトランジスタの各チャネル領域下に第３のチ
ャネルイオン注入層を形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9301276A JPH11135750A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9301276A JPH11135750A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135750A true JPH11135750A (ja) | 1999-05-21 |
Family
ID=17894881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9301276A Pending JPH11135750A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135750A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093192A1 (ja) * | 2003-04-10 | 2004-10-28 | Fujitsu Limited | 半導体装置とその製造方法 |
| JP2007234878A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 半導体装置 |
| KR100793672B1 (ko) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
-
1997
- 1997-10-31 JP JP9301276A patent/JPH11135750A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093192A1 (ja) * | 2003-04-10 | 2004-10-28 | Fujitsu Limited | 半導体装置とその製造方法 |
| JPWO2004093192A1 (ja) * | 2003-04-10 | 2006-07-06 | 富士通株式会社 | 半導体装置とその製造方法 |
| US7323754B2 (en) | 2003-04-10 | 2008-01-29 | Fujitsu Limited | Semiconductor device and its manufacture method |
| US7605041B2 (en) | 2003-04-10 | 2009-10-20 | Fujitsu Microelectronics Limited | Semiconductor device and its manufacture method |
| JP4942009B2 (ja) * | 2003-04-10 | 2012-05-30 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100793672B1 (ko) * | 2005-05-27 | 2008-01-10 | 후지쯔 가부시끼가이샤 | 반도체 장치와 그 제조 방법 |
| JP2007234878A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 半導体装置 |
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