JP2007234878A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタを高耐圧に保持することができ、しかも、トランジスタが形成される領域の占有面積を縮小することが可能な半導体装置を提供する。
【解決手段】基板４上に形成された複数のトランジスタ１２は、ゲート電極１５を共有している。素子分離領域１６は、複数のトランジスタ１２を分離する。複数のトランジスタ１２の形成領域に、複数の前記第１のトランジスタのソース、ドレイン領域を含み、その領域の深さよりも深く、トランジスタ１２の閾値電圧を設定する不純物領域１９が形成されている。
【選択図】 図１

Description

本発明は、例えば電気的に書き換え可能な半導体記憶装置の周辺回路に適用され、高耐圧トランジスタにより構成された半導体装置に関する。
不揮発性半導体記憶装置の１つとして、ＮＡＮＤ型ＥＥＰＲＯＭがある（例えば特許文献１参照）。ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡＮＤセルの書き込み時は、データ選択線としてのワード線に１５Ｖから４０Ｖの範囲の正の書き込み高電圧Ｖｐｇｍが印加され、データ転送線としてのビット線には０Ｖか電圧Ｖｄｄが印加される。ここで、Ｖｄｄは１Ｖから５Ｖの範囲の電圧である。Ｖｐｇｍは、ワード線を駆動するための駆動信号線より供給される。ワード線用の駆動信号線とワード線との間には、ワード線接続トランジスタが配置されている。このワード線接続トランジスタは、プログラム選択／非選択ブロックによって、Ｖｐｇｍをワード線に転送するか否かをスイッチングする。Ｖｄｄはビット線を駆動する駆動信号線によって供給される。ビット線用の駆動信号線とビット線との間には、ビット線接続トランジスタが配置されている。このビット線接続トランジスタは、プログラムしないセルが接続されたビット線にはＶｄｄを転送し、プログラムするセルが接続されたビット線には０Ｖを転送するように制御される。
ＮＡＮＤセルの消去時、選択された消去ブロックのワード線には０Ｖが印加され、非選択の消去ブロック、すなわち、消去しないブロックのワード線には１５Ｖから３０Ｖの範囲の正の高電圧Ｖｅｒａが印加される。このとき、ビット線は浮遊状態に保持される。ＮＡＮＤセルが形成されたウェルの電位が０ＶからＶｅｒａに上昇するに従って、容量結合によりビット線には高電圧Ｖｅｒａが印加される。しかし、ビット線接続トランジスタをオフとすることにより、センスアンプに高電圧が印加されないようにしている。このため、センスアンプ側の回路は、１５Ｖ以上の高耐圧トランジスタが不要となり、絶縁耐圧が低く、ゲート絶縁膜の薄いトランジスタを用いることができる。これにより、高耐圧トランジスタでセンスアンプ側の回路を構成した場合よりもセンスアンプ側の回路の面積を大幅に縮小することができる。
上記のように、ワード線接続トランジスタ及びビット線接続トランジスタは、メモリセルの書き込み、消去時に１５Ｖ以上のＶｐｇｍ又はＶｅｒａをカットオフする必要がある。このため、１５Ｖ以上の接合耐圧を有するトランジスタが必要となる。しかし、トランジスタの耐圧を高くしようとすると、ゲート電極長や、ゲート電極とコンタクトとの間の距離等を大きくする必要がある。この結果、トランジスタのサイズが大型化し、チップ面積が増大するという問題を有している。
特開２００２−３２４４００号公報
本発明は、トランジスタを高耐圧に保持することができ、しかも、トランジスタが形成される領域の占有面積を縮小することが可能な半導体装置を提供しようとするものである。
本発明の半導体装置の態様は、第１導電型の半導体基板と、前記基板上に第１のゲート電極を共有して配置され、ソース、ドレイン領域の一方を構成する第２導電型の第１の拡散層と、前記ソース、ドレイン領域の他方を構成する第２導電型の第２の拡散層とを有する複数の第１のトランジスタと、前記基板内に形成され、複数の前記第１のトランジスタをそれぞれ分離する素子分離領域と、複数の前記第１のトランジスタの形成領域に形成され、複数の前記第１のトランジスタのソース、ドレイン領域を含み、その領域の深さよりも深く形成された前記第１のトランジスタの閾値電圧を設定する第１導電型の不純物領域とを具備することを特徴とする。
本発明によれば、トランジスタを高耐圧に保持することができ、しかも、トランジスタが形成される領域の占有面積を縮小することが可能な半導体装置を提供できる。
以下、本発明の実施の形態について、図面を参照して説明する。
また、以下の説明において、ビット線接続トランジスタのソースからドレインに向かうチャネル長方向を「第１の方向」、チャネル長と直行するチャネル幅方向を「第２の方向」と定義する。「チャネル幅に垂直な方向」は「第１の方向」と同義であり、また「チャネル幅に平行な方向」は「第２の方向」と同義である。
図２は、第１の実施形態に適用されるＮＡＮＤ型ＥＥＰＲＯＭの回路構成を示している。図３（ａ）はメモリセルアレイの基本構成となるＮＡＮＤセルの回路図を示し、図３（ｂ）はＮＡＮＤセルの平面図を示している。図４（ａ）、図４（ｂ）は、それぞれ図３（ｂ）に示す４ａ−４ａ線、４ｂ−４ｂ線に沿った断面図である。各図面において同一部分には同一符号を付している。
図２、図３（ａ）（ｂ）において、ＮＡＮＤセルは、直列に接続された複数のメモリセルＭＣ０〜ＭＣｍにより構成される。各ＮＡＮＤセルは、ビット線ＢＬ０、ＢＬ１〜ＢＬｎに接続された選択トランジスタＳ２とソース線ＳＬに接続された選択トランジスタＳ１との間に接続されている。複数のＮＡＮＤセルはワード線ＷＬ０、ＷＬ１〜ＷＬｍと選択ゲート線ＳＧＳ，ＳＧＤを共有してブロックを形成し、このブロックが複数配列されてメモリセルアレイが形成される。
図４（ａ）（ｂ）に示すように、Ｐ型基板４上にＮ型ウェル５が形成され、前記Ｎ型ウェル５に囲まれるようにＰ型ウェル６が配置されている。Ｐ型ウェル６の表面領域にＮＡＮＤセル及び選択トランジスタが形成される。このようなウェル構造により、消去時にＰ型ウェル６にＰ型基板４と独立に１５Ｖ以上の正の高電圧を印加することが可能となっている。
図２に示すロウデコーダ２は、入力アドレスをデコードしてブロックを選択可能とするデコーダ７と、デコーダ７の出力信号に応じて転送ゲート電極８に電圧を転送するためのレベルシフタ９と、ワード線や選択ゲート線に電圧を転送するための複数のワード線接続トランジスタ１０とにより構成されている。
複数のワード線接続トランジスタ１０は、一方の拡散層がワード線ＷＬ０〜ＷＬｍや選択ゲート線ＳＧＳ，ＳＧＤに接続され、他方が図示せぬＣＧドライバ又はＳＧドライバに接続されている。
また、各ＮＡＮＤセルに接続されたビット線ＢＬ０〜ＢＬｎは、ビット線接続トランジスタ１２を介してシールド電源ノード回路１１及びセンスアンプ３に接続される。センスアンプ３はデータの読み出し、書き込み時に、データを一時的に保存する図示せぬラッチ回路を有している。
図２において、シールド電源ノード１１は、センスアンプ３とメモリセルアレイ１を挟んで対向する位置に配置している。しかし、後述するように、センスアンプ３とシールド電源ノード１１はメモリセルアレイ１に対して同じ方向に形成してもよい。
尚、ビット線は第１の方向に伸びるように形成され、ワード線は第２の方向に伸びるように形成される。この構成は、高密度にビット線接続トランジスタ１２を配置するために望ましい。
また、図２において、ワード線接続トランジスタ１０とビット線接続トランジスタ１２を示すシンボルは、高耐圧トランジスタであることを示している。
さらに、図３（ｂ）、図４（ａ）（ｂ）において、ＮＡＮＤセルを構成する複数のメモリセルは、Ｐ型ウェル６内に形成された隣接する拡散層１７を共有し、各メモリセルは、ゲート絶縁膜２５上に形成された浮遊ゲート２２、ゲート間絶縁膜２４、制御ゲート２７が順次積層されて構成されている。選択トランジスタＳ１、Ｓ２もメモリセルと同様の構成とされている。但し、ゲート間絶縁膜の一部が除去され、浮遊ゲートと制御ゲートが電気的に接続されている。各メモリセル及び選択トランジスタの側壁には側壁絶縁膜２８が形成されている。これらメモリセル及び選択トランジスタは、層間絶縁膜２６により覆われている。この層間絶縁膜２６の上にビット線ＢＬが形成され、このビット線ＢＬは、コンタクト１８を介して選択トランジスタＳ２の一方の拡散層１７に接続されている。また、層間絶縁膜２６内に形成されたソース線ＳＬは、コンタクト２９を介して選択トランジスタＳ１の一方の拡散層１７に接続されている。前記ビット線ＢＬは絶縁膜２３により覆われている。
図５（ａ）は、ＮＡＮＤ型ＥＥＰＲＯＭの消去時の模式図である。この図において、ビット線ＢＬの電圧に注目して消去動作を説明する。図５（ａ）に示すように、消去時にはセルアレイが形成されたウェル６に１５Ｖから３０Ｖの範囲の正の消去電圧Ｖｅｒａが印加される。この結果、メモリセルの浮遊ゲート電極とチャネル間が高電界になりＦＮ（Fowler-Nordheim）電流が流れることにより、電子が浮遊ゲートから引き抜かれる。このため、セルの閾値電圧がマイナス側にシフトし、データが消去される。
この際、複数のビット線接続トランジスタ１２のゲート電極には、例えば０ＶからＶｄｄの電圧が供給され、センスアンプ３に接続されるソース又はドレイン電極には、ゲート電極に供給される電圧以上の電圧が印加される。このため、ビット線接続トランジスタ１２はオフ状態となっている。したがって、ビット線ＢＬは浮遊状態に保たれるため、ビット線ＢＬはＰ型ウェル６との容量結合によってほぼ消去電圧Ｖｅｒａまで昇圧される。ビット線ＢＬに接続されたセンスアンプ３やシールド電源ノード回路１１は、５Ｖ以下の電圧範囲で動作する低耐圧トランジスタによって構成されている。このため、消去電圧Ｖｅｒａが印加されるとトランジスタが破壊される。したがって、ビット線接続トランジスタ１２は、消去電圧Ｖｅｒａがセンスアンプ３やシールド電源ノード回路１１に転送されないようにカットオフする役割を有している。
図５（ｂ）〜図５（ｅ）は、ビット線接続トランジスタ１２の電圧関係を示している。図５（ｂ）に示すように、ビット線接続トランジスタ１２のドレイン電極Ｄがビット線に接続され、ソース電極Ｓがセンスアンプに接続される。消去動作時において、ビット線は消去電圧Ｖｅｒａまで昇圧され、これがドレイン電極Ｄに印加される。Ｖｅｒａがソース電極Ｓに転送されることを防ぐため、ビット線接続トランジスタ１２をカットオフさせる必要がある。図５（ｃ）〜図５（ｅ）は、ビット線接続トランジスタ１２をカットオフさせるために必要な電圧の例を示している。ソース電極Ｓ／ゲート電極Ｇに、例えば０Ｖ／０Ｖ、Ｖｄｄ／Ｖｄｄ、或いはフローティング／Ｖｄｄ等の電圧を印加することにより、ビット線接続トランジスタ１２をカットオフさせることができる。ここで、Ｖｄｄは１Ｖから５Ｖの範囲の電圧である。ここで、特徴的なことは、ソース電極Ｓには５Ｖ以下の正の電圧Ｖｄｄしか印加されないのに対して、ドレイン電極Ｄには１５Ｖから３０Ｖの範囲の正の高電圧Ｖｅｒａが印加されることである。
一方、ＮＡＮＤセルの書き込み時にはワード線に１５Ｖから４０Ｖの範囲の正の書き込み高電圧Ｖｐｇｍが印加され、ビット線には０Ｖか電圧Ｖｄｄが印加される。ここで、Ｖｄｄは１Ｖから５Ｖの範囲の電圧である。Ｖｐｇｍは、ワード線用の駆動信号線ＣＧ０〜ＣＧｍ（ｍは自然数）より供給される。この電圧Ｖｐｇｍは、ワード線接続トランジスタ１０を介して選択的にワード線に転送される。Ｖｄｄはビット線用の駆動信号線によって供給される。この電圧Ｖｄｄは、ビット線接続トランジスタ介してプログラムしないセルが接続されたビット線に供給される。また、プログラムするセルが接続されたビット線には、ビット線接続トランジスタ介して０Ｖが供給される。
以上より、本発明者らは、複数のビット線接続トランジスタ１２において、ビット線が接続されるドレイン端子間の電位差はＶｄｄ以下であるため、例えば１５Ｖ以上の接合耐圧及びパンチスルー耐圧は不要であることを見出した。
一方、以上のように、ビット線接続トランジスタ１２は、１５Ｖから３０Ｖの範囲の消去電圧Ｖｅｒａを転送又はカットオフする必要がある。このため、ドレイン電極のジャンクション耐圧性能はＶｅｒａ以上である必要がある。また、ドレイン電極とソース電極間のカットオフ耐圧、つまり、例えばゲート電極及びソース電極を０Ｖとし、ドレイン電圧を印加した場合のパンチスルーリーク電流を、例えば１０ｎＡ以下とする必要がある。このため、この場合のドレインの耐圧性能もＶｅｒａ以上である必要がある。
図１（ａ）乃至（ｄ）は、第１の実施形態に係るビット線接続トランジスタ１２を示している。第１の実施形態以降の図面は、説明の便宜上、配線層を省略し、コンタクト以下のパターンに限定して示している。
図１（ａ）は、複数のビット線接続トランジスタの平面図を示し、図１（ｂ）は、図１（ａ）に示す１ｂ−１ｂ線に沿ったソース、ドレイン領域の中央を通る断面図を示している。図１（ｃ）は、図１（ａ）の１ｃ−１ｃ線に沿ったソース、ドレイン領域を通る断面図を示し、図１（ｄ）は図１（ａ）の１ｄ−１ｄ線に沿ったゲート電極１５中央を通る断面図を示している。
図１（ａ）に示すように、複数のビット線接続トランジスタ１２は、ゲート電極１５を共有して配置されている。図２に示す回路図において、複数のビット線接続トランジスタ１２は、一列に配置しているが、パターン平面においては、ゲート電極１５が複数列に分割して配置される。図１（ａ）は、そのうちの２列を示している。
図１（ａ）乃至（ｄ）において、複数のビット線接続トランジスタ１２は、それぞれ素子分離領域１６で分離されたソース、ドレイン領域１７と、これらの間のチャネル領域直上にあるゲート電極１５とから構成される。ソース、ドレイン領域１７は、ｎ＋領域１３と、ｎ−領域１４とにより構成されている。ソース、ドレイン領域１７のうち、一方のｎ＋領域１３は、コンタクトプラグ１８を介してビット線に接続され、他方のｎ＋領域１３は、コンタクトプラグ１８を介してセンスアンプ又はシールド電源ノードに接続される。
コンタクトプラグ１８は、例えばＷ、Ａｌ，Ｃｕなどの金属をバリアメタルＴｉＮ及びＴｉ，ＴａＮを介して半導体領域上に形成した金属プラグや、例えばＢ，Ｐ又はＡｓを１０１８ｃｍ−３から１０２２ｃｍ−３の範囲で添加したポリシリコンプラグを適用できる。
また、ソース、ドレイン領域１７のｎ＋領域１３は、コンタクト抵抗を低減するために、１０１９ｃｍ−３から１０２２ｃｍ−３の範囲で、例えばＰ又はＡｓを添加した領域である。ｎ＋領域１３はコンタクトプラグ１８を含むよう、コンタクトプラグ１８の周り（０μｍ）から１μｍの範囲に形成される。また、ｎ＋領域１３は、接合耐圧を向上するため、素子分離領域１６に接触しないよう、素子分離領域１６から離れて形成される。また、ｎ−領域１４は、ｎ＋領域１３の周りで、素子分離領域１６に接して形成されている。このｎ−領域１４は、例えばＰ又はＡｓを１０１６ｃｍ−３から１０１９ｃｍ−３の範囲で添加した領域であり、所謂ＬＤＤ（lightly doped drain）構造を構成している。これにより、ソース、ドレイン領域１７がドレインとして動作した場合、ｎ＋領域１３とゲート電極１５との電位差を緩和し、表面接合耐圧を向上することができる。
なお、ビット線接続トランジスタ１２のゲート長は、例えば０．５μｍから３μｍの範囲であり、チャネル幅は、例えば１．２μｍから５μｍの範囲である。全てのビット線接続トランジスタ１２は、１×１０１３ｃｍ−３から５×１０１５ｃｍ−３の範囲のｐ型不純物濃度を持つ半導体基板上に形成されている。
第１の実施形態は、図１（ａ）乃至（ｄ）に示すように、従来のビット線接続トランジスタと異なり、閾値電圧を制御するためのｐ型不純物領域１９をチャネル領域付近だけでなく、複数のビット線接続トランジスタ１２が形成されるｐ型基板４（ｐ型ウェル領域６）の全面に形成している。このｐ型不純物領域１９は、例えばホウ素等の不純物イオンを基板に注入して形成される。さらに、第１の実施形態は、従来のように、各トランジスタの周囲に位置する素子分離領域１６内にフィールドストッパーを形成していない。
一般に、閾値電圧を制御するために注入する不純物イオンと、フィールドストッパーとして注入する不純物イオンとは同型のイオンが使われる。このため、閾値電圧を制御するための不純物イオンをフィールドストッパーとして代用することができる。なぜなら、ｐ型不純物領域１９のピーク濃度は、例えば１×１０１５ｃｍ−３から２×１０１７ｃｍ−３の範囲の濃度である。ビット線が接続されるドレイン端子間の電位差は、前述したようにＶｄｄ以下であるため、上記ピーク濃度を有するｐ型不純物領域１９により、十分なパンチスルー耐圧を得られる。
一方、ビット線が接続されるドレイン端子と半導体基板との接合耐圧は、メモリセル消去時に１５Ｖ以上必要であるが、第１の実施形態のｐ型不純物領域１９のピーク濃度は、１×１０１５ｃｍ−３から２×１０１７ｃｍ−３の範囲である。このため、複数のビット線接続トランジスタが形成される領域の全面にｐ型不純物領域１９を形成した場合においても１５Ｖ以上の接合耐圧を維持することができる。
素子分離領域１６からフィールドストッパーを排除することにより、第２の方向（チャネル幅方向）の素子分離領域１６の幅を０．１μｍから１μｍの範囲で短縮することができる。このため、素子分離領域１６の幅は、従来０．５μｍから３μｍ必要であったが、第１の実施形態によれば、０．４μｍから２μｍとすることができる。したがって、ビット線接続トランジスタ１２が形成される領域の面積を縮小することができる。
上記第1の実施形態によれば、複数のビット線接続トランジスタ１２が形成される領域の全面に、ビット線接続トランジスタ１２の閾値電圧を制御する不純物イオンを注入してｐ型不純物領域１９を形成することにより、従来、素子分離領域に形成していたフィールドストッパーを除去している。このため、隣接するビット線接続トランジスタ１２間の耐圧を保持して、素子分離領域１６の幅をフィールドストッパーの幅の分だけ狭めることができる。したがって、ビット線接続トランジスタ１２の形成領域を縮小することが可能である。
尚、ｐ型不純物領域１９の深さは必ずしも素子分離領域よりも深い必要はなく、ソース、ドレイン領域１７の拡散層の深さよりも深ければよい。このような構成であれば、拡散層と素子分離領域底面の間の耐圧を向上することができる。
（第１の実施形態の変形例１）
図６（ａ）乃至（ｄ）は、第１の実施形態の変形例１を示している。以下の実施形態及び変形例において、第１の実施形態と同一部分には同一符号を付し、異なる部分について説明する。
第１の実施形態は、フィールドストッパーを全く形成しなかった。これに対して、変形例１は、第１の実施形態と同様に、トランジスタの閾値電圧を制御するｐ型不純物領域１９をビット線接続トランジスタ１２の形成領域全面に形成する。さらに、素子分離領域１６のゲート電極１５の下の領域に、チャネル幅に垂直な方向に沿って選択的に高濃度ｐ＋型のフィールドストッパー２０ａを形成している。フィールドストッパー２０ａは、例えばホウ素イオンを素子分離領域１６に注入することにより形成される。このフィールドストッパー２０ａは、素子分離領域１６内及び素子分離領域１６の下方に位置する基板４（ｐ型ウェル領域）内に形成されている。フィールドストッパー２０ａのピーク濃度は、例えば１×１０１６ｃｍ−３乃至２×１０１８ｃｍ−３の範囲に設定される。このフィールドストッパー２０ａは、ビット線側のソース又はドレイン領域の高濃度ｎ＋型領域１３に達しない範囲に形成される。すなわち、フィールドストッパー２０ａの幅は、ゲート電極１５が形成するフィールド反転電圧を維持するため、例えば０．２μｍ以上で１μｍ以下の範囲であることが望ましい。さらに、この幅を有するフィールドストッパー２０ａが、第１の実施形態に示す従来の素子分離領域より狭い幅を有する素子分離領域１６内に形成される。このような構成とした場合においても、ｐ型不純物領域１９が素子分離領域１６の全体に接して形成されているため、耐圧性能の劣化を防止できる。
上記構成において、ドレイン領域に１５Ｖ以上の消去電圧Ｖｅｒａが印加されても、ソース電極及びゲート電極の電圧がＶｄｄ以下の場合には、ゲート端の電圧はＬＤＤ構造により緩和されてＶｅｒａよりも大幅に低下する。しかも、高濃度フィールドストッパー２０ａが素子分離領域１６内及び素子分離領域１６の下方に形成されている。このため、消去時のように、ソース、ドレイン領域間に高電圧が印加された場合でも、ゲート電極１５の下部全体が空乏化されることを防止できる。
上記変形例１によれば、ゲート電極１５を共有する複数のビット線接続トランジスタ１２であって、各ビット線接続トランジスタ１２を分離する素子分離領域１６のゲート電極１５の下方の領域に、チャネル幅に垂直な方向に沿ってフィールドストッパー２０ａを形成している。このため、消去時のように、ソース、ドレイン領域間に高電圧が印加された場合でも、ゲート電極１５の下部全体が空乏化することを防止でき、第１の実施形態と比較して、基板が電気的に浮遊状態となる基板フローティング効果を生じにくい。したがって、基板フローティング効果による閾値変動を防ぐことができる。
さらに、素子分離領域１６のゲート電極１５の下方の領域に、チャネル幅に垂直な方向に沿ってフィールドストッパー２０ａを形成しているため、素子間のパンチスルー耐圧を向上でき、素子分離領域１６の基板表面を介したリーク電流を減少させることができる。
また、変形例１によれば、ゲート電極１５下方の素子分離領域１６のみにフィールドストッパー２０ａを形成している。このため、複数のビット線接続トランジスタ１２が形成される領域の面積を縮小することができ、チップ内において、複数のビット線接続トランジスタ１２が形成される領域の占有面積を縮小できる。
また、高濃度のフィールドストッパー２０ａのチャネル幅に平行な方向の幅は同じ方向の素子分離幅よりも小さい。このため、フィールドストッパー２０ａによるビット線接続トランジスタ１２の閾値電圧の上昇を抑えることができる。
（第１の実施形態の変形例２）
図７（ａ）乃至（ｄ）は、第1の実施形態の変形例２を示している。変形例２は、変形例１の構成に加えて、ビット線接続トランジスタ１２のチャネル幅に平行な方向に沿って、素子分離領域１６の下方にフィールドストッパー２０ｂを形成している。すなわち、複数のビット線接続トランジスタのソース、ドレイン領域１７に対して、チャネル長方向（第1の方向）に隣接する素子分離領域１６に、ゲート電極１５に沿って複数のフィールドストッパー２０ｂが形成されている。このフィールドストッパー２０ｂの形成方法及び不純物濃度は、フィールドストッパー２０ａと同様である。
上記変形例２によれば、チャネル方向（第１の方向）に隣接して配置された複数のビット線接続トランジスタ１２の相互間にフィールドストッパー２０ｂを形成している。このため、変形例１の効果に加えて、チャネル方向に隣接して配置された複数のビット線接続トランジスタ１２間の耐圧性能を劣化することなく第１の方向の隣接するソース、ドレイン領域１７間のパンチスルー耐性を向上することができる。しかも、ビット線接続トランジスタ１２のチャネル幅に平行な方向の寸法を縮小することができる。
（第２の実施形態）
図８、図９（ａ）（ｂ）、図１０（ａ）（ｂ）（ｃ）は、第２の実施形態を示している。第１の実施形態において、図２に示すように、シールド電源ノード１１は、メモリセルアレイ１に対してセンスアンプ３と反対側に配置されている。これに対して、第２の実施形態は、図８に示すように、シールド電源ノード１１をセンスアンプ３側に配置している。このため、シールド電源ノード１１とビット線ＢＬ０〜ＢＬｎとを接続するビット線接続トランジスタ１２もセンスアンプ３側に配置している。センスアンプ３とビット線ＢＬ０〜ＢＬｎとを接続するビット線接続トランジスタ１２と、シールド電源ノード１１とビット線ＢＬ０〜ＢＬｎとを接続するビット線接続トランジスタ１２は、ソース、ドレイン領域を共有して形成することができる。
図９（ａ）は、ソース、ドレイン領域を共有した２つのビット線接続トランジスタを、ゲート電極を共有して複数個配置し、そのうちの２列のみを示している。図９（ｂ）は、ソース、ドレイン領域を共有した複数のビット線接続トランジスタを、ゲート電極を共有して複数個配置した例を示している。
図９（ａ）、図１０（ａ）（ｂ）（ｃ）に示すように、複数のビット線接続トランジスタ１２が形成される領域全体に、第１の実施形態と同様に、ｐ型不純物領域１９が形成され、素子分離領域１６内には、フィールドストッパーが形成されていない。
上記第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。しかも、ビット線接続トランジスタ１２のソース、ドレイン領域を共有することにより、第1の実施形態に比べて、複数のビット線接続トランジスタ１２を形成するための領域の面積を縮小することができる。
また、図９（ｂ）に示すように、チャネル長方向に隣接するソース、ドレイン領域１７を共有して３個以上のトランジスタを配置した場合、ソース、ドレイン領域１７の共有数を増加できる。このため、複数のビット線接続トランジスタ１２を形成するための面積を一層削減することができる。
図９（ａ）(ｂ)において、ソース及びドレイン領域のうち一方はビット線に接続され、他方はセンスアンプ３又はシールド電源ノード１１にコンタクトプラグ１８を介して接続される。ビット線に接続される領域には高電圧が印加されるが、センスアンプ３又はシールド電源ノード１１に接続される領域には高電圧が印加されない。高電圧が印加されるビット線に接続される領域については耐圧を向上させるために、大きな拡散層を必要とするが、高電圧の印加されないセンスアンプ３又はシールド電源ノード１１に接続される領域は大きな拡散層を必要としない。このため、図９（ｂ）に示すように、センスアンプ３又はシールド電源ノード１１に接続されるｎ＋領域１３とゲート電極１５との距離を、ビット線に接続されるｎ＋領域１３とゲート電極１５との距離よりも短くすることができる。したがって、より小さい回路面積を実現することができる。
（第２の実施形態の変形例１）
図１１（ａ）（ｂ）、図１２（ａ）（ｂ）（ｃ）は、第２の実施形態の変形例１を示している。
本変形例１は、第２の実施形態の構成に、さらに、フィールドストッパー２０ａを形成している。このフィールドストッパー２０ａは、ビット線側のソース又はドレイン領域１７の高濃度ｎ＋型領域１３に達しないように、チャネル幅に垂直な方向に沿って、ゲート電極１５の下の素子分離領域１６に選択的に形成される。ビット線は、例えばソース、ドレイン領域が共有されていないソース、ドレイン領域に接続される。フィールドストッパー２０ａの不純物濃度、及び素子分離領域１６に対する形成位置、及び幅は、第1の実施形態の変形例１乃至変形例３と同様である。
上記第２の実施形態の変形例１によれば、ソース、ドレイン領域を共有する複数のビット線接続トランジスタ１２において、素子分離領域１６内に高濃度フィールドストッパー２０ａを形成している。このため、消去時のようにソース、ドレイン領域間に高電圧が印加された場合においても、ゲート電極１５の下部全体が空乏化することを防止できる。したがって、基板フローティング効果を生じにくく、基板フローティング効果による閾値変動を防止することができる。
また、第１の実施形態の変形例１と同様の理由により、ソース、ドレイン領域を共有する複数のビット線接続トランジスタ１２が形成される領域の面積を削減することができ、この領域のチップ占有面積を縮小することが可能である。
（第２の実施形態の変形例２）
図１３（ａ）（ｂ）、図１４（ａ）（ｂ）（ｃ）（ｄ）は第２の実施形態の変形例２を示している。第２の実施形態の変形例１と異なる点は、ゲート電極１５の下の素子分離領域１６だけではなく、チャネル幅に平行な方向に隣り合うトランジスタのセンスアンプ又はシールド電源ノードに接続されるソース、ドレイン領域１７同士の間の素子分離領域１６にも高濃度フィールドストッパー２０ｃを配置している。
第２の実施形態の変形例２によれば、縦方向（第１の方向）に接続されたトランジスタ間の耐圧能力を損ねることなく第１の方向の隣接するソースドレイン領域間のパンチスルー耐性を向上することができ、ビット線接続トランジスタのチャネル幅に平行な方向の寸法を縮小することができる。
また、この変形例２を用いることにより、フィールドストッパー領域の第１の方向の長さを第２の実施形態の変形例１よりもフィールドストッパー領域２０ｃ分だけ長くすることができる。このため、精度よくフィールドストッパー領域２０ａ，２０ｃを形成することができる。
また、この変形例２によっても、センスアンプ３又はシールド電源ノード１１に接続されるｎ＋領域１３とゲート電極１５との距離をビット線に接続されるｎ＋領域１３とゲート電極１５との距離よりも短くすることができ、より小さい回路面積を実現することができる。
さらに、本変形例２では、センスアンプ３又はシールド電源ノード１１に接続されるｎ＋領域１３側に隣接して形成された素子分離領域１６内にフィールドストッパー領域２０ｃが形成されているが、もともとセンスアンプ３側のノードはＶｄｄ以下の電圧しか印加されない。このため、十分接合耐圧を満足することができる。
（第２の実施形態の変形例３）
図１５（ａ）（ｂ）、図１６（ａ）（ｂ）（ｃ）（ｄ）は、第２の実施形態の変形例３を示している。
第２の実施形態の変形例３において、変形例２と異なる部分は、チャネル幅に平行な方向に沿って、素子分離領域１６内にさらにフィールドストッパー２０ｂを形成している点である。
本変形例３によれば、第１の実施形態の変形例２と同様に、第１の方向に隣接するソース、ドレイン領域間のパンチスルー耐性を向上できる。さらに、トランジスタ間の耐圧能力を損ねることなく、ビット線接続トランジスタのチャネル幅に平行な方向の寸法を縮小することができる。
図１（ａ）は第１の実施形態を示すものであり、複数のビット線接続トランジスタを示す平面図、図１（ｂ）は図１（ａ）に示す１ｂ−１ｂ線に沿った断面図、図１（ｃ）は図１（ａ）の１ｃ−１ｃ線に沿った断面図、図１（ｄ）は図１（ａ）の１ｄ−１ｄ線に沿った断面図。 本実施形態に適用されるＮＡＮＤ型ＥＥＰＲＯＭを示す回路図。 図３（ａ）はＮＡＮＤセルを示す回路図、図３（ｂ）はＮＡＮＤセルを示す平面図。 図４（ａ）は、図３（ｂ）に示す４ａ−４ａ線に沿った断面図、図４（ｂ）は、図３（ｂ）に示す４ｂ−４ｂ線に沿った断面図。 図５（ａ）は、ＮＡＮＤ型ＥＥＰＲＯＭの消去時の電位を示す模式図、図５（ｂ）〜図５（ｅ）は、それぞれビット線接続トランジスタ１２の電圧関係を示す図。 図６（ａ）乃至（ｄ）は、第１の実施形態の変形例１を示すものであり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）に示す６ｂ−６ｂ線に沿った断面図、図６（ｃ）は図６（ａ）の６ｃ−６ｃ線に沿った断面図、図６（ｄ）は図６（ａ）の６ｄ−６ｄ線に沿った断面図。 図７（ａ）乃至（ｄ）は、第1の実施形態の変形例２を示すものであり、図７（ａ）は平面図、図７（ｂ）は図７（ａ）に示す７ｂ−７ｂ線に沿った断面図、図７（ｃ）は図７（ａ）の７ｃ−７ｃ線に沿った断面図、図７（ｄ）は図７（ａ）の７ｄ−７ｄ線に沿った断面図。 第２の実施形態が適用される回路図。 図９（ａ）（ｂ）は、第２の実施形態を示す平面図。 図１０（ａ）は図９（ａ）の１０ａ−１０ａ線に沿った断面図、図１０（ｂ）は図９（ａ）に示す１０ｂ−１０ｂ線に沿った断面図、図１０（ｃ）は図９（ａ）の１０ｃ−１０ｃ線に沿った断面図。 図１１（ａ）（ｂ）は、それぞれ第２の実施形態の変形例１を示す平面図。 図１２（ａ）は図１１（ａ）の１２ａ−１２ａ線に沿った断面図、図１２（ｂ）は図１１（ａ）に示す１２ｂ−１２ｂ線に沿った断面図、図１２（ｃ）は図１１（ａ）の１２ｃ−１２ｃ線に沿った断面図。 図１３（ａ）（ｂ）は、それぞれ第２の実施形態の変形例２を示す平面図。 図１４（ａ）は図１３（ａ）の１４ａ−１４ａ線に沿った断面図、図１４（ｂ）は図１３（ａ）に示す１４ｂ−１４ｂ線に沿った断面図、図１４（ｃ）は図１３（ａ）の１４ｃ−１４ｃ線に沿った断面図、図１４（ｄ）は図１３（ａ）の１４ｄ−１４ｄ線に沿った断面図。 図１５（ａ）（ｂ）は、それぞれ第２の実施形態の変形例３を示す平面図。 図１６（ａ）は図１５（ａ）の１６ａ−１６ａ線に沿った断面図、図１６（ｂ）は図１５（ａ）に示す１６ｂ−１６ｂ線に沿った断面図、図１６（ｃ）は図１５（ａ）の１６ｃ−１６ｃ線に沿った断面図、図１６（ｄ）は図１５（ａ）の１６ｄ−１６ｄ線に沿った断面図。
符号の説明
４…基板、１２…ビット線接続トランジスタ、１５…ゲート電極、１６…素子分離領域、１７…ソース、ドレイン領域、１９…ｐ型不純物領域、２０ａ，２０ｂ，２０ｃ…フィールドストッパー。

Claims (5)

  1. 第１導電型の半導体基板と、
    前記基板上に第１のゲート電極を共有して配置され、ソース、ドレイン領域の一方を構成する第２導電型の第１の拡散層と、前記ソース、ドレイン領域の他方を構成する第２導電型の第２の拡散層とを有する複数の第１のトランジスタと、
    前記基板内に形成され、複数の前記第１のトランジスタをそれぞれ分離する素子分離領域と、
    複数の前記第１のトランジスタの形成領域に形成され、複数の前記第１のトランジスタのソース、ドレイン領域を含み、その領域の深さよりも深く形成された前記第１のトランジスタの閾値電圧を設定する第１導電型の不純物領域と
    を具備することを特徴とする半導体装置。
  2. 前記第１の拡散層には、前記第２の拡散層及び前記第１のゲート電極に印加される電圧より高い電圧が印加されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１のゲート電極の下方に位置する前記素子分離領域内に形成された第１のフィールドストッパーをさらに具備することを特徴とする請求項１記載の半導体装置。
  4. 複数の前記第１のトランジスタの前記第１の拡散層の近傍に位置する前記素子分離領域内に、前記ゲート電極に沿って形成された第２のフィールドストッパーをさらに具備することを特徴とする請求項１記載の半導体装置。
  5. 複数の前記第１のトランジスタのチャネル長方向に隣接した複数の第２のトランジスタをさらに有し、複数の前記第２のトランジスタは第２のゲート電極を共有するとともにソース、ドレイン領域の一方を前記第２の拡散層と共有し、ソース、ドレイン領域の他方としての第３の拡散層を有し、前記第２の拡散層に隣接する前記素子分離領域内に前記チャネル長方向に沿って第３のフィールドストッパーをさらに具備することを特徴とする請求項１記載の半導体装置。
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