KR20070090105A - 고내압 트랜지스터에 의해 구성된 반도체 장치 - Google Patents

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KR20070090105A
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Abstract

기판 상에 형성된 복수의 제1 트랜지스터는, 게이트 전극을 공유하고 있다. 소자 분리 영역은, 복수의 제1 트랜지스터를 분리한다. 복수의 제1 트랜지스터의 형성 영역에, 복수의 제1 트랜지스터의 소스, 드레인 영역을 포함하고, 그 소스, 드레인 영역의 깊이보다도 깊게, 불순물 영역이 형성되어 있다. 이 불순물 영역은, 제1 트랜지스터의 임계값 전압을 설정한다.
불순물 영역, 임계값 전압, 필드 스토퍼, 소스, 드레인 영역, 센스 앰프, 채널 폭

Description

고내압 트랜지스터에 의해 구성된 반도체 장치{SEMICONDUCTOR DEVICE COMPOSED OF HIGH VOLTAGE TRANSISTORS}
도 1a는 제1 실시예를 도시하는 것으로서, 복수의 비트선 접속 트랜지스터를 도시하는 평면도, 도 1b는 도 1a에 도시하는 1B-1B선을 따라 취한 단면도, 도 1c는 도 1a의 1C-1C선을 따라 취한 단면도, 도 1d는 도 1a의 1D-1D선을 따라 취한 단면도.
도 2는 본 실시예에 적용되는 NAND형 EEPROM을 도시하는 회로도.
도 3a는 NAND 셀을 도시하는 회로도, 도 3b는 NAND 셀을 도시하는 평면도.
도 4a는 도 3b에 도시하는 4A-4A선을 따라 취한 단면도, 도 4b는, 도 3b에 도시하는 4B-4B선을 따라 취한 단면도.
도 5a는 NAND형 EEPROM의 소거 시의 전위를 도시하는 모식도, 도 5b~도 5e는 각각 비트선 접속 트랜지스터(12)의 전압 관계를 도시하는 도면.
도 6a~도 6d는 제1 실시예의 변형예1을 도시하는 것으로서, 도 6a는 평면도, 도 6b는 도 6a에 도시하는 6B-6B선을 따라 취한 단면도, 도 6c는 도 6a의 6C-6C선을 따라 취한 단면도, 도 6d는 도 6a의 6D-6D선을 따라 취한 단면도.
도 7a~도 7d는 제1 실시예의 변형예2를 도시하는 것으로서, 도 7a는 평면도, 도 7b는 도 7a에 도시하는 7B-7B선을 따라 취한 단면도, 도 7c는 도 7a의 7C-7C선 을 따라 취한 단면도, 도 7d는 도 7a의 7D-7D선을 따라 취한 단면도.
도 8은 제2 실시예가 적용되는 회로도.
도 9a, 도 9b는 제2 실시예를 도시하는 평면도.
도 10a는 도 9a의 10A-10A선을 따라 취한 단면도, 도 10b는 도 9a에 도시하는 10B-10B선을 따라 취한 단면도, 도 10c는 도 9a의 10C-10C선을 따라 취한 단면도.
도 11a, 도 11b는 각각 제2 실시예의 변형예1을 도시하는 평면도.
도 12a는 도 11a의 12A-12A선을 따라 취한 단면도, 도 12b는 도 11a에 도시하는 12B-12B선을 따라 취한 단면도, 도 12c는 도 11a의 12C-12C선을 따라 취한 단면도.
도 13a, 도 13b는 각각 제2 실시예의 변형예2를 도시하는 평면도.
도 14a는 도 13a의 14A-14A선을 따라 취한 단면도, 도 14b는 도 13a에 도시하는 14B-14B선을 따라 취한 단면도, 도 14c는 도 13a의 14C-14C선을 따라 취한 단면도, 도 14d는 도 13a의 14D-14D선을 따라 취한 단면도.
도 15a, 도 15b는 각각 제2 실시예의 변형예3을 도시하는 평면도.
도 16a는 도 15a의 16A-16A선을 따라 취한 단면도, 도 16b는 도 15a에 도시하는 16B-16B선을 따라 취한 단면도, 도 16c는 도 15a의 16C-16C선을 따라 취한 단면도, 도 16d는 도 15a의 16D-16D선을 따라 취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
3 : 센스 앰프
4 : P형 기판
5 : N형 웰
6 : P형 웰
7 : 디코더
12 : 비트선 접속 트랜지스터
18 : 컨택트
[특허 문헌1] 일본 특개 2002-324400호 공보
본 출원은 일본국 특허 출원 2006-055044(2006년 3월 1일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 예를 들면 전기적으로 재기입 가능한 반도체 기억 장치의 주변 회로에 적용되고, 고내압 트랜지스터에 의해 구성된 반도체 장치에 관한 것이다.
불휘발성 반도체 기억 장치의 하나로서, NAND형 EEPROM이 있다(예를 들면 특허 문헌1 참조). NAND형 EEPROM에서, NAND 셀의 기입 시에는, 데이터 선택선으로서의 워드선에 15V 내지 40V의 범위의 플러스의 기입 고전압 Vpgm이 인가되고, 데이터 전송선으로서의 비트선에는 0V나 전압 Vdd가 인가된다. 여기서, Vdd는 1V 내 지 5V의 범위의 전압이다. Vpgm은, 워드선을 구동하기 위한 구동 신호선으로부터 공급된다. 워드선용의 구동 신호선과 워드선 사이에는, 워드선 접속 트랜지스터가 배치되어 있다. 이 워드선 접속 트랜지스터는, 프로그램 선택/비선택 블록에 의해, Vpgm을 워드선에 전송할지의 여부를 스위칭한다. Vdd는 비트선을 구동하는 구동 신호선에 의해 공급된다. 비트선용의 구동 신호선과 비트선 사이에는, 비트선 접속 트랜지스터가 배치되어 있다. 이 비트선 접속 트랜지스터는, 프로그램하지 않는 셀이 접속된 비트선에는 Vdd를 전송하고, 프로그램하는 셀이 접속된 비트선에는 0V를 전송하도록 제어된다.
NAND 셀의 소거 시, 선택된 소거 블록의 워드선에는 0V가 인가되고, 비선택의 소거 블록, 즉, 소거하지 않는 블록의 워드선에는 15V 내지 30V의 범위의 플러스의 고전압 Vera가 인가된다. 이 때, 비트선은 부유 상태로 유지된다. NAND 셀이 형성된 웰의 전위가 0V로부터 Vera로 상승함에 따라서, 용량 결합에 의해 비트선에는 고전압 Vera가 인가된다. 그러나, 비트선 접속 트랜지스터를 오프로 함으로써, 센스 앰프에 고전압이 인가되지 않도록 하고 있다. 이 때문에, 센스 앰프 측의 회로는, 15V 이상의 고내압 트랜지스터가 불필요하게 되어, 절연 내압이 낮고, 게이트 절연막이 얇은 트랜지스터를 이용할 수 있다. 이에 의해, 고내압 트랜지스터로 센스 앰프측의 회로를 구성한 경우보다도 센스 앰프측의 회로의 면적을 대폭 축소할 수 있다.
상기한 바와 같이, 워드선 접속 트랜지스터 및 비트선 접속 트랜지스터는, 메모리 셀의 기입, 소거 시에 15V 이상의 Vpgm 또는 Vera를 컷오프할 필요가 있다. 이 때문에, 15V 이상의 접합 내압을 갖는 트랜지스터가 필요로 된다. 그러나, 트랜지스터의 내압을 높게 하고자 하면, 게이트 전극 길이나, 게이트 전극과 컨택트 사이의 거리 등을 크게 할 필요가 있다. 이 결과, 트랜지스터의 사이즈가 대형화되어, 칩 면적이 증대된다고 하는 문제를 갖고 있다. 따라서, 트랜지스터를 고내압으로 유지할 수 있고, 게다가, 트랜지스터가 형성되는 영역의 점유 면적을 축소하는 것이 가능한 반도체 장치가 요망되고 있다.
본 발명의 제1 양태에 따른 반도체 장치는, 제1 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 제1 트랜지스터-상기 제1 트랜지스터의 각각은, 제1 게이트 전극과, 소스, 드레인 영역의 한쪽을 구성하는 제2 도전형의 제1 확산층과, 상기 소스, 드레인 영역의 다른쪽을 구성하는 제2 도전형의 제2 확산층을 갖고, 상기 제1 게이트 전극은, 복수의 상기 제1 트랜지스터에 의해 공유되어 있음-와, 상기 반도체 기판 내에 형성되며, 복수의 상기 제1 트랜지스터를 각각 분리하는 소자 분리 영역과, 복수의 상기 제1 트랜지스터가 형성되는 상기 반도체 기판의 영역 내에 형성된 제1 도전형의 불순물 영역-상기 제1 도전형의 불순물 영역은 복수의 상기 제1 트랜지스터의 상기 제1, 제2 확산층의 깊이보다도 깊게 형성되며, 상기 제1 트랜지스터의 임계값 전압을 설정함-을 포함하는 것을 특징으로 한다.
본 발명의 제2 양태에 따른 반도체 장치는, 제1 도전형의 반도체 기판과, 상 기 반도체 기판 상에 형성된 제1 트랜지스터-상기 제1 트랜지스터는, 제1 게이트 전극과, 상기 제1 게이트 전극의 양측의 상기 반도체 기판 내에 형성된 제2 도전형의 제1, 제2 확산층을 갖고, 상기 제1 게이트 전극 및 상기 제2 확산층에 공급되는 전압보다 높은 전압이 상기 제1 확산층에 공급됨-와, 상기 반도체 기판 내에 형성되며, 상기 제1 트랜지스터를 다른 소자로부터 분리하는 소자 분리 영역과, 상기 제1 트랜지스터가 형성되는 상기 반도체 기판의 영역 내에 형성된 제1 도전형의 불순물 영역-상기 제1 도전형의 불순물 영역은 상기 제1 트랜지스터의 상기 제1, 제2 확산층의 깊이보다도 깊게 형성되며, 상기 제1 트랜지스터의 임계값 전압을 설정함-을 포함하는 것을 특징으로 한다.
<실시예>
이하, 본 발명의 실시예에 대하여, 도면을 참조하여 설명한다.
또한, 이하의 설명에서, 비트선 접속 트랜지스터의 소스로부터 드레인을 향하는 채널 길이 방향을 「제1 방향」, 채널 길이와 직행하는 채널 폭 방향을 「제2 방향」이라고 정의한다. 「채널 폭에 수직인 방향」은 「제1 방향」과 동의이며, 또한 「채널 폭에 평행한 방향」은 「제2 방향」과 동의이다.
도 2는, 제1 실시예에 적용되는 NAND형 EEPROM의 회로 구성을 도시하고 있다. 도 3a는 메모리 셀 어레이의 기본 구성으로 되는 NAND 셀의 회로도를 도시하고, 도 3b는 NAND 셀의 평면도를 도시하고 있다. 도 4a, 도 4b는, 각각 도 3b에 도시하는 4A-4A선, 4B-4B선을 따라 취한 단면도이다. 각 도면에서 동일 부분에는 동일 부호를 붙이고 있다.
도 2, 도 3a, 도 3b에서, NAND 셀은, 직렬로 접속된 복수의 메모리 셀 MC0~MCm에 의해 구성된다. 각 NAND 셀은, 비트선 BL0, BL1~BLn에 접속된 선택 트랜지스터 S2와 소스선 SL에 접속된 선택 트랜지스터 S1 사이에 접속되어 있다. 복수의 NAND 셀은 워드선 WL0, WL1~WLm과 선택 게이트선 SGS, SGD를 공유하여 블록을 형성하고, 이 블록이 복수 배열되어 메모리 셀 어레이이 형성된다.
도 4a, 도 4b에 도시하는 바와 같이, P형 기판(4) 상에 N형 웰(5)이 형성되고, 상기 N형 웰(5)에 둘러싸이도록 P형 웰(6)이 배치되어 있다. P형 웰(6)의 표면 영역에 NAND 셀 및 선택 트랜지스터가 형성된다. 이러한 웰 구조에 의해, 소거 시에 P형 웰(6)에 P형 기판(4)과 독립적으로 15V 이상의 플러스의 고전압을 인가하는 것이 가능하게 되어 있다.
도 2에 도시하는 로우 디코더(2)는, 입력 어드레스를 디코드하여 블록을 선택 가능하게 하는 디코더(7)와, 디코더(7)의 출력 신호에 따라서 전송 게이트 전극(8)에 전압을 전송하기 위한 레벨 시프터(9)와, 워드선이나 선택 게이트선에 전압을 전송하기 위한 복수의 워드선 접속 트랜지스터(10)에 의해 구성되어 있다.
복수의 워드선 접속 트랜지스터(10)는, 한쪽의 확산층이 워드선 WL0~WLm이나 선택 게이트선 SGS, SGD에 접속되고, 다른쪽이 도시하지 않은 CG 드라이버 또는 SG 드라이버에 접속되어 있다.
또한, 각 NAND 셀에 접속된 비트선 BL0~BLn은, 비트선 접속 트랜지스터(12)를 통하여 실드 전원 노드 회로(11) 및 센스 앰프(3)에 접속된다. 센스 앰프(3)는 데이터의 읽어냄, 기입 시에, 데이터를 일시적으로 보존하는 도시하지 않은 래치 회로를 갖고 있다.
도 2에서, 실드 전원 노드(11)는, 센스 앰프(3)와 메모리 셀 어레이(1)를 사이에 두고 대향하는 위치에 배치되어 있다. 그러나, 후술하는 바와 같이, 센스 앰프(3)와 실드 전원 노드(11)는 메모리 셀 어레이(1)에 대하여 동일한 방향으로 형성해도 된다.
또한, 비트선은 제1 방향으로 신장하도록 형성되며, 워드선은 제2 방향으로 신장하도록 형성된다. 이 구성은, 고밀도로 비트선 접속 트랜지스터(12)를 배치하기 위해 바람직하다.
또한, 도 2에서, 워드선 접속 트랜지스터(10)와 비트선 접속 트랜지스터(12)를 나타내는 심볼은, 고내압 트랜지스터인 것을 나타내고 있다.
또한, 도 3b, 도 4a, 도 4b에서, NAND 셀을 구성하는 복수의 메모리 셀은, P형 웰(6) 내에 형성된 인접하는 확산층(17)을 공유하며, 각 메모리 셀은, 게이트 절연막(25) 상에 형성된 부유 게이트(22), 게이트간 절연막(24), 제어 게이트(27)가 순차적으로 적층되어 구성되어 있다. 선택 트랜지스터 S1, S2도 메모리 셀과 마찬가지의 구성으로 되어 있다. 단, 게이트간 절연막의 일부가 제거되고, 부유 게이트와 제어 게이트가 전기적으로 접속되어 있다. 각 메모리 셀 및 선택 트랜지스터의 측벽에는 측벽 절연막(28)이 형성되어 있다. 이들 메모리 셀 및 선택 트랜지스터는, 층간 절연막(26)에 의해 피복되어 있다. 이 층간 절연막(26) 상에 비트선 BL이 형성되고, 이 비트선 BL은, 컨택트(18)를 통하여 선택 트랜지스터 S2의 한쪽의 확산층(17)에 접속되어 있다. 또한, 층간 절연막(26) 내에 형성된 소스선 SL 은, 컨택트(29)를 통하여 선택 트랜지스터 S1의 한쪽의 확산층(17)에 접속되어 있다. 상기 비트선 BL은 절연막(23)에 의해 피복되어 있다.
도 5a는, NAND형 EEPROM의 소거 시의 모식도이다. 이 도면에서, 비트선 BL의 전압에 주목하여 소거 동작을 설명한다. 도 5a에 도시하는 바와 같이, 소거 시에는 셀 어레이가 형성된 웰(6)에 15V 내지 30V의 범위의 플러스의 소거 전압 Vera가 인가된다. 이 결과, 메모리 셀의 부유 게이트 전극과 채널간이 고전계로 되어 FN(Fowler-Nordheim) 전류가 흐름으로써, 전자가 부유 게이트로부터 빼내어진다. 이 때문에, 셀의 임계값 전압이 마이너스측으로 시프트하여, 데이터가 소거된다.
이 때, 복수의 비트선 접속 트랜지스터(12)의 게이트 전극에는, 예를 들면 0V 내지 Vdd의 전압이 공급되고, 센스 앰프(3)에 접속되는 소스 또는 드레인 전극에는, 게이트 전극에 공급되는 전압 이상의 전압이 인가된다. 이 때문에, 비트선 접속 트랜지스터(12)는 오프 상태로 되어 있다. 따라서, 비트선 BL은 부유 상태로 유지되기 때문에, 비트선 BL은 P형 웰(6)과의 용량 결합에 의해 거의 소거 전압 Vera까지 승압된다. 비트선 BL에 접속된 센스 앰프(3)나 실드 전원 노드 회로(11)는, 5V 이하의 전압 범위에서 동작하는 저내압 트랜지스터에 의해 구성되어 있다. 이 때문에, 소거 전압 Vera가 인가되면 트랜지스터가 파괴된다. 따라서, 비트선 접속 트랜지스터(12)는, 소거 전압 Vera가 센스 앰프(3)나 실드 전원 노드 회로(11)에 전송되지 않도록 컷오프하는 역할을 갖고 있다.
도 5b~도 5e는, 비트선 접속 트랜지스터(12)의 전압 관계를 도시하고 있다. 도 5b에 도시하는 바와 같이, 비트선 접속 트랜지스터(12)의 드레인 전극 D가 비트 선에 접속되고, 소스 전극 S가 센스 앰프에 접속된다. 소거 동작 시에서, 비트선은 소거 전압 Vera까지 승압되고, 이것이 드레인 전극 D에 인가된다. Vera가 소스 전극 S에 전송되는 것을 방지하기 위해, 비트선 접속 트랜지스터(12)를 컷오프시킬 필요가 있다. 도 5c~도 5e는, 비트선 접속 트랜지스터(12)를 컷오프시키기 위해 필요한 전압의 예를 도시하고 있다. 소스 전극 S/게이트 전극 G에, 예를 들면 0V/0V, Vdd/Vdd, 혹은 플로팅/Vdd 등의 전압을 인가함으로써, 비트선 접속 트랜지스터(12)를 컷오프시킬 수 있다. 여기서, Vdd는 1V 내지 5V의 범위의 전압이다. 여기서, 특징적인 것은, 소스 전극 S에는 5V 이하의 플러스의 전압 Vdd밖에 인가되지 않는 것에 대하여, 드레인 전극 D에는 15V 내지 30V의 범위의 플러스의 고전압 Vera가 인가되는 것이다.
한편, NAND 셀의 기입 시에는 워드선에 15V 내지 40V의 범위의 플러스의 기입 고전압 Vpgm이 인가되고, 비트선에는 0V나 전압 Vdd가 인가된다. 여기서, Vdd는 1V 내지 5V의 범위의 전압이다. Vpgm은, 워드선용의 구동 신호선 CG0~CGm(m은 자연수)으로부터 공급된다. 이 전압 Vpgm은, 워드선 접속 트랜지스터(10)를 통하여 선택적으로 워드선에 전송된다. Vdd는 비트선용의 구동 신호선에 의해 공급된다. 이 전압 Vdd는, 비트선 접속 트랜지스터를 통하여 프로그램하지 않는 셀이 접속된 비트선에 공급된다. 또한, 프로그램하는 셀이 접속된 비트선에는, 비트선 접속 트랜지스터를 통하여 0V가 공급된다.
이상으로부터, 본 발명자들은, 복수의 비트선 접속 트랜지스터(12)에서, 비트선이 접속되는 드레인 단자간의 전위차는 Vdd 이하이기 때문에, 예를 들면, 15V 이상의 접합 내압 및 펀치 스루 내압은 불필요하다는 것을 발견하였다.
한편, 이상과 같이, 비트선 접속 트랜지스터(12)는, 15V 내지 30V의 범위의 소거 전압 Vera를 전송 또는 컷오프할 필요가 있다. 이 때문에, 드레인 전극의 정션 내압 성능은 Vera 이상일 필요가 있다. 또한, 드레인 전극과 소스 전극간의 컷오프 내압, 즉, 예를 들면 게이트 전극 및 소스 전극을 0V로 하고, 드레인 전압을 인가한 경우의 펀치 스루 리크 전류를, 예를 들면 10㎁ 이하로 할 필요가 있다. 이 때문에, 이 경우의 드레인의 내압 성능도 Vera 이상일 필요가 있다.
도 1a~도 1d는, 제1 실시예에 따른 비트선 접속 트랜지스터(12)를 도시하고 있다. 제1 실시예 이후의 도면은, 설명의 편의상, 배선층을 생략하고, 컨택트 이하의 패턴에 한정하여 도시하고 있다.
도 1a는, 복수의 비트선 접속 트랜지스터의 평면도를 도시하고, 도 1b는, 도 1a에 도시하는 1B-1B선을 따라 취한 소스, 드레인 영역의 중앙을 통과하는 단면도를 도시하고 있다. 도 1c는, 도 1a의 1C-1C선을 따라 취한 소스, 드레인 영역을 통과하는 단면도를 도시하고, 도 1d는 도 1a의 1D-1D선을 따라 취한 게이트 전극(15) 중앙을 통과하는 단면도를 도시하고 있다.
도 1a에 도시하는 바와 같이, 복수의 비트선 접속 트랜지스터(12)는, 게이트 전극(15)을 공유하여 배치되어 있다. 도 2에 도시하는 회로도에서, 복수의 비트선 접속 트랜지스터(12)는, 일렬로 배치하고 있지만, 패턴 평면에서는, 게이트 전극(15)이 복수열로 분할되어 배치된다. 도 1a는, 그 중의 2열을 도시하고 있다.
도 1a~도 1d에서, 복수의 비트선 접속 트랜지스터(12)는, 각각 소자 분리 영 역(16)에 의해 분리된 소스, 드레인 영역(17)과, 이들 사이의 채널 영역 바로 위에 있는 게이트 전극(15)으로 구성된다. 소스, 드레인 영역(17)은, n+ 영역(13)과, n- 영역(14)에 의해 구성되어 있다. 소스, 드레인 영역(17) 중, 한쪽의 n+ 영역(13)은, 컨택트 플러그(18)를 통하여 비트선에 접속되고, 다른쪽의 n+ 영역(13)은, 컨택트 플러그(18)를 통하여 센스 앰프 또는 실드 전원 노드에 접속된다.
컨택트 플러그(18)는, 예를 들면 W, Al, Cu 등의 금속을 배리어 메탈 TiN 및 Ti, TaN을 통하여 반도체 영역 상에 형성한 금속 플러그나, 예를 들면 B, P 또는 As를 1018㎝-3 내지 1022㎝-3의 범위에서 첨가한 폴리실리콘 플러그를 적용할 수 있다.
또한, 소스, 드레인 영역(17)의 n+ 영역(13)은, 컨택트 저항을 저감하기 위해, 1019㎝-3 내지 1022㎝-3의 범위에서, 예를 들면 P 또는 As를 첨가한 영역이다. n+ 영역(13)은 컨택트 플러그(18)를 포함하도록, 컨택트 플러그(18)의 주위(0㎛)로부터 1㎛의 범위에 형성된다. 또한, n+ 영역(13)은, 접합 내압을 향상시키기 위해, 소자 분리 영역(16)에 접촉하지 않도록, 소자 분리 영역(16)으로부터 떨어져 형성된다. 또한, n- 영역(14)은, n+ 영역(13)의 주위에서, 소자 분리 영역(16)에 접하여 형성되어 있다. 이 n- 영역(14)은, 예를 들면 P 또는 As를 1016㎝-3 내지 1019㎝-3의 범위에서 첨가한 영역이며, 소위 LDD(lightly doped drain) 구조를 구성하고 있 다. 이에 의해, 소스, 드레인 영역(17)이 드레인으로서 동작한 경우, n+ 영역(13)과 게이트 전극(15)과의 전위차를 완화하여, 표면 접합 내압을 향상시킬 수 있다.
또한, 비트선 접속 트랜지스터(12)의 게이트 길이는, 예를 들면 0.5㎛ 내지 3㎛의 범위이고, 채널 폭은, 예를 들면 1.2㎛ 내지 5㎛의 범위이다. 모든 비트선 접속 트랜지스터(12)는, 1×1013㎝-3 내지 5×1015㎝-3의 범위의 p형 불순물 농도를 갖는 반도체 기판 상에 형성되어 있다.
제1 실시예는, 도 1a~도 1d에 도시하는 바와 같이, 종래의 비트선 접속 트랜지스터와 달리, 임계값 전압을 제어하기 위한 p형 불순물 영역(19)을 채널 영역 부근뿐만 아니라, 복수의 비트선 접속 트랜지스터(12)가 형성되는 p형 기판(4)(p형 웰 영역(6))의 전체면에 형성하고 있다. 이 p형 불순물 영역(19)은, 예를 들면 붕소 등의 불순물 이온을 기판에 주입하여 형성된다. 또한, 제1 실시예는, 종래와 같이, 각 트랜지스터의 주위에 위치하는 소자 분리 영역(16) 내에 필드 스토퍼를 형성하고 있지 않다.
일반적으로, 임계값 전압을 제어하기 위해 주입하는 불순물 이온과, 필드 스토퍼로서 주입하는 불순물 이온은 동형의 이온이 사용된다. 이 때문에, 임계값 전압을 제어하기 위한 불순물 이온을 필드 스토퍼로서 대용할 수 있다. 왜냐하면, p형 불순물 영역(19)의 피크 농도는, 예를 들면 1×1015㎝-3 내지 2×1017㎝-3의 범위의 농도이다. 비트선이 접속되는 드레인 단자간의 전위차는, 전술한 바와 같이 Vdd 이하이기 때문에, 상기 피크 농도를 갖는 p형 불순물 영역(19)에 의해, 충분한 펀치 스루 내압이 얻어진다.
한편, 비트선이 접속되는 드레인 단자와 반도체 기판의 접합 내압은, 메모리 셀 소거 시에 15V 이상 필요하지만, 제1 실시예의 p형 불순물 영역(19)의 피크 농도는, 1×1015㎝-3 내지 2×1017㎝-3의 범위이다. 이 때문에, 복수의 비트선 접속 트랜지스터가 형성되는 영역의 전체면에 p형 불순물 영역(19)을 형성한 경우에도 15V 이상의 접합 내압을 유지할 수 있다.
소자 분리 영역(16)으로부터 필드 스토퍼를 배제함으로써, 제2 방향(채널 폭 방향)의 소자 분리 영역(16)의 폭을 0.1㎛ 내지 1㎛의 범위로 단축할 수 있다. 이 때문에, 소자 분리 영역(16)의 폭은, 종래 0.5㎛ 내지 3㎛ 필요하였지만, 제1 실시예에 따르면, 0.4㎛ 내지 2㎛로 할 수 있다. 따라서, 비트선 접속 트랜지스터(12)가 형성되는 영역의 면적을 축소할 수 있다.
상기 제1 실시예에 따르면, 복수의 비트선 접속 트랜지스터(12)가 형성되는 영역의 전체면에, 비트선 접속 트랜지스터(12)의 임계값 전압을 제어하는 불순물 이온을 주입하여 p형 불순물 영역(19)을 형성함으로써, 종래, 소자 분리 영역에 형성하였던 필드 스토퍼를 제거하고 있다. 이 때문에, 인접하는 비트선 접속 트랜지스터(12)간의 내압을 유지하며, 소자 분리 영역(16)의 폭을 필드 스토퍼의 폭만큼 좁힐 수 있다. 따라서, 비트선 접속 트랜지스터(12)의 형성 영역을 축소하는 것이 가능하다.
또한, p형 불순물 영역(19)의 깊이는 반드시 소자 분리 영역보다도 깊을 필 요는 없고, 소스, 드레인 영역(17)의 확산층의 깊이보다도 깊으면 된다. 이러한 구성이면, 확산층과 소자 분리 영역 저면 사이의 내압을 향상시킬 수 있다.
(제1 실시예의 변형예1)
도 6a~도 6d는, 제1 실시예의 변형예1을 도시하고 있다. 이하의 실시예 및 변형예에서, 제1 실시예와 동일 부분에는 동일 부호를 붙이고, 다른 부분에 대해서 설명한다.
제1 실시예는, 필드 스토퍼를 전혀 형성하지 않았다. 이에 대하여, 변형예1은, 제1 실시예와 마찬가지로, 트랜지스터의 임계값 전압을 제어하는 p형 불순물 영역(19)을 비트선 접속 트랜지스터(12)의 형성 영역 전체면에 형성한다. 또한, 소자 분리 영역(16)의 게이트 전극(15) 아래의 영역에, 채널 폭에 수직인 방향을 따라서 선택적으로 고농도 p+형의 필드 스토퍼(20a)를 형성하고 있다. 필드 스토퍼(20a)는, 예를 들면 붕소 이온을 소자 분리 영역(16)에 주입함으로써 형성된다. 이 필드 스토퍼(20a)는, 소자 분리 영역(16) 내 및 소자 분리 영역(16)의 하방에 위치하는 기판(4)(p형 웰 영역) 내에 형성되어 있다. 필드 스토퍼(20a)의 피크 농도는, 예를 들면 1×1016㎝-3 내지 2×1018㎝-3의 범위로 설정된다. 이 필드 스토퍼(20a)는, 비트선측의 소스 또는 드레인 영역의 고농도 n+형 영역(13)에 도달하지 않는 범위에 형성된다. 즉, 필드 스토퍼(20a)의 폭은, 게이트 전극(15)이 형성하는 필드 반전 전압을 유지하기 위해, 예를 들면 0.2㎛ 이상이며 1㎛ 이하의 범위인 것이 바람직하다. 또한, 이 폭을 갖는 필드 스토퍼(20a)가, 제1 실시예에 설명하 는 종래의 소자 분리 영역보다 좁은 폭을 갖는 소자 분리 영역(16) 내에 형성된다. 이러한 구성으로 한 경우에도, p형 불순물 영역(19)이 소자 분리 영역(16)의 전체에 접하여 형성되어 있기 때문에, 내압 성능의 열화를 방지할 수 있다.
상기 구성에서, 드레인 영역에 15V 이상의 소거 전압 Vera가 인가되어도, 소스 전극 및 게이트 전극의 전압이 Vdd 이하인 경우에는, 게이트단의 전압은 LDD 구조에 의해 완화되어 Vera보다도 대폭 저하된다. 게다가, 고농도 필드 스토퍼(20a)가 소자 분리 영역(16) 내 및 소자 분리 영역(16)의 하방에 형성되어 있다. 이 때문에, 소거 시와 같이, 소스, 드레인 영역간에 고전압이 인가된 경우라도, 게이트 전극(15)의 하부 전체가 공핍화되는 것을 방지할 수 있다.
상기 변형예1에 따르면, 게이트 전극(15)을 공유하는 복수의 비트선 접속 트랜지스터(12)로서, 각 비트선 접속 트랜지스터(12)를 분리하는 소자 분리 영역(16)의 게이트 전극(15)의 하방의 영역에, 채널 폭에 수직인 방향을 따라서 필드 스토퍼(20a)를 형성하고 있다. 이 때문에, 소거 시와 같이, 소스, 드레인 영역간에 고전압이 인가된 경우라도, 게이트 전극(15)의 하부 전체가 공핍화되는 것을 방지할 수 있어, 제1 실시예와 비교하여, 기판이 전기적으로 부유 상태로 되는 기판 플로팅 효과가 발생하기 어렵다． 따라서, 기판 플로팅 효과에 의한 임계값 변동을 방지할 수 있다.
또한, 소자 분리 영역(16)의 게이트 전극(15)의 하방의 영역에, 채널 폭에 수직인 방향을 따라서 필드 스토퍼(20a)를 형성하고 있기 때문에, 소자간의 펀치 스루 내압을 향상시킬 수 있어, 소자 분리 영역(16)의 기판 표면을 통한 리크 전류 를 감소시킬 수 있다.
또한, 변형예1에 따르면, 게이트 전극(15)의 하방의 소자 분리 영역(16)에만 필드 스토퍼(20a)를 형성하고 있다. 이 때문에, 복수의 비트선 접속 트랜지스터(12)가 형성되는 영역의 면적을 축소할 수 있어, 칩 내에서, 복수의 비트선 접속 트랜지스터(12)가 형성되는 영역의 점유 면적을 축소할 수 있다.
또한, 고농도의 필드 스토퍼(20a)의 채널 폭에 평행한 방향의 폭은 동일한 방향의 소자 분리 폭보다도 작다. 이 때문에, 필드 스토퍼(20a)에 의한 비트선 접속 트랜지스터(12)의 임계값 전압의 상승을 억제할 수 있다.
(제1 실시예의 변형예2)
도 7a~도 7d는, 제1 실시예의 변형예2를 도시하고 있다. 변형예2는, 변형예1의 구성 외에, 비트선 접속 트랜지스터(12)의 채널 폭에 평행한 방향을 따라서, 소자 분리 영역(16)의 하방에 필드 스토퍼(20b)를 형성하고 있다. 즉, 복수의 비트선 접속 트랜지스터의 소스, 드레인 영역(17)에 대하여, 채널 길이 방향(제1 방향)으로 인접하는 소자 분리 영역(16)에, 게이트 전극(15)을 따라 복수의 필드 스토퍼(20b)가 형성되어 있다. 이 필드 스토퍼(20b)의 형성 방법 및 불순물 농도는, 필드 스토퍼(20a)와 마찬가지이다.
상기 변형예2에 따르면, 채널 방향(제1 방향)으로 인접하여 배치된 복수의 비트선 접속 트랜지스터(12)의 상호간에 필드 스토퍼(20b)를 형성하고 있다. 이 때문에, 변형예1의 효과 외에, 채널 방향으로 인접하여 배치된 복수의 비트선 접속 트랜지스터(12)간의 내압 성능을 열화시키지 않고 제1 방향의 인접하는 소스, 드레 인 영역(17)간의 펀치 스루 내성을 향상시킬 수 있다. 게다가, 비트선 접속 트랜지스터(12)의 채널 폭에 평행한 방향의 치수를 축소할 수 있다.
(제2 실시예)
도 8, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c는, 제2 실시예를 도시하고 있다. 제1 실시예에서, 도 2에 도시하는 바와 같이, 실드 전원 노드(11)는, 메모리 셀 어레이(1)에 대하여 센스 앰프(3)와 반대측에 배치되어 있다. 이에 대하여, 제2 실시예는, 도 8에 도시하는 바와 같이, 실드 전원 노드(11)를 센스 앰프(3)측에 배치하고 있다. 이 때문에, 실드 전원 노드(11)와 비트선 BL0~BLn을 접속하는 비트선 접속 트랜지스터(12)도 센스 앰프(3)측에 배치하고 있다. 센스 앰프(3)와 비트선 BL0~BLn을 접속하는 비트선 접속 트랜지스터(12)와, 실드 전원 노드(11)와 비트선 BL0~BLn을 접속하는 비트선 접속 트랜지스터(12)는, 소스, 드레인 영역을 공유하여 형성할 수 있다.
도 9a는, 소스, 드레인 영역을 공유한 2개의 비트선 접속 트랜지스터를, 게이트 전극을 공유하여 복수개 배치하고, 그 중의 2열만을 도시하고 있다. 도 9b는, 소스, 드레인 영역을 공유한 복수의 비트선 접속 트랜지스터를, 게이트 전극을 공유하여 복수개 배치한 예를 도시하고 있다.
도 9a, 도 10a, 도 10b, 도 10c에 도시하는 바와 같이, 복수의 비트선 접속 트랜지스터(12)가 형성되는 영역 전체에, 제1 실시예와 마찬가지로, p형 불순물 영역(19)이 형성되고, 소자 분리 영역(16) 내에는, 필드 스토퍼가 형성되어 있지 않다.
상기 제2 실시예에 의해서도, 제1 실시예와 마찬가지의 효과를 얻을 수 있다. 게다가, 비트선 접속 트랜지스터(12)의 소스, 드레인 영역을 공유함으로써, 제1 실시예에 비해, 복수의 비트선 접속 트랜지스터(12)를 형성하기 위한 영역의 면적을 축소할 수 있다.
또한, 도 9b에 도시하는 바와 같이, 채널 길이 방향으로 인접하는 소스, 드레인 영역(17)을 공유하여 3개 이상의 트랜지스터를 배치한 경우, 소스, 드레인 영역(17)의 공유수를 증가시킬 수 있다. 이 때문에, 복수의 비트선 접속 트랜지스터(12)를 형성하기 위한 면적을 한층 더 삭감할 수 있다.
도 9a, 도 9b에서, 소스 및 드레인 영역 중 한쪽은 비트선에 접속되고, 다른쪽은 센스 앰프(3) 또는 실드 전원 노드(11)에 컨택트 플러그(18)를 통하여 접속된다. 비트선에 접속되는 영역에는 고전압이 인가되지만, 센스 앰프(3) 또는 실드 전원 노드(11)에 접속되는 영역에는 고전압이 인가되지 않는다. 고전압이 인가되는 비트선에 접속되는 영역에 대해서는 내압을 향상시키기 위해, 큰 확산층을 필요로 하지만, 고전압이 인가되지 않는 센스 앰프(3) 또는 실드 전원 노드(11)에 접속되는 영역은 큰 확산층을 필요로 하지 않는다. 이 때문에, 도 9b에 도시하는 바와 같이, 센스 앰프(3) 또는 실드 전원 노드(11)에 접속되는 n+ 영역(13)과 게이트 전극(15)과의 거리를, 비트선에 접속되는 n+ 영역(13)과 게이트 전극(15)과의 거리보다도 짧게 할 수 있다. 따라서, 보다 작은 회로 면적을 실현할 수 있다.
(제2 실시예의 변형예1)
도 11a, 도 11b, 도 12a, 도 12b, 도 12c는, 제2 실시예의 변형예1을 도시하고 있다.
본 변형예1은, 제2 실시예의 구성에, 다시, 필드 스토퍼(20a)를 형성하고 있다. 이 필드 스토퍼(20a)는, 비트선 측의 소스 또는 드레인 영역(17)의 고농도 n+형 영역(13)에 도달하지 않도록, 채널 폭과 수직인 방향을 따라서, 게이트 전극(15) 아래의 소자 분리 영역(16)에 선택적으로 형성된다. 비트선은, 예를 들면 소스, 드레인 영역이 공유되어 있지 않은 소스, 드레인 영역에 접속된다. 필드 스토퍼(20a)의 불순물 농도, 및 소자 분리 영역(16)에 대한 형성 위치, 및 폭은, 제1 실시예의 변형예1 내지 변형예3과 마찬가지이다.
상기 제2 실시예의 변형예1에 따르면, 소스, 드레인 영역을 공유하는 복수의 비트선 접속 트랜지스터(12)에서, 소자 분리 영역(16) 내에 고농도 필드 스토퍼(20a)를 형성하고 있다. 이 때문에, 소거시와 같이 소스, 드레인 영역간에 고전압이 인가된 경우에도, 게이트 전극(15)의 하부 전체가 공핍화하는 것을 방지할 수 있다. 따라서, 기판 플로팅 효과를 발생하기 어려워, 기판 플로팅 효과에 의한 임계값 변동을 방지할 수 있다.
또한, 제1 실시예의 변형예1과 마찬가지의 이유에 의해, 소스, 드레인 영역을 공유하는 복수의 비트선 접속 트랜지스터(12)가 형성되는 영역의 면적을 삭감할 수 있어, 이 영역의 칩 점유 면적을 축소하는 것이 가능하다.
(제2 실시예의 변형예2)
도 13a, 도 13b, 도 14a~도 14d는, 제2 실시예의 변형예2를 도시하고 있다. 제2 실시예의 변형예1과 다른 점은, 게이트 전극(15) 아래의 소자 분리 영역(16)뿐만 아니라, 채널 폭에 평행한 방향으로 서로 인접하는 트랜지스터의 센스 앰프 또는 실드 전원 노드에 접속되는 소스, 드레인 영역(17)끼리의 사이의 소자 분리 영역(16)에도 고농도 필드 스토퍼(20c)를 배치하고 있다.
제2 실시예의 변형예2에 따르면, 세로 방향(제1 방향)으로 접속된 트랜지스터간의 내압 능력을 손상시키지 않고 제1 방향의 인접하는 소스 드레인 영역간의 펀치 스루 내성을 향상시킬 수 있으며, 비트선 접속 트랜지스터의 채널 폭에 평행한 방향의 치수를 축소할 수 있다.
또한, 이 변형예2를 이용함으로써, 필드 스토퍼 영역의 제1 방향의 길이를 제2 실시예의 변형예1보다도 필드 스토퍼 영역(20c)분만큼 길게 할 수 있다. 이 때문에, 양호한 정밀도로 필드 스토퍼 영역(20a, 20c)을 형성할 수 있다.
또한, 이 변형예2에 의해서도, 센스 앰프(3) 또는 실드 전원 노드(11)에 접속되는 n+ 영역(13)과 게이트 전극(15)과의 거리를 비트선에 접속되는 n+ 영역(13)과 게이트 전극(15)과의 거리보다도 짧게 할 수 있어, 보다 작은 회로 면적을 실현할 수 있다.
또한, 본 변형예2에서는, 센스 앰프(3) 또는 실드 전원 노드(11)에 접속되는 n+ 영역(13)측에 인접하여 형성된 소자 분리 영역(16) 내에 필드 스토퍼 영역(20c)이 형성되어 있지만, 원래 센스 앰프(3)측의 노드에는 Vdd 이하의 전압밖에 인가되 지 않는다. 이 때문에, 충분히 접합 내압을 만족시킬 수 있다.
(제2 실시예의 변형예3)
도 15a, 도 15b, 도 16a~도 16d는, 제2 실시예의 변형예3을 도시하고 있다.
제2 실시예의 변형예3에서, 변형예2와 다른 부분은, 채널 폭에 평행한 방향을 따라서, 소자 분리 영역(16) 내에 또한 필드 스토퍼(20b)를 형성하고 있는 점이다.
본 변형예3에 따르면, 제1 실시예의 변형예2와 마찬가지로, 제1 방향으로 인접하는 소스, 드레인 영역간의 펀치 스루 내성을 향상시킬 수 있다. 또한, 트랜지스터간의 내압 능력을 손상시키지 않고, 비트선 접속 트랜지스터의 채널 폭에 평행한 방향의 치수를 축소할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 트랜지스터를 고내압으로 유지할 수 있으며, 또한, 트랜지스터가 형성되는 영역의 점유 면적을 축소할 수 있다.

Claims (20)

  1. 제1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 형성된 복수의 제1 트랜지스터-상기 제1 트랜지스터의 각각은, 제1 게이트 전극과, 소스, 드레인 영역의 한쪽을 구성하는 제2 도전형의 제1 확산층과, 상기 소스, 드레인 영역의 다른쪽을 구성하는 제2 도전형의 제2 확산층을 갖고, 상기 제1 게이트 전극은, 복수의 상기 제1 트랜지스터에 의해 공유되어 있음-와,
    상기 반도체 기판 내에 형성되며, 복수의 상기 제1 트랜지스터를 각각 분리하는 소자 분리 영역과,
    복수의 상기 제1 트랜지스터가 형성되는 상기 반도체 기판의 영역 내에 형성된 제1 도전형의 불순물 영역-상기 제1 도전형의 불순물 영역은 복수의 상기 제1 트랜지스터의 상기 제1, 제2 확산층의 깊이보다도 깊게 형성되며, 상기 제1 트랜지스터의 임계값 전압을 설정함-
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 확산층에는, 상기 제2 확산층 및 상기 제1 게이트 전극에 인가되는 전압보다 높은 전압이 인가되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 전극의 하방에 위치하는 상기 소자 분리 영역 내에 형성된 제1 필드 스토퍼를 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    복수의 상기 제1 트랜지스터의 상기 제1 확산층의 근방에 위치하는 상기 소자 분리 영역 내에, 상기 제1 게이트 전극을 따라서 형성된 제2 필드 스토퍼를 더 포함하는 반도체 장치.
  5. 제3항에 있어서,
    복수의 상기 제1 트랜지스터의 채널 길이 방향으로 인접한 복수의 제2 트랜지스터를 더 포함하며,
    복수의 상기 제2 트랜지스터는 제2 게이트 전극을 공유함과 함께 소스, 드레인 영역의 한쪽을 상기 제2 확산층과 공유하고, 소스, 드레인 영역의 다른쪽으로서의 제3 확산층을 갖고, 상기 제1 도전형의 불순물 영역은 상기 제2 트랜지스터의 상기 제2, 제3 확산층의 깊이보다도 깊게 형성되며, 상기 제2 트랜지스터의 임계값 전압을 설정하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 확산층에 인접하는 상기 소자 분리 영역 내에 상기 채널 길이 방향 으로 형성된 제3 필드 스토퍼를 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제3 확산층의 근방의 상기 소자 분리 영역 내에, 상기 제1 게이트 전극을 따라서 형성된 제4 필드 스토퍼를 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    복수의 상기 제1 트랜지스터는, 비트선과 센스 앰프를 접속하는 트랜지스터인 반도체 장치.
  9. 제1항에 있어서,
    복수의 상기 제1 트랜지스터는, 비트선과 전원 노드를 접속하는 트랜지스터인 반도체 장치.
  10. 제1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 트랜지스터-상기 제1 트랜지스터는, 제1 게이트 전극과, 상기 제1 게이트 전극의 양측의 상기 반도체 기판 내에 형성된 제2 도전형의 제1, 제2 확산층을 갖고, 상기 제1 게이트 전극 및 상기 제2 확산층에 공급되는 전압보다 높은 전압이 상기 제1 확산층에 공급됨-와,
    상기 반도체 기판 내에 형성되며, 상기 제1 트랜지스터를 다른 소자로부터 분리하는 소자 분리 영역과,
    상기 제1 트랜지스터가 형성되는 상기 반도체 기판의 영역 내에 형성된 제1 도전형의 불순물 영역-상기 제1 도전형의 불순물 영역은 상기 제1 트랜지스터의 상기 제1, 제2 확산층의 깊이보다도 깊게 형성되며, 상기 제1 트랜지스터의 임계값 전압을 설정함-
    을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 확산층은, 비트선에 접속되는 반도체 장치.
  12. 제10항에 있어서,
    상기 제1 확산층은, 전원 노드에 접속되는 반도체 장치.
  13. 제10항에 있어서,
    상기 제1 게이트 전극의 하방에 위치하는 상기 소자 분리 영역 내에, 상기 제1 트랜지스터의 채널 폭 방향으로 형성된 제1 필드 스토퍼를 더 포함하는 반도체 장치.
  14. 제10항에 있어서,
    상기 제1 확산층의 근방에 위치하는 상기 소자 분리 영역 내에, 상기 제1 트 랜지스터의 채널 폭 방향으로 형성된 제2 필드 스토퍼를 더 포함하는 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 트랜지스터의 채널 길이 방향으로 인접한 제2 트랜지스터를 더 포함하며,
    상기 제2 트랜지스터는 제2 게이트 전극과, 상기 제1 트랜지스터와 공유된 상기 제2 확산층과, 제3 확산층을 갖고, 상기 제1 도전형의 불순물 영역은 상기 제2 트랜지스터의 상기 제2, 제3 확산층의 깊이보다도 깊게 형성되며, 상기 제2 트랜지스터의 임계값 전압을 설정하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2 확산층에 인접하는 상기 소자 분리 영역 내에 상기 채널 길이 방향을 따라서 형성된 제3 필드 스토퍼를 더 포함하는 반도체 장치.
  17. 제10항에 있어서,
    상기 제3 확산층의 근방의 상기 소자 분리 영역 내에, 상기 제1, 제2 트랜지스터의 채널 폭 방향으로 형성된 제4 필드 스토퍼를 더 포함하는 반도체 장치.
  18. 제10항에 있어서,
    상기 제1 트랜지스터는, 비트선과 센스 앰프를 접속하는 트랜지스터인 반도 체 장치.
  19. 제10항에 있어서,
    상기 제1 트랜지스터는, 비트선과 전원 노드를 접속하는 트랜지스터인 반도체 장치.
  20. 제15항에 있어서,
    상기 제1 트랜지스터는, 비트선과 센스 앰프를 접속하는 트랜지스터이고, 상기 제2 트랜지스터는, 상기 제1 트랜지스터와 전원 노드를 접속하는 트랜지스터인 반도체 장치.
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