KR100665910B1 - 메모리 셀 유닛, 메모리 셀 유닛을 구비한 비휘발성반도체 기억 장치, 및 메모리 셀 어레이 구동 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 176
- 238000000034 method Methods 0.000 title claims description 42
- 238000003860 storage Methods 0.000 title description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 223
- 239000012535 impurity Substances 0.000 claims abstract description 118
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 238000009825 accumulation Methods 0.000 claims abstract description 29
- 230000002093 peripheral effect Effects 0.000 claims abstract description 23
- 230000015556 catabolic process Effects 0.000 claims description 43
- 239000011159 matrix material Substances 0.000 claims description 20
- 238000003491 array Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 299
- 238000007667 floating Methods 0.000 description 38
- 238000002347 injection Methods 0.000 description 13
- 239000007924 injection Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
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- H—ELECTRICITY
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- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
메모리 셀 유닛은 표면의 적어도 일부에 소스 확산층을 갖는 반도체 기판; 상기 반도체 기판위에 제공되며, 최상부에 제공된 드레인 확산층과 저부 전역에 제공된 저농도의 제 1 불순물확산층을 갖는 칼럼형(column-shaped) 반도체 층; 상기 칼럼형 반도체 층의 주변벽에 제공되며 상기 기판에 수직으로 직렬 접속되며, 각기 전하 축적층과 제어 게이트를 갖는 복수의 메모리 셀을 포함하는 메모리 셀 배열; 상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산층; 및 상기 칼럼형 반도체 층의 주변벽 주위에 제공되고 상기 제 2 불순물 확산층과 상기 제 1 불순물 확산층을 접속하는 게이트 전극을 갖는 선택 트랜지스터를 포함하며: 상기 제 1 불순물 확산층은 상기 선택 트랜지스터의 게이트 전극과 대향하는 관계로 상기 칼럼형 반도체 층의 주변벽에 제공되는 채널 영역의 일부로 연장되어 있다.
메모리 셀, 메모리 셀 유닛, 비휘발성 반도체 기억장치, 선택 트랜지스터
Description
도 1은 본 발명의 제 1 실시형태에 따른 메모리 셀 유닛 어레이를 예시하는 평면도;
도 2는 본 발명의 제 1 실시형태에 따른 도 1의 A-A' 라인을 따라 취해진 메모리 셀 유닛 어레이의 일예에 대한 단면도;
도 3은 각기 세개의 메모리 셀을 포함한 세개의 메모리 셀 유닛이 본 발명의 제 1 실시형태에 따라 배열된, 도 1의 A-A' 라인을 따라 취해진 메모리 셀 유닛 어레이의 다른 예의 단면도;
도 4는 제 1, 및 제 2 선택 트랜지스터가 본 발명의 제 1 실시형태에 따른 메모리 셀 배열의 위,아래에 제공된, 도 1의 A-A' 라인을 따라 취해진 메모리 셀 유닛 어레이의 또 다른 예의 단면도;
도 5는 선택 트랜지스터가 본 발명의 제 1 실시형태에 따른 메모리 셀 배열의 위, 아래에 제공된, B-B' 라인을 따라 취해진 메모리 셀 유닛 어레이의 또 다른 예의 단면도;
도 6은 복수의 소스 확산 층이 본 발명의 제 1 실시형태에 따른 기판에 제공된, 도 1의 A-A' 라인을 따라 취해진 메모리 셀 유닛 어레이의 또 다른 예의 단면도;
도 7은 복수의 소스 확산층이 본 발명의 제 1 실시 형태에 따른 기판에 제공된, 도 1의 B-B' 라인을 따라 취해진 메모리 셀 유닛 어레이의 또 다른 예의 단면도;
도 8은 소스 측 선택 트랜지스터의 채널 길이가 제 1 실시형태에 따른 각 메모리 셀의 채널 길이 보다도 더 긴, 도 1의 A-A' 라인을 따라 취해진 메모리 셀 유닛 어레이의 또 다른 예의 단면도;
도 9는 소스 측 선택 트랜지스터의 채널 길이가 제 1 실시형태에 따른 메모리 셀의 채널 길이 보다도 더 긴, 도 1의 B-B' 라인을 따라 취해진 메모리 셀 유닛 어레이의 또 다른 예의 단면도 ;
도 10은 본 발명의 제 2 실시형태에 따른 구동 방법이 적용될 수 있는 메모리 셀 유닛의 등가 회로도;
도 11은 본 발명의 제 2 실시형태에 따른 메트릭스 구조로 배열된 복수의 비휘발성 반도체 장치를 포함하는 메모리 셀 유닛 어레이의 블록도;
도 12는 본 발명의 제 2 실시형태에 따른 메모리 셀 유닛 어레이의 등가 회로도;
도 13은 본 발명의 제 2 실시형태에 따른 기록 동작에서 전압 인가에 대한 타이밍 챠트이며;
도 14는 본 발명의 제 2 실시형태에 따른 소거 동작에서 전압 인가에 대한 타이밍 챠트이며;
도 15는 본 발명의 제 3 실시형태에 따른 구동 방법이 적용될 수 있는 비휘발성 반도체 장치의 등가회로도;
도 16은 본 발명의 제 3 실시형태에 따른 기록 동작에서 전압 인가에 대한 타이밍 챠트;
도 17은 본 발명의 제 3 실시형태에 따른 소거 동작에서 전압 인가에 대한 타이밍 챠트;
도 18은 전형적인 종래의 비휘발성 반도체 기억 장치를 나타내는 단면도;
도 19는 전형적인 종래의 또 다른 비휘발성 반도체 기억 장치를 나타내는 단면도.
본 발명은 메모리 셀 유닛, 상기 메모리 셀 유닛을 포함하는 비휘발성 반도체 기억 장치, 및 메모리 셀 어레이 구동 방법에 관한 것이다.
공지된 EEPROM의 전형적인 메모리 셀은 전하 축적층과 제어 게이트를 포함하는 게이트 부를 가지고 있으며 전하를 전하 축적층에 주입하고 터널 전류를 이용함으로써 전하 축적층에서부터 전하를 방출하기 용이한, MOS 트랜지스터 구조이다. 메모리 셀은 각기 전하 축적층의 전하 축적 상태에서의 차이점에 기인한 문턱전압에서의 차이점을 근거로 "0"과 "1"을 기억한다.
예를 들어, 전하 축적층으로서 플로팅 게이트(floating gate)를 갖는 n 채널 메모리 셀의 경우에서, 양의 고전압은 전자를 플로팅 게이트 안으로 주입시키기 위해서 소스 및 드레인의 확산층과 기판이 접지되어 인가된다. 이 때, 전자는 터널 전류에 의해 기판으로부터 플로팅 게이트 안으로 주입된다. 따라서, 메모리 셀의 문턱전압은 전자의 주입에 의해서 양의 방향으로 쉬프트 된다. 반면에, 플로팅 게이트로 전자의 방출을 위해, 음의 전압은 소스 및 드레인 확산층과 기판이 접지되어 제어 게이트에 인가된다. 이 때, 전자는 터널 전류에 의해 플로팅 게이트에서 기판까지 방출된다. 따라서, 메모리 셀의 문턱전압은 전자의 방출에 의해 음의 방향으로 쉬프트 된다. 상술한 작동에서, 플로팅 게이트/제어 게이트의 결합 정전용량(coupling capacitance)과 플로팅 게이트/기판의 결합 정전용량 사이의 관계는 전자 주입과 전자 방출 즉, 기록과 소거를 효과적으로 달성하기 위해 중요하다. 즉, 플로팅 게이트와 제어 게이트 사이에 정전용량이 증가될 때, 제어 게이트의 전위는 더 효율적으로 플로팅 게이트로 전달될 수 있음으로써 기록 및 소거를 쉽게 만든다.
반도체 기술, 특히 마이크로 프로세싱 기술의 최신 진보로 인해, EEPROM 메모리 셀의 크기 감소와 용량의 증가는 급속도로 증진되고 있다. 따라서, 메모리 셀의 면적을 줄이는 방법과 플로팅 게이트와 제어 게이트 간에 정전용량을 증가시키는 방법이 중요한 이슈가 된다. 플로팅 게이트 및 제어 게이트 사이에 정전용량을 증가하기 위해서는, 플로팅 게이트와 제어게이트간에 제공되는 게이트 절연막의 두 께를 줄이거나, 게이트 절연막의 유전율를 증가시키거나, 또는 플로팅 게이트와 제어 게이트의 대향면의 면적을 증가시킬 필요가 있다. 하지만, 게이트 절연 막의 두께 감소는 신뢰성에 있어 제약을 갖는다. 게이트 절연막의 유전율 증가에 대한 생각할 수 있는 접근은 실리콘 산화막 대신에 실리콘 질화막등을 이용하는 것이다. 하지만, 이런 접근은 신뢰도에 관련해서 문제를 야기시키며, 따라서 실용적이지 못하다. 따라서, 충분한 정전용량을 제공하기 위해서는 플로팅 게이트와 제어 게이트 간의 오버랩을 미리 결정된 영역이상 증가시키는 것이 필요하다. 하지만, 이것은 EEPROM의 기억 용량을 증가하는데 있어 메모리 셀의 면적을 감소시키는데에 장애가 된다. 따라서, 메모리 셀 면적의 감소 및 플로팅 게이트와 제어 게이트 사이에 정전용량의 증가를 모두 달성하기 위한 수단의 요구가 있다.
도 18에서 도시한 바와 같이, 각기 칼럼형 반도체 층(12)위에 제공되는 두 개의 메모리 셀, 및 메모리 셀 위,아래에 배열되는 선택 트랜지스터를 포함하는 복수의 메모리 셀 유닛을 포함하는 EEPROM이 알려져 있다[예를 들어, 일본 무심사 특허공개 평4-79369(1992)를 참조할 것]. 메모리셀은 메트릭스 구조로 배열되고 반도체 기판에 형성된 격자 트랜치에 의해 서로 절연된 칼럼형 반도체 층 각각의 주변벽을 이용함으로써 구성된다. 다시 말해, 메모리 셀 유닛은 각기 칼럼형 반도체 층의 상부 면에 제공되는 드레인 확산 층(7), 트렌치의 저부에 제공되는 공통 소스 확산층(11), 및 칼럼형 반도체 층의 주변 벽을 전부 둘러 싸는 전하 축적층(1,3)과 제어 게이트(2,4)를 포함하고 있다. 제어 게이트 라인은 한 방향으로 연속적으로 배열된 칼럼형 반도체 층 주위에 제공되는 제어 게이트를 순차적으로 접속함으로써 각각 제공된다. 비트 라인들은 제어 게이트 라인에 교차하여 순차적으로 배열되는 메모리 셀 유닛들의 드레인 확산 층에 각각 접속된다. 메모리 셀 각각이 셀 당 하나의 트랜지스터 구조를 가지면, 만약 메모리 셀들이 0V의 판독 전압 및 음의 문턱전압에 의해 과소거 될 경우에 셀 전류는 선택되지 않는 셀(또는 판독 오류가 발생한다) 내부로 흐르게 된다. 확실히 이런 현상을 막기 위해서, 선택 트랜지스터들은 칼럼형 반도체 층의 주변면을 적어도 부분적으로 둘러싸는 게이트 전극(5,6)을 갖는 칼럼형 반도체 층의 상, 하부에서 메모리 셀에 직렬로 배열되어야 한다.
따라서, 종래의 EEPROM의 메모리 셀은 칼럼형 반도체 층의 주변벽을 이용함으로써 칼럼형 반도체 층을 둘러싸는 바와 같이 형성된 전하축적층과 제어 게이트를 각각 포함하게 된다. 따라서, 전하 축적층과 제어 게이트 사이의 정전용량은 더 작은 메모리 셀 면적을 가지고 충분히 증가될 수 있게 된다. 더욱이, 비트 라인에 접속된 메모리 셀 유닛들의 드레인 확산층은 칼럼형 반도체 층의 상부 면에 제공되며, 전기적으로 트렌치에 의해 서로 절연되게 된다. 따라서, 장치 절연 면적은 감소될 수 있으며, 그것에 의해 더욱더 메모리 셀 사이즈를 감소시키된다. 따라서, 각기 훌륭한 기록/소거 효율성을 갖는 메모리 셀이 집적되는 큰 기억용량 메모리 셀 유닛을 제공할 수 있게 된다.
여기서, 각각의 칼럼형 반도체 층 위에 직렬로 접속된 복수의 메모리 셀은 같은 문턱전압을 갖는다고 가정한다. 여기서, 전류 존재여부에 따라 "0"과 "1"의 결정을 위해 판독 동작은 판독 전압을 메모리 셀의 제어 게이트에 인가함으로서 수행된다. 만약에 반도체 층을 통해 흐르는 전류가 반도체 층의 저항 성분으로 인해 하나의 반도체 층위에 직렬의 메모리 셀 배열의 양단에 위치한 메모리 셀 사이에 전위차를 유발하면, 상기 전위차가 각각의 메모리 셀의 문턱 전압들을 균일하지 않게 만들 것이다. 이것은 문턱전압에서의 변동을 촉진할것이다. 백바이어스(back bias) 효과는 그 장치에 직렬로 접속된 메모리 셀의 개수를 제한킴으로써 기억 용량의 증가에 관련된 문제를 야기시킨다. 더욱이, 백바이어스 효과는 복수 메모리 셀이 하나의 칼럼형 반도체 층 위에 직렬로 접속될 경우 뿐만 아니라, 하나의 메모리 셀이 하나의칼럼형 반도체 층 위에 제공될 경우에 일어날 수 있다. 다시 말해, 각각의 메모리 셀의 문턱전압들은 반도체 기판의 면내 백바이어스효과에서의 변동 때문에 불균일해지기 쉽다. 메모리 셀의 위치에 따른 문턱 전압의 변동은 메모리 셀에 대해 기록, 소거 및 판독 동작을 하기 위해 인가될 기록/소거/판독 전압에 악영향을 미친다. 따라서, 기판의 백바이어스 효과와 관련된 문제의 해결에 대한 요구사항이 있다.
한편, 도 19에서 도시된 바와 같이 칼럼형 반도체 층이 반도체 기판과 전기적으로 절연된 메모리 셀 유닛 또한 알려져 있다(예컨대, 일본 무심사 특허공개2002-57231호 참조). 이와 같이, 칼럼형의 반도체 기판을 반도체 기판과 전기적으로 절연시킴으로써, 백 바이어스 효과가 억제될 수 있게 된다. 따라서, 개선된 집적도를 갖으며, 플로팅 게이트/제어 게이트 결합 정전용량에 대한 결합비가 메모리셀의 면적을 증가시키지 않고서도 더욱 증가되며, 제조공정에 기인하는 셀 특징들에 있어서의 변동이 억제되는 메모리 셀 유닛은 제공 되어질 수 있다.
기록동작이 각기 상기 구조를 갖는 메모리 셀 유닛을 포함한 반도체 기억 장치에서 실행될 때, 높은 기록방지전위는 기록 동작 되지 않는 비트 라인에 인가된다. 일반적으로, 메모리셀 유닛은 반도체 기억 장치안에서 매트릭스 구조로 횡과 종방향으로 배열된다. 메트릭스 구조의 각 열에서 종으로 배열된 메모리 셀 유닛(칼럼형 반도체 층)에 제공되는 메모리 셀들의 제어 게이트는 대응하는 제어 게이트 라인에 공통 접속되며, 메트릭스 구조의 열에서 종으로 배열된 메모리 셀 유닛(칼럼형 반도체 층)에 제공되는 선택 트랜지스터의 선택 게이트는 대응하는 선택 게이트 라인에 공통접속된다. 메트릭스 구조의 각 행에서 횡으로 배열된 메모리 셀 유닛에 제공되는 드레인 확산층(칼럼형 반도체 층)은 비트 라인에 공통접속된다. 판독 동작이 메모리 셀 유닛 어레이안에서 선택되어진 메모리 셀 위에서 실행될 경우에는, 선택된 메모리 셀의 제어 게이트에 접속된 제어 게이트 라인에 양의 기록전압을 인가하고, 접지 전위나 양의 전압을 소스 확산 층에 인가하고, 접지 전압을 선택된 메모리 셀을 포함한 메모리 셀 유닛의 드레인 확산 층에 인가함으로써 전자가 선택된 메모리셀에 주입된다. 이 때, 드레인 확산 층에 인접한 선택 트랜지스터의 선택 게이트 아래에 형성된 채널은 선택 트랜지스터에 인접한 메모리 셀의 제어 게이트 아래에 형성된 채널과 전기적으로 접속되어서, 채널의 전압은 사실상 드레인 확산층에 인가된 접지 전압과 같게 된다. 더욱이, 선택된 메모리 셀과 제어 게이트라인을 공유하는 선택되지 않는 메모리 셀에 대한 기록 동작은 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛에 접속된 비트 라인에 양의 기록 금지 전압을 인가함으로써 방지된다. 선택된 메모리 셀이 메모리 셀 유닛의 소스 확산층에 가장 가깝게 배치된 메모리 셀인 경우, 충분히 높은 확산전압은 드레인 확산층으로부터 전자 주입을 위해서 선택된 메모리 셀의 상부에 배치된 메모리 셀의 제어 게이트와 드레인 확산 층에 인접한 선택 트랜지스터의 선택 게이트에 인가된다. 따라서, 동일 전압은 선택된 메모리 셀과 제어 게이트 라인 및 선택 게이트 라인을 공유하는 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛 안의 제어 게이트와 선택 게이트에 인가된다. 만약에 이 전압이 충분히 높으면, 드레인 확산층에 인접한 선택 게이트 아래에 형성된 채널은 선택 게이트에 인접한 메모리 셀의 제어 게이트 아래에 형성된 채널에 전기적으로 접속된다. 그러므로, 채널의 상기 전위는 사실상 비트 라인을 통해 드레인 확산층에 인가된 양의 기록 방지 전압과 사실상 같게 된다. 따라서, 선택되지 않은 메모리 셀의 전하 축적층으로의 전자 주입이 방지는데, 그것은 기록 방지 전압이 인가 되는 제어 게이트와 전하 축적층사이에 전위차가 충분히 작기 때문이다. 또한, 가장 하부의 메모리 셀과 소스 확산 층에 인접한 선택 트랜지스터 사이에 배치되는 불순물 확산 층의 전위는 사실상 기록 방지 전압과 같게 된다.
하지만, 소스 확산 층에 인접한 선택 트랜지스터가 비트 라인의 기록 방지 전압 보다 더 낮은 항복 전압을 갖는다면, 전류는 심지어 선택 트랜지스터가 오프동작될 경우에도 게이트 전극 아래에 형성된 채널 안으로 흐르게 된다. 이것이 선택 트랜지스터의 항복을 초래하게 한다. 결과적으로, 가장 하부의 메모리 셀과, 소스 확산 층에 대해 소스 확산층에 인접한 선택 트랜지스터 사이의 불순물 확산층의 전압(채널간 전압)은 소스 측 선택 트랜지스터의 항복전압(비트 라인 기록 방지 전압보다도 낮다)과 같은 수준까지 감소된다. 그러므로, 가장 하부에 있는 메모리 셀의 채널 전압은 감소된다. 따라서, 소스 측 선택 트랜지스터와 제어 게이트 사이에 전압차이로 인해 메모리 셀 전하 축적층 위에 기록 에러가 발생할 가능성이 있게 된다.
선택 트랜지스터의 불충분한 항복 전압으로 인한 기록 에러를 방지하기 위해서는, 소스 확산층에 인가된 전압은 안정되어야만 하고, 소스측 선택 트랜지스터는 기록 방지 전압에 대해 충분한 항복 전압을 가져야 한다. 이것은 불순물 확산층의 전위가 접지 전위에 대해 소스 확산층의 전압과, 소스 확산층과 불순물 확산층 사이의 선택 트랜지스터의 전압의 합과 같기 때문이다.
양의 소스 전압이 소스 확산층에 인가될 경우, 소스 확산층 전압의 안정성은 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 선택 트랜지스터의 항복 전압에 의해 영향 받게 된다. 위에서 기술한 것처럼, 선택된 메모리 셀의 채널 전위는 사실상 드레인 확산층에 인가된 접지 전압과 같아서, 인접한 불순물 확산층의 전위는 채널 전위와 같게 된다. 그러므로, 불순물 확산층과 소스 확산층 사이에 선택 트랜지스터의 항복 전압이 소스 전압 미만이라면, 항복현상이 발생하며, 그 결과 접지 전압에 대한 소스 확산층의 전압은 소스측 선택 트랜지스터의 항복 전압과 같은 레벨까지 감소하게 된다. 따라서, 선택 게이트 라인을 공유하는 다른 메모리 셀 유닛의 소스 확산 층의 전압은 또한 항복전압과 같은 수준까지 감소된다.
일반적으로, 미세한 트랜지스터의 항복전압은 트랜지스터 채널의 양측에 배열된 소스와 드레인 사이의 최소거리에 따라 결정된다. 따라서, 상술한 선택 트랜지스터의 항복 전압은 소스 확산 층과 최저의 메모리 셀과 선택 트랜지스터 사이에 배열되는 불순물 층 사이의 최소거리에 의해 결정된다. 따라서, 트랜지스터의 항복전압은 채널간의 거리를 충분히 증가시킴에 의해 증가될수 있다. 하지만, 채널간 거리의 증가는 칼럼형 반도체 층이 더 큰 높이를 갖도록 형성되어야만 한다는 것을 의미한다. 이것은 반도체 층이 더 큰 두께를 갖도록 형성되어야 하며, 반도체 층의 불필요한 부분들은 반도체 장치 생산 공정에서 칼럼형 반도체 층을 만들기 위해 더 깊게 제거 되어야만 한다는 것을 의미한다. 따라서, 반도체 장치 생산 공정은 시간이 걸리며, 결과적으로 비용이 증가하게 된다. 따라서, 채널간 거리를 터무니 없이 증가시키는 것은 바람직하지 못하다.
선택 트랜지스터가 메모리 셀 어레이의 구동을 위해 충분한 항복 전압을 갖게하는 다른 방법은 선택 트랜지스터의 구조를 고려하는 것이다. 더욱이, 기록 동작에서 메모리 셀 어레이 구동 방법에 대한 고려를 할 수 있다.
상기 관점에서, 본 발명은 소스 측 선택 트랜지스터가 메모리 셀에 대한 오기록을 방지하기 위해 충분한 항복전압을 갖도록 구성되는 메모리 셀 유닛, 및 선택 트랜지스터가 기록 방지 전압보다 더 낮은 항복전압을 갖더라도 오기록을 방지하는 메모리 셀 어레이 구동 방법을 제공함을 목적으로 한다.
본 발명의 제 1 실시형태에 따르면, 표면의 적어도 일부에 소스 확산층으로서 제공된 고농도 불순물 확산층을 갖는 반도체 기판; 상기 반도체 기판에 수직으로 제공되며, 최상부에 제공된 드레인 확산층과 저부 전역에 제공된 저농도의 제 1 불순물 확산층을 갖는 칼럼형 반도체 층; 상기 칼럼형 반도체층의 주변벽에 제공되고 기판에 수직으로 직렬 접속된 복수 메모리 셀을 포함하는 메모리 셀 배열로서, 상기 메모리 셀은 각기 전하 축적층과 제어 게이트를 갖는 메모리 셀 배열; 상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산층; 및 상기 칼럼형 반도체 층의 주변벽 주위에 제공된 게이트 전극을 갖고 상기 제 2 불순물 확산층과 상기 제 1 불순물 확산층에 접속하는 선택 트랜지스터를 포함하며: 상기 제 1 불순물 확산층은 상기 선택 트랜지스터의 게이트 전극과 대향하는 관계로 상기 칼럼형 반도체 층의 주변벽에 제공된 채널 영역의 일부로 연장되는 것을 특징으로 하는 메모리 셀 유닛이 제공된다.
본 발명의 제 2 실시형태에 따르면, 매트릭스 구조에서 종 및 횡으로 배열되는 복수의 메모리 셀 유닛과 제어 게이트 라인을 포함하는 메모리 셀 어레이에서의 선택된 메모리 셀상에서 기록 동작을 수행하기 위한 메모리 셀 어레이의 구동 방법으로서; 상기 메모리셀 유닛은, 각기 표면의 적어도 일부에 소스 확산층으로서 제공된 고농도 불순물 확산층을 갖는 반도체 기판; 상기 반도체 기판에 수직으로 제공되며, 최상부에 제공된 드레인 확산층과 저부 전역에 제공된 저농도의 제 1 불순물확산층을 갖는 칼럼형 반도체 층으로서, 전기적으로 상기 반도체 기판과 절연된 칼럼형 반도체 기판; 상기 칼럼형 반도체 층의 주변벽에 제공되고 상기 기판에 수직으로 직렬 접속된 복수의 메모리 셀로서, 상기 메모리셀은 각기 전하 축적층과 제어 게이트를 갖는 메모리 셀 배열; 상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산층; 및 제 2 불순물 확산층과 상기 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 포함하며; 상기 메모리 셀 유닛에 있어서의 메모리 셀의 제어 게이트는 상기 대응하는 제어 게이트 라인에 공통 접속되며; 상기 구동방법은, (s1) 양의 소스 전압을 상기 각각의 메모리 셀 유닛의 소스 확산층에 인가하는 단계; (s2) 접지 전위를 상기 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 드레인 확산층에 인가하는 단계; (s3) 기록 전압을 상기 선택된 메모리 셀에 접속된 제어 게이트 라인에 인가하는 단계: 및 (s4) 기록 방지 전압을 상기 선택된 메모리 셀에 접속된 제어 게이트 라인을 공유하는 선택되지 않는 메모리 셀에의 기록 방지를 위해 상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀 유닛의 드레인 확산층에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 어레이 구동 방법이 제공된다.
본 발명에 따르면, 칼럼형 반도체 층은 선택 트랜지스터의 채널 영역까지 연장되는 바와 같이 저부에 공급된 저농도의 제 1 불순물확산층을 개재하여 고농도 소스 확산 층에 접촉한다. 선택된 메모리 셀에의 기록을 위해 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 선택 트랜지스터의 채널 양쪽사이에 전압이 인가될 경우에, 공핍층은 제 1 불순물 확산층으로 확산된다. 그러므로, 전계강도가 국부적으로 집중되지 못하게 한다. 결과적으로, 선택 트랜지스터는 충분한 항복 전압을 가져, 소스 확산층에 인가된 양의 소스 전압은 안정화 된다. 그러므로, 선택되지 않은 메모리 셀들의 채널 전위는 안정하게 기록 방지 전압으로 유지될 수 있음으로써 선택되지 않는 메모리 셀에 오기록을 확실히 방지한다. 다시 말해, 메모리 셀 유닛은 높은 신뢰성을 갖고 안정하게 동작 가능하다.
본 발명에 따른 메모리 셀 어레이 구동 방법에서, 선택된 메모리 셀의 전하 축적층에 대한 기록은 양의 소스 전압을 각각의 메모리 셀 유닛의 소스 확산층에 인가하고, 접지 전위를 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 드레인 확산 층에 인가하고, 선택된 메모리 셀에 접속된 제어 게이트 라인에 기록 전압을 인가하고, 그리고 선택된 메모리 셀에 접속된 제어 게이트 라인을 공유하는 선택되지 않는 메모리 셀에 대한 기록을 방지하기 위해서 기록 방지 전압을 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛의 드레인 확산층에 인가함으로써 달성된다. 그러므로, 메모리 셀 유닛의 선택 트랜지스터는 단지 기록 방지 전압과 소스 전압간의 차 이상의 항복 전압을 가질 필요가 있다. 따라서, 비록 항복 전압이 기록 방지 전압 이하 일지라도 오기록은 방지될 수 있다.
본 발명에 따른 메모리 셀 유닛은 표면의 적어도 일부에 소스 확산층으로서 제공된 고농도 불순물 확산층을 갖는 반도체 기판; 상기 반도체 기판에 수직으로 제공되며, 최상부에 제공된 드레인 확산 층과 저부 전역에 제공된 저농도의 제 1 불순물 확산층을 갖는 칼럼형 반도체 층; 상기 칼럼형 반도체층의 주변벽에 제공되고 기판에 수직으로 직렬 접속된 복수 메모리 셀을 포함하는 메모리 셀 배열로서, 상기 메모리 셀은 각기 전하 축적층과 제어 게이트를 갖는 메모리 셀 배열; 상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산층; 및 게이트 전극을 가지며 제 2 불순물 확산층과 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 포함한다.
다시 말해, 본 발명의 메모리 셀 유닛은 복수의 메모리 셀이 반도체 기판 면에 수직으로 직렬 접속되며 각기 전하 축적층과 제어 게이트로서 역할하는 제 1, 제 2 전기전도층을 각각 갖도록 구성된다. 메모리 셀은 반도체 기판위에 메트릭스 구조로 배열되고 격자 트렌치에 의해 서로 절연된 칼럼형 반도체 층 각각의 주변벽에 제공된다. 칼럼형 반도체 층은 각각 상단 및 하단에 제공되며 각각 드레인과 소스로서 역할하는 불순물 확산층을 갖는다. 칼럼형 반도체 층은 낮은 불순물 확산층에 의해 반도체 기판과 전기적으로 절연된다.
소스 확산층은 반도체 기판의 전면에 형성될 수 있거나, 또는 반도체 기판의 일부분에서 형성될 수 있다.
제 3 불순물 확산층은 메모리 셀 배열의 각각의 두 인접한 메모리 셀 사이에 제공될 수 있으며, 게이트 전극에 대향하여 칼럼형 반도체 층에 제공된 채널 영역의 양측에 배열된 제 1 불순물 확산층과 제 2 불순물 확산층간의 거리는 각각의 메모리 셀의 채널 영역의 양측에 배열된 제 2 불순물 확산층과 제 3 불순물 확산층간의 거리 또는 제 3 불순물 확산층들간 거리보다 더 길 수 있다.
이런 배열에 의해, 메모리 셀 유닛의 선택 트랜지스터는 충분한 항복전압을 갖는다. 그러므로, 기록 동작이 메모리 셀 중의 선택된 하나 위에 실행될때, 다른 선택되지 않은 메모리 셀의 채널 전위는 기록 방지 전압으로 확실하게 유지될 수 있다. 결과적으로, 선택되지 않은 메모리 셀들에 대한 오기록은 확실히 방지될 수 있다. 따라서, 메모리 셀 유닛은 신뢰성이 높으며 안정적으로 동작한다.
예를 들어, 도 3을 참조하면 제 1 불순물 확산층과 제 2 불순물 확산층 사이에 거리는 제 1 불순물 확산층(712, 713)과 제 2 불순물 확산층(720)사이의 최소거리를 의미한다. 제 2 불순물 확산층과 제 3 불순물 확산층간의 거리는 제 2 불순물 확산층(720)과 제 3 불순물 확산층(721)간의 최소거리를 의미하며, 그리고 제 3 불 순물 확산층들간 최소거리는 도 3에서 중간 메모리 셀의 채널 영역의 양측에 배열된 제 3 불순물 확산층(721)사이의 최소 거리를 의미한다.
저농도 불순물 확산층은 소스 확산층 아래에 제공될 수 있으며, 그리고 소스 확산층은 저농도 불순물 확산층을 개재하여 기판에 접촉시킬수 있다.
이런 배열에 의해, 소스 라인의 기생 정전용량은 감소된다. 그러므로, 소소 전압이 인가될 때 상승/하강 시간은 감소하게 된다. 따라서, 메모리 셀 유닛은 더 높은 동작 속도를 갖는다.
본 발명에 따른 상술한 구조를 각각 갖는 복수의 메모리셀 유닛은 메모리 셀 어레이를 제공하기 위해 메트릭스 구조에서 종, 횡 배열될 수 있다. 메모리 셀 어레이는 반도체 기판의 면에 평행하게 연장되며 각기 매트릭스 구조의 각열에 종으로 배열된 메모리 셀 유닛(칼럼형 반도체 층)에서의 대응 메모리 셀의 제어 게이트를 순차적으로 접속함으로써 제공되는 제어 게이트, 및 제어 게이트 라인을 가로지르는 바와 같이 반도체 기판 면에 평행하게 연장되며 매트릭스 구조의 각행에 횡으로 전기 배열된 메모리 셀 유닛 셀에서의 불순물 확산층에 전기적으로 접속되는 비트 라인을 포함한다.
본 발명에 따르는 비휘발성 반도체 장치는 메트릭스 구조에서 종 및 횡으로 배열된 복수의 메모리 셀 유닛을 포함하며, 상기 메모리 셀 유닛은 각각 상술한 메모리 셀 유닛을 포함한다.
이런 배열에 있어, 메모리 셀 유닛은 선택되지 않은 메모리 셀에 대한 오기록을 확실히 방지할 수 있게 된다. 따라서, 비휘발성 반도체 장치는 신뢰성이 높고 안정적으로 동작된다.
본 발명의 비휘발성 반도체 장치는 일본 무심사 특허 공개 2002-57231호에 기술된 것과 실질상 같은 생산 방법에 의해 생산될 수 있다. 칼럼형 반도체 층의 저부와, 비휘발성 반도체 장치에 있는 칼럼형 반도체 층의 주변벽에 제공된 선택 트랜지스터의 채널 영역에 저농도 불순물 확산층을 제공하기 위해서는, 불순물 삽입과 어닐링 조건의 적절한 결합은 선택 트랜지스터의 소스 확산층을 형성하는 단계에서 불순물 확산에 의해 소망의 위치에 제 1 불순물 확산층(712, 713)을 형성하는데 이용된다.
본 발명의 메모리 셀 어레이 구동 방법은 매트릭스 구조에서 종 및 횡으로 배열된 복수의 메모리 셀 유닛과 제어 게이트 라인을 포함하는 메모리 셀 어레이에 있어서의 선택된 메모리 셀위에 기록 동작을 수행하는데에 적용된다. 메모리 셀 유닛은 표면의 적어도 일부에서 소스 확산층으로써 제공되는 고농도 불순물 확산층을 갖는 반도체 기판, 반도체 기판에 수직으로 반도체 기판에 제공되며 최상부분에 제공된 드레인 확산층과, 저부 전역에 제공된 저농도의 제 1 불순물확산층을 갖는 칼럼형 반도체 층으로서 반도체 기판과 전기적으로 절연된 칼럼형 반도체 층과, 칼럼형 반도체 층의 주변벽에 제공되며 기판에 수직으로 직렬 접속된 복수의 메모리 셀배열을 포함하는 메모리 셀 배열로서, 메모리 셀이 각기 전하 축적층과 제어 게이트를 갖는 메모리 셀 배열과, 메모리 셀 배열의 하부에 제공된 제 2 불순물 확산층, 및 제 2 불순물 확산층과 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 각각 포함한다. 메모리 셀 유닛들에 있는 메모리 셀의 제어 게이트는 대응하는 제어 게이트 라인에 공통 접속된다.
구동 방법은 양의 소스 전압을 각각의 메모리 셀 유닛의 소스 확산 층에 인가하는 단계; 접지 전압을 선택된 메모리 셀을 포함한 메모리 셀 유닛의 드레인 확산 층에 인가하는 단계; 기록 전압을 선택된 메모리 셀에 접속된 제어 게이트 라인에 인가하는 단계; 및 기록 방지 전압을 선택된 메모리 셀에 접속된 제어 게이트라인을 공유하는 선택되지 않은 메모리 셀에 대한 기록 방지를 위해 선택된 메모리 셀을 포함하지 않은 메모리 셀 유닛의 드레인 확산 층에 인가하는 단계를 포함한다.
위에 언급한 구동방법에서, 기록 전압을 제외한 전압들은 동시에 또는 타임-스태그드 방식(time-staggered manner)으로 인가될 수 있지만, 기록 전압은 마지막으로 인가되어야만 한다.
여기서, 기록 동작은 선택된 메모리 셀의 전하 축적층에 전자를 주입한다는 것을 의미한다.
여기서, 기록 방지 전압은 선택된 메모리 셀에 대한 기록시 선택되지 않는 메모리 셀 유닛의 드레인 확산층에 인가되는 전압을 의미한다. 기록을 위해 선택된 메모리 셀의 전하 축적층 안으로 전자들이 주입되는 경우에, 양의 전압은 선택된 메모리 셀의 제어 게이트에 접속된 제어 게이트 라인에 기록 전압으로써 인가된다. 기록 전압은 또한 선택된 메모리 셀에 접속된 제어 게이트 라인을 공유하는 선택되지 않은 메모리 셀의 제어 게이트에도 인가되기 때문에, 선택되지 않은 메모리 셀에 대한 기록은 방지되어야만 한다. 그러므로, 양의 고전압은 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛의 드레인 확산층에 인가되는데, 그것에 의해 선택되지 않은 메모리 셀로의 전자 주입이 드레인 확산층과 제어 게이트간의 전압차에 의해 방지 된다. 이 때 드레인 확산층에 인가된 전압은 기록 방지 전압이다.
본 발명의 구동 방법은 도 19에 도시된 것처럼 칼럼형 반도체 층이 기판과 절연되는 비휘발성 반도체 기억장치에 응용이 가능하다. 특히, 본 발명의 구동 방법은 본 발명에 따른, 도 2 내지 9에 도시된 바와 같은 비휘발성 반도체 기억장치에 바람직하게 적용된다.
본 발명의 메모리 셀 어레이 구동 방법은, 메트릭스 구조에서 종, 횡으로 배열된 복수의 메모리 셀 유닛과 제어 게이트 라인을 포함하는 선택된 메모리 셀 어레이에 있어서의 선택된 메모리 셀 상에서 기록 동작을 하는데 적합하다. 메모리 셀 유닛은 각기 표면의 일부에서 소스 확산층으로서 제공되는 고농도 불순물 확산층을 갖는 반도체 기판; 저부 일부가 소스 확산층과 접촉되며 저부의 타부가 반도체 기판에 전기적으로 접속된, 반도체 기판에 수직으로 반도체 기판상에 제공되며, 최상부에 제공되는 드레인 확산층과 저부 전역에 제공되는 저농도의 제 1 불순물확산층을 갖는 칼럼형 반도체 층; 칼럼형 반도체 층의 주변벽에 제공되며 기판에 수직으로 직렬 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 배열로서, 메모리셀이 전하 축적층과 제어 게이트를 각각 갖는 메모리 셀 배열; 메모리 셀 배열의 하단에 제공되는 제 2 불순물 확산층; 및 제 2 불순물 확산층과 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 포함한다. 메모리 셀 유닛에 있는 메모리 셀의 제어 게이트는 대응하는 제어 게이트 라인에 공통접속된다.
구동 방법은 양의 소스 전압을 각각의 메모리 셀 유닛의 소스 확산 층에 인가하는 단계; 접지 전압을 선택된 메모리 셀을 포함한 메모리 셀 유닛의 드레인 확산 층에 인가하는 단계; 기록 전압을 선택된 메모리 셀에 접속된 게이트 라인에 인가하는 단계; 및 기록 방지 전압을 선택된 메모리 셀에 접속된 제어 게이트 라인을 공유하는 선택되지 않은 메모리 셀에 대한 기록 방지를 위해 선택된 메모리 셀을 포함하지 않은 메모리 셀 유닛의 드레인 확산 층에 인가하는 단계를 포함한다.
위에 언급한 구동방법에서, 기록 전압을 제외한 전압은 동시에 또는 타임-스태그드 방식으로 인가될 수 있지만, 기록 전압은 마지막으로 인가되어야만 한다.
본 발명의 구동 방법은 칼럼형 반도체 층이 도 18에서 도시된 것처럼 전기적으로 기판에 접속된 비휘발성 반도체 기억 장치에 적용 가능하다.
소스 전압은 기록 방지 전압 이하일 수 있다. 소스 전압이 기록 방지 전압 이하이면, 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 선택 트랜지스터의 채널간 전압은 사실상 소스 전압과 같게 된다. 그러므로, 비록 선택 트랜지스터가 기록 방지 전압 이하의 항복전압을 갖더라도 확실히 오기록이 방지된다.
선택 트랜지스터의 항복전압은 기록 방지 전압의 1/2 이상일 수 있으며, 소스 전압은 기록 금지 전압의 1/2이 될 수 있다.
이런 배열에 의해, 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛의 채널 전위는 사실상 기록 방지 전위와 같으며, 그리고 소스 전압은 기록 방지 전압의 1/2과 같다. 따라서, 선택 트랜지스터가 기록 방지 전압 이상의 1/2이상의 항복전압을 가질 경우에는, 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛의 채널 전 위는 기록 방지 전압 이상으로 유지될 수 있다. 따라서, 선택되지 않는 메모리 셀에 대한 오기록은 확실하게 방지될 수 있다. 한편, 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 채널 전위는 사실상 접지 전위와 같으며, 소스 전압은 기록 방지 전압의 1/2 과 같다. 따라서, 선택 트랜지스터가 기록 방지 전압의 1/2 이상의 항복전압을 갖는다면, 소스 전압은 안정화 될 수 있으며, 그리고 선택된 메모리 셀을 포함하지 않는 메모리 셀 유닛의 채널 전위는 기록 방지 전압 이상으로 유지될 수 있다. 따라서, 선택되지 않은 메모리 셀에 대한 오기록은 확실하게 방지될 수 있다.
첨부된 도면을 참조하여, 본 발명의 메모리 셀 유닛의 구조는 실시 형태로 아래에 설명될 것이다.
제 1 실시형태
도 1은 제 1 실시형태에 따른 메트릭스 구조로 배열된 메모리 셀 유닛을 포함하는 메모리 셀 유닛 어레이의 평면도이다. 도 2는 도 1의 A-A'라인을 따라 취해진 메모리 셀 유닛 어레이의 한 예의 단면도이다. 이 실시형태에서, 메모리 셀 유닛은 p타입 실리콘 기판(100) 위에서 매트릭스 구조로 배열된 칼럼형 반도체 층 (110)에 대해 각각 제공된다. 메모리 셀 유닛 각각은 칼럼형 반도체 층(110)의 하부에 제공되는 선택 게이트(501)을 갖는 선택 트랜지스터, 및 선택 트랜지스터 위에 제공되고 칼럼형 반도체 층을 따라 직렬로 접속된 두개의 메모리 셀 트랜지스터를 포함한다. 각각의 메모리 셀 유닛에서 제공되는 메모리 셀의 개수는 두 개로 제한되지 않지만, 단지 메모리 셀 유닛에 복수의 메모리 셀을 제공할 필요가 있다. 예를 들어, 세개의 메모리 셀은 도 1의 A-A'라인을 따라 취해진 도 3의 단면도에 도시된 것처럼 각각의 메모리 셀 유닛에 제공될 수 있다. 소정의 두께를 갖는 실리콘 산화막(460)은 칼럼형 반도체 층사이에 제공되는 트렌치의 저부에 절연막으로서 제공된다. 선택 게이트 트랜지스터의 선택 게이트(501)는 칼럼형 반도체 층(110)의 주변벽 위에 칼럼형 반도체 층을 둘러싸는 게이트 절연막(실리콘 산화막)(420)을 개재하여 제공된다. 선택 트랜지스터 위에 제공되는 메모리 셀은 각기 절연막(420)이 개재되어 칼럼형 반도체 층(110) 주위에 제공되는 플로팅 게이트(전하 축적층)(510), 및 다중 층 구조의 층간 절연막(610)을 개재하여 플로팅 게이트(510) 주변에 제공되는 제어 게이트(520)을 포함한다. 도 2,3에서, 칼럼형 반도체 층(110)은 각기 그것의 저부에 제공되는 저농도 불순물 확산 층(712)과, 실리콘 기판(100)의 전면에 제공되는 소스 확산층(710)에 의해서 실리콘 기판(100)에서 전기적으로 절연된다.
도 2,3에서, 소스 확산층(710)과 소스 측 선택 트랜지스터를 접속하기 위해 소스 확산층(710)의 상부와 접촉하여 제공되는 불순물 확산층은 칼럼형 반도체 층(110)의 하부에서 제공되는 저농도 불순물 층(712)과, 선택 게이트(501)에 대향하여 칼럼형 반도체 층(110)에 제공된 선택 트랜지스터 채널영역의 일부로 연장된 저농도 불순물 확산 층(713)으로 구성된다. 도 2,3에 도시된 바와 같이, 저농도 불순물 확산 층(713)은 바람직하게는 소스 측 선택 트랜지스터와 오버랩 되는 바와 같이 제공되며, 그리고 저농도 불순물 확산 층(712)은, 바람직하게는 선택 트랜지스터의 게이트 전극(501)이 소스 확산 층(고농도 불순물 확산층)(710)에서 미리 정해 진 거리 만큼 떨어지도록 제공된다. 따라서, 소스 확산층(710)과 칼럼형 반도체(110)간 접합의 항복 전압은 증가된다.
더욱이, 소스 확산 층(710)의 하부는, 바람직하게는 불순물 농도가 반도체 기판의 표면에서부터 반도체 기판(100)안쪽으로 점진적으로 감소되도록 불순물 농도 분포를 갖는다. 즉, 소스 확산 층(710)과 반도체 기판(100) 접합의 항복전압은 증가되며, 그리고 소스 확산 층(710)으로 구성된 소스라인의 기생 정전용량은 소스 확산층(710)의 하부의 저농도 불순물 확산층을 제공함으로써 감소된다.
도 4,5는 도 1 의 A-A'라인과 B-B'라인 각각을 따라 취해진 메모리 셀 유닛 어레이의 다른 예를 설명하는 단면도이다. 메모리 셀 유닛은 각각 상부와 하부에 각기 제공되는 제 1, 제 2 선택 트랜지스터를 포함한다. 제 1 선택 트랜지스터는 제 2 전극(제 1 선택 게이트)(501)을 갖고, 그리고 제 2 선택 트랜지스터는 제 5 전극(제 2 선택 게이트)(502)를 갖는다. 더욱이 메모리 셀 유닛은 각기 제 1, 제 2 트랜지스터 사이에 배열되며 칼럼형 반도체 층을 따라 직렬로 접속된 두개의 메모리 셀 트랜지스터를 더 포함한다. 즉, 제 2 선택 트랜지스터의 제 2 선택 게이트(502)는 메모리 셀 배열위에 배열된다. 도 4, 및 도 5에서, 칼럼형 반도체 층(110)은 각각 그것의 하부에 제공된 저농도 불순물 확산층(712)과 소스 확산층(710)에 의해 실리콘 기판(100)과 전기적으로 절연되어 있다. 도 4,5에 각기 대응하는 도 6,7은 복수의 소스 확산층(710)이 실리콘 기판(100)의 표면 부에 제공되며 각각이 A-A'라인을 따라 배열되는 메모리 셀 유닛에 공통 접속되는 메모리 셀 유닛 어레이의 또 다른 예를 설명한다. 각각의 메모리 셀 유닛에 제공되는 메모리 셀의 개수는 두 개로 제한되지는 않지만, 메모리 셀 유닛에 단지 복수의 메모리 셀을 제공할 필요가 있다.
도 1,5,7 에 도시된 것처럼, 한 방향으로 직렬 배열되는 다른 메모리 셀 유닛에 있어서 제 1 선택 게이트(501)는 서로 순차적으로 접속되어서 하부 선택 게이트 라인을 제공한다. 유사하게, 직렬로 배열된 다른 메모리 셀 유닛의 제 2 선택 게이트(502)는 서로 순차적으로 접속되어서 상부 선택 게이트 라인을 제공하고, 직렬로 배열된 다른 메모리 셀 유닛에 있어서의 제어 게이트(520)는 서로 순차적으로 접속되어 제어 게이트 라인을 제공한다. 각각의 메모리 셀 유닛에 대한 소스 확산 층(710)과 저농도 불순물 확산층(711)은 반도체 기판 면에 제공되어 컬럼형 반도체 층(110) (메모리 셀 유닛의 활성 영역으로서 역할을 함)이 반도체 기판(100)에서 플로팅 된다. 더욱이, 메모리 셀 유닛은 각각 메모리 셀들 사이와 메모리 셀과 선택 트랜지스터 사이에서 칼럼형 반도체 층(110)에 직렬로 제공되는 저농도 불순물 층(720), 및 칼럼형 반도체 층(110)의 상부 면에 제공되는 드레인 확산 층(725)을 포함한다. 산화막(460)은 메모리 셀 유닛 사이의 절연막으로서 제공되어 드레인 확산층(725)의 상부를 노출한다. Al라인(840)은 제어 게이트 라인과 교차하는 바와 같이 직렬로 배열된 메모리 셀 유닛의 드레인 확산 층(725)을 공통 접속하는 비트 라인으로서 제공된다.
더욱이, 메모리 셀 유닛의 소스 측 선택 트랜지스터는 도 8,9에 도시된 바와 같이 적어도 메모리 셀 트랜지스터의 채널 길이 보다 긴 채널 길이를 가질 수 있다. 이 경우에, 펀치스루(punch-through) 항복 전압은 증가될 수 있다.
본 발명에 따른 메모리 셀 유닛 어레이의 평면 구조는 더욱 자세하게 설명될 것이다. 도 6, 및 도 7에 도시된 바와 같이, 메모리 셀 유닛 어레이는 수직 구조를 갖는다고 가정한다. 도 1에서 도시된 메모리 셀 유닛 어레이에 있어서, 실린더 모양의 칼럼형 반도체 층들은 각각 제 1 방향으로 연장하는 평행라인과 제 1 방향에 수직의 제 2 방향으로 연장되는 평행 라인사이의 교차점에 각각 배열된다. 메모리 셀을 선택하고 제어 하는 선택 게이트 라인(예를 들어, 도 6,7에서 참조부호 501, 502로 지시됨), 소스 확산 층들(예를 들어, 도 6,7에 참조부호 710 으로 지시됨), 및 제어 게이트 라인(예를 들어, 도 6,7에서 참조부호 520으로 지시됨)은 반도체 기판 면에 평행하게 배열된다. 비트 라인(840)과 교차하는 라인 A-A'를 따라 배열되는 각각의 두 인접한 칼럼형 반도체 층간의 거리와, 비트 라인(840)으로 평행하게 뻗은 라인 B-B'를 따라 배열되는 각각 두 인접한 칼럼형 반도체 층간의 거리는 서로 다르게 설정된다. 따라서, 한 방향(예를 들어, 도 1에서 A-A'방향)으로 직렬 배열된 메모리 셀 유닛의 메모리 셀의 제어 게이트(520)는 서로 순차적으로 접속되어서 제어 게이트 라인을 제공한다. 이와 비슷하게, A-A'방향으로 직렬 배열된 메모리 셀 유닛의 선택 게이트 트랜지스터의 선택 게이트(501, 502)는 서로 순차적으로 접속되어서 선택 게이트 라인을 제공한다. 더욱이, 반도체 기판 층에 제공되는 소스 확산 층(710)에 각각 전기적으로 접속된 단자는 A-A' 방향으로 연장된 선형 메모리 셀 유닛 배열의 A' 측단부에 배치되며, 또 상부 및 하부 선택 게이트 라인[하부,상부 선택 게이트(501,502)]과 상부,하부 제어 게이트 라인[제어 게이트(520)]에 각각 전기적으로 접속된 단자는 메모리 셀 유닛 배열들의 A측단부에 배열 된다. 칼럼형 반도체 층위에 제공되는 비트 라인(840)은 각기 제어 게이트 라인과 선택 게이트 라인을 교차하는 바와 같이 배열되는 메모리 셀 유닛의 드레인 확산 층(725)(실린더 모양의 칼럼형 반도체 층)에 전기적으로 접속된다. 소스 확산 층(710)에 전기적으로 접속된 단자는 메모리 셀 유닛의 타입과 같은 칼럼형 반도체 층에 각각 제공된다. 하부,상부 선택 게이트 라인(501,502)과 하부,상부 제어 게이트 라인(520)에 전기적으로 접속된 단자는 제어 게이트 라인 형성 단계에서 전기 전도막을 갖는 다른 타입의 칼럼형 반도체 층의 주변 벽을 코팅함으로써 형성된다. 각각 소스 확산층(710)에 전기적으로 접속된 단자, 하부 선택 게이트 라인(501), 상부 선택 게이트 라인(502), 및 하부,상부의 제어 게이트 라인(520)은 각각 제 1 컨텍트(910), 제 2 컨텍트(921 및 924), 제 3 컨텍트(932, 933)에 각각 접속된다. 도 1에서, 제 1 컨텍트(910)를 통해 소스 확산 층(710)에 각각 접속된 소스 단자 라인(810)은 반도체 기억 장치의 상부 면으로 연장된다.
이런 실시형태는 예에 의해 기술되었는데, 메모리 셀 유닛의 실린더 모양의 칼럼형 반도체 층 배열은 도 1에 도시된 배열로 한정 되지 않는다. 상호접속 층의 위치적 관계와 전기적 접속이 앞서 말한 실시형태의 것과 같은 한, 칼럼형 반도체 층들의 배열은 수정될 수 있다. 도 1에서, 제 1 컨텍트(910)에 접속된 칼럼형 반도체 층(110)은 A-A'방향으로 각각 연장되는 각각의 메모리 셀 유닛 배열의 A'측단부에 배열되지만, 메모리 셀 유닛 배열의 몇몇 또는 모두의 A 측단부에 배열될 수 있다. 대안으로, 제 1 컨텍트(910)에 접속된 단자는 비트 라인(840)과 교차하는 A-A'방향으로 배열된 어떤 하나의 칼럼형 반도체 층에 각각 배열될 수 있다. 제 2 컨텍 트(921,924)와 제 3 컨텍트(932,933)에 각각 접속되는 전기 전도막으로 각각 코팅된 칼럼형 반도체 층은 제 1 컨텍트(910)에 접속된 컬럼형 반도체 층에 대향하는 메모리 셀 유닛 배열의 단부에 위치되지만, 제 1 컨텍트(910)에 접속된 칼럼형 반도체 층에 이웃하게 배열될 수도 있다. 대안으로, 제 2 컨텍트(921,924)와 제 3 컨텍트(932,933)에 접속된 단자는 각기 비트라인(840)과 교차하는 A-A'방향으로 배열된 어떤 하나의 칼럼형 반도체 층에 배열될 수 있거나, 또는 칼럼형 반도체 층에 개별적으로 배열될 수 있다. 소스 단자 라인(810)과 비트 라인(840)이 바람직하게 제공될 수 있는 한, 소스 단자 라인(810)과 비트 라인(840)의 폭과 구조는 특히 제한되지 않는다.
소스 확산 층(710)이 제어 게이트와 선택 게이트에 셀프 어라인먼트(self-alignment)로 칼럼형 반도체 층에 인접한 기판 면에 동시에 형성되는 경우, 소스 단자가 공급되는 칼럼형 반도체 층은 선택 게이트(501,502) 및 제어 게이트(520)와 전기적으로 절연되지만, 절연막을 개재하여 선택 게이트(501,502)와 제어 게이트(520)에 접촉한다. 도 1에서, 동시에 전하 축적층이 형성되는 제 1 전기 전도막은 각각 절연막을 개재하여 제 1 컨텍트(910)에 접속된 칼럼형 반도체 층의 측면 부에 각각 제공된다. 제 1 전기 전도막은 제 1 컨텍트(910)에 접속된 칼럼형 반도체 층과 메모리 셀 유닛이 제공되는 칼럼형 반도체 층 사이에 배열된다. 동시에 제어 게이트(520)로 형성되는 제 2 전기 전도막들은 절연막을 개재하여 제 1 전기 전도막위에 각각 제공된다. 제 2 전기 전도막은 비트 라인(840)을 교차하는 A-A'방향으로 각각 연장되는 선택 게이트 라인(501,502)와 제어 게이트 라인(520)에 각각 접속된다. 칼럼형 반도체 층의 측면위에 제공되는 제 1, 제 2 전기 전도막은 각각 임의의 구조를 가질 수 있다. 소스 확산층에 전기적으로 접속된 단자가 제공되는 칼럼형 반도체 층과 메모리 셀 유닛이 공급되는 칼럼형의 반도체 층위의 전하 축적층 간의 거리는 제어 게이트의 두께의 두배 이하일 수 있다. 이런 경우에, 소스 확산 층(710)에 접속된 단자가 제공되는 칼럼형 반도체 층의 측면위에 있는 제 1 전기 전도막은 전부 생략될 수 있다. 도 1에서, 제 2 컨텍트(921,924)와 제 3 컨텍트(932)는 각각 칼럼형 반도체층의 꼭대기를 커버하는 제 2 전기 전도막(521-524)위에 각각 제공된다. 제 2, 제 3 컨텍트에 대한 접속이 적절히 달성되는 한 상호접속층은각기 어떤 구조도 가질 수 있다. 선택 게이트 트랜지스터들은 단순화를 위해 도 1에 도시하지 않는 것을 주목하자.
제 2 실시형태
본 발명에 따른 메모리 셀 어레이 구동방법은 이하에서 설명될 것이다. 도 10은 제 2 실시형태에 따른 구동방법에 의해 구동되는 메모리 셀 유닛의 등가 회로도이다. 도 10의 메모리 셀 유닛은 NAND 메모리 셀 타입의 전형적인 플레쉬 메모리인데, 이 메모리는 하나 이상의 메모리 셀[이 실시형태에서는 두개의 메모리 셀(M1,M2)]과 두개의 선택 트랜지스터(N1,N2)를 포함하고 있다. 도 11은 매트릭스 구조로 배열된 복수의 NAND 메모리 셀 타입의 플레쉬 메모리를 포함하는 메모리 셀 유닛 어레이를 도시하는 블럭도이다. 도 12는 메모리 셀 유닛 어레이의 등가 회로도이다.
도 11 및 도 12에 도시된 바와 같이, 메모리 셀 유닛 어레이는 선택 게이트 라인(SG1a, SG2a)와 제어 게이트 라인(CG1a, CG2a)에 의해 선택되는 NAND 메모리 셀 유닛(Paa, Pab~Pac, Pad)와, 선택 게이트 라인(SG1b, SG2b)와 제어 게이트 라인(CG1b, CG2b)에 의해 선택되는 NAND 메모리 셀 유닛(Pba, Pbb~Pbc, Pbd)와, 선택 게이트 라인(SG1c, SG2c)와 제어 게이트 라인(CG1c, CG2c)에 의해 선택되는 NAND 메모리 셀 유닛(Pca, Pcb~Pcc, Pcd)와, 그리고 선택 게이트 라인(SG1d, SG2d)와 제어 게이트 라인(CG1d, CG2d)에 의해 선택되는 NAND 메모리 셀 유닛을 포함한다.
더욱이, 선택 게이트 라인과 제어 게이트 라인을 교차하는 비트 라인(BLa~ BLd)과 공통 소스 라인(SL)이 제공된다. NAND 메모리 셀 유닛(Paa~Pdd)은, 도 10에도시된 구조를 각각 가지며, 각각은 메모리 셀 배열의 양측에 배열되는 두개의 메모리 셀과 두개의 선택 트랜지스터를 포함한다.
기록 동작
이하, 메모리 셀 유닛 어레이의 메모리 셀에 기록을 하기 위한 구동방법을 설명하기로 한다. 여기서, 선택 게이트 라인(SG1a,SG2a)와 제어 게이트 라인(CG1a,CG2a)는 선택되며, 그리고 다른 선택 게이트 라인(SG1b,SG2b,SG1c,SG2c,SG1d SG2d)과 다른 제어 게이트 라인(CG1b,CG2b,CG1c,CG2c.CG1d,CG2d)는 선택되지 않는다고 가정한다.
기록을 위해 FN 터널 전류에 의해 어떤 하나의 선택된 메모리 셀 유닛의 상부 메모리 셀(M1)의 전하 축적층(1) 안으로 전자가 주입되는 경우, 고전압(VH1)은 제어 게이트 라인(CG2a)(제어 게이트 2)에 인가되며, 기록을 방지하도록 하는 전압(VH2)(VH1>VH2)는 제어 게이트 라인(CG1a)(제어 게이트 4)에 인가된다. 양의 전압(VH3)은 선택 게이트 라인(SG2a)(선택 게이트 5)에 인가되며, 그리고 선택 게이트 라인(SG1a)(선택 게이트 6)는 0V로 설정된다. 비트 라인에 인가되는 기록 방지 전압(VH5)의 1/2인 전압(VH4)는 소스 라인(SL)(소스 단자 11)에 인가되며, 그리고 전자 주입되는 메모리 셀 유닛의 비트 라인(드레인 단자 7)은 접지된다.
선택된 메모리 셀 유닛에 전자 주입 되지 않는 메모리 셀에 대한 기록은 비트 라인 기록 방지 전압(VH5)을 이 메모리 셀 유닛의 비트 라인에 인가시킴으로써 방지 된다.
상술한 전압은 따라서 기록 비트 라인(드레인 단자 7)에 접지된 각각의 단자에 인가됨으로써 N타입의 불순물 확산층(8,9,10)은 접지 전위로 유지된다. 결과적으로, 플로팅 채널은 접지 전위로 유지되어서, 고전압(VH1)와 접지 전위간의 차와 같은 전위차가 제어 게이트(2)와 플로팅 채널 사이에 발생하게 된다. 이 때, 전자는 터널 전류에 의해 플로팅 채널로부터 전하 축적층(1) 안으로 주입된다. 메모리 셀(M1)의 문턱 전압은 전자 주입에 의해 양방향으로 시프트된다. 소스 전위가 전압 (VH4)(=1/2*VH4)으로 유지되기 때문에, 전위차(VH4)(=1/2 *VH5)는 플로팅 채널과 소스 단자(11)사이에서 발생하게 된다. 하지만, 불충분한 문턱 전압에 의한 항복현상은 방지되는데, 이것은 선택 게이트(6)가 전압(VH4) 이상의 항복전압을 갖기 때문이다.
한편, 제어 게이트 라인(CG1a)(제어 게이트 4)는 기록을 방지하는 전압 (VH2)(VH1>VH2)으로 유지되어, 메모리 셀(M2)의 전하 축적층으로의 전자 주입은 방지 된다. 따라서, 메모리 셀(M2)의 항복 전압은 바뀌지 않게 된다.
선택된 메모리 셀 유닛중의 어느 하나의 하부 메모리 셀(M2)의 전하 축적층(3) 안으로 전자가 주입되는 경우에, 고전압(VH1)은 제어 게이트 라인(CG1a)(제어 게이트 4)에 인가되며, 그리고 기록을 방지하는 전압(VH2)(VH1>VH2)는 제어 게이트 라인(CG2a)(제어 게이트 2)에 인가된다. 양의 전압(VH3)은 선택 게이트 라인(SG2a)(선택 게이트 5)에 인가되며, 그리고 비트 라인에 인가되는 기록 방지 전압(VH5)의 1/2에 해당하는 전압(VH4)는 선택 게이트 라인(SG1a)(선택 게이트 6)와 소스 라인(SL)(소스 단자 11)에 인가된다. 전자 주입 되는 메모리 셀 유닛의 비트 라인(드레인 단자 7)은 접지된다.
선택된 메모리 셀 유닛으로 전자 주입되지 않는 메모리 셀에 대한 기록은 비트 라인 기록 방지 전압(VH5)을 메모리 셀 유닛의 비트 라인에 인가함으로써 방지된다. 기록 비트 라인(드레인 단자 7)이 접지된 경우, N 타입 불순물 확산층(8,9,10)은 접지전위로 유지된다. 이후, 플로팅 채널은 접지 전위로 유지되어, 고전압(VH1)과 접지 전위 사이의 차이와 같은 전위차는 제어 게이트(4)와 플로팅 채널 사이에 일어난다. 이 때, 전자는 터널 전류에 의해 플로팅 채널에서부터 전하 축적층(3)안으로 주입되게 된다. 메모리 셀(M2)의 문턱전압은 전자 주입에 의해 양의 방향으로 쉬프트 된다. 이 때, 전압(VH4)와 같은 전위차는 플로팅 채널과 소스 단자(11)사이에 발생한다. 하지만, 불충분한 항복전압에 의한 항복 현상은 방지되는데, 그것은 선택 게이트(6)가 전압(VH4) 이상의 항복전압을 갖기 때문이다.
한편, 제어 게이트 라인(CG2a)(제어 게이트 2))는 기록을 방지 하는 전압 (VH2)(VH1>VH2))으로 유지되어 메모리 셀(M1)의 전하 축적층으로의 전자 주입은 방지 된다.
도 13은 이 실시형태에 따른 기록 동작을 위한 각각의 전압 인가에 대한 전형적인 타이밍 챠트이다.
기록 동작이 제어 게이트 라인(CG1a)에 접속된 메모리 셀(M2)상에서 수행될때, 제어 게이트 라인(CG1a,CG2a), 선택 게이트 라인(SG2a,SG1a), 소스 라인(SL),및 비트 라인은 0V로 설정된다. 비트 라인이 0V(도 13에서 참조 부호 SEL로 지시됨)로 유지된 경우, 5V, 12V, 0V, 및 12V는 소스 라인(SL), 선택 게이트 라인(SG2a), 선택 게이트 라인(SG1a), 및 제어 게이트 라인(CG2a)에 각각 인가되며, 이후 20V는 제어 게이트 라인(CG1a)에 인가된다.
메모리 셀(M2)이 기록 동작되지 않을 경우에, 10V는 기록을 방지하기 위한 비트 라인(도 13에서 참조 부호 Non-Sel로 지시됨)에 인가된다. 기록 동작이 끝날 경우에는, 0V는 제어 게이트 라인(CG1a)에 인가되며 그리고 나서 제어 게이트 라인(CG2a)에 인가된다. 이후, 0V는 선택 게이트 라인(SG2a,SG1a), 비트 라인, 및 소스라인에 인가된다. 도 13에서, 선택 게이트 라인, 비트 라인, 및 소스 라인에 인가되는 전압은 동시에 변경된다. 하지만, 이런 전압들은 반드시 동시에 변경될 필요는 없지만, 타임 스테거드 방식으로 변경될 수 있다.
소거 동작
선택된 메모리 셀 유닛의 메모리 셀(M1,M2)의 전하 축적층으로부터 전자를 방출하기 위한 구동방법이 설명될 것이다. 양의 전압(VH1)은 선택 게이트 라인(SG1a,SG2a)에 인가되고, 비트 라인(BL)과 소스 라인(SL)은 접지된다. 그 이후, 음의 전압(VN1)은 제어 게이트 라인(CG1a,CG2a)에 인가된다. 따라서, 음의 전압(VN1)과 접지 전위 사이의 차와 같은 전위차는 제어 게이트(2,4)와 플로팅 채널 사이에 발생하게 된다. 이 때, 전자는 터널 전류에 의해 전하 축적층(1,3)으로부터 플로팅 채널로 방출하게 된다. 메모리 셀(M1,M2)의 문턱 전압은 전자들의 방출에 의해 음의 방향으로 시프트 된다.
도 14는 본 실시형태에 따른 소거 동작을 위한 각각의 전압 인가에 대한 타이밍 챠트이다. 제어 게이트 라인(CG1a,CG2a)에 접속된 메모리 셀이 소거 동작될 경우 먼저, 0V는 제어 게이트 라인(CG1a,CG2a), 선택 게이트 라인(SG2a,SG1a), 소스 라인(SL) 및 비트 라인(BL)에 인가되고, 이후, 3V의 전원 전압은 선택 게이트 라인(SG1a,SG2a)에 인가된다. 이후, -20V는 제어 게이트 라인(CG1a,CG2a)에 인가된다.
소거 동작되지 않는 다른 메모리 셀에 대해서, 0V는 소거를 방지하기 위한 대응하는 제어 게이트 라인에 인가된다. 소거 동작이 완료된 경우에, 0V는 제어 게이트 라인(CG1a,CG2a)에 인가된다. 이후, 0V는 선택 게이트 라인(SG2a,SG1a)에 인가된다.
제 3 실시형태
도 15는 제 3 실시형태에 따른 단일의 선택 트랜지스터를 포함한 메모리 셀 유닛을 도시하는 등가 회로도이다. 이 실시형태에 따른 메모리 셀 유닛 어레이는 거의 도 11에서 도시된 것과 같은 구조를 갖는다. 메모리 셀 유닛은 하나 이상의 메모리 셀(본 실시 형태에서의 2 메모리 셀 M3,M4)과 단일의 선택 트랜지스터(N3) 를 포함한 타입의 플레쉬 메모리이다. 이 플레쉬 메모리에 대한 구동 방법에 관해 설명할 것이다.
기록 동작
기록 동작을 위해 터널 전류에 의해 어느 하나의 선택된 메모리 셀 유닛에 있어서의 메모리 셀(M3)의 전하 축적층(1) 안으로 주입되는 경우, 고전압(VH1)은 제어 게이트(2)에 인가되며, 그리고 기록을 방지하기 위한 전압(VH2)(VH1>VH2)은 제어 게이트(4)에 인가된다. 비트라인에 인가되는 기록 방지 전압(VH5)의 1/2인 전압(VH4)는 선택 게이트(6)와 소스 단자(11)에 인가되며, 그리고 전자 주입되는 메모리 셀 유닛의 드레인 단자(7)는 접지된다.
선택된 메모리 셀 유닛에서 전자 주입되지 않는 메모리 셀에 대한 기록은 기록 방지 전압(VH5)을 이 메모리 셀과 접속된 비트 라인에 인가함으로써 방지된다.
전자 주입되는 메모리 셀 유닛의 드레인 단자(7)를 접지시킴으로써, N타입의 확산 층(9,10)은 접지 전위로 유지된다. 하지만, N타입 확산층(10)과 소스 단자(11)사이의 전기 접속은 선택 게이트(6)에 인가된 양의 전압(VH4)에 의해 방지된다.
이후, 플로팅 채널은 접지 전위에 있게 되어, 고전압(VH1)과 접지 전위사이의 차이와 같은 전위차가 제어게이트(2)와 플로팅 채널 사이에 발생하게 된다. 이 때, FN 터널 전류에 의해 플로팅 채널로부터 전하 축적층(1)으로 전자가 주입된다. 메모리 셀(M3)의 문턱 전압은 전자 주입에 의해 양의 방향으로 시프트 된다. 이 때, 전압(VH4)와 같은 전위차가 플로팅 채널과 소스 단자(11)사이에 발생한다. 하지만, 불충분한 항복 전압으로 인한 항복 현상은 방지 되는데, 그것은 선택 게이트(6)가 전압(VH4) 이상의 항복전압을 갖기 때문이다. 한편, 기록을 방지하는 전압 (VH2)(VH1>VH2)는 메모리 셀(M4)의 제어 게이트(4)에 인가됨으로써 메모리 셀(M4)의 전하 축적층(3)으로의 전자 주입이 방지되게 된다. 따라서, 메모리 셀(M4)의 문턱치가 바뀌지 않은채 유지된다.
전자가 메모리 셀(M4)의 전하 축적층 안으로 주입되어지는 경우, 고전압(VH1)은 제어 게이트(4)에 인가되며, 그리고 기록을 방지하는 전압(VH2)(VH1>VH2)은 제어 게이트(2)에 인가된다. 비트 라인에 인가되는 기록 방지 전압(VH5)의 1/2인 전압(VH4)은 선택 게이트(6)와 소스 단자(11)에 인가되며, 그리고 드레인 단자(7)는 접지된다. 드레인 단자(7)가 접지된 경우, N타입 확산층(9,10)은 접지 전위로 유지된다. 하지만, N타입 확산층(10)과 소스 단자(11)사이의 전기적 접속은 선택 게이트(6)에 인가된 양의 전압(VH4)에 의해 방지된다. 이후, 플로팅 채널은 접지 전위에 있게 되어, 고전압(VH1)와 접지 전위간 차이와 같은 전위차는 제어 게이트(4)와 플로팅 채널 사이에서 발생하게 된다. 이 때, 전자는 터널 전류에 의해 플로팅 채널에서부터 전하 축적층(3)으로 주입되게 된다. 메모리 셀(M4)의 문턱 전압은 전자 주입에 의해 양의 방향으로 시프트된다. 이 때, 전압(VH4)과 같은 전위차는 플로팅 채널과 소스 단자(11)사이에서 발생하게 된다. 하지만, 불충분한 항복전압으로 인한 항복현상이 방지되는데, 이것은 선택 게이트(6)가 전압(VH4) 이상의 항복전압을 갖기 때문이다. 더욱이, 기록을 방지하는 전압(VH2)(VH1>VH2)은 메모리 셀(M3)의 제어 게이트에 인가됨으로써 메모리 셀(M3)의 전하 축적층 안으로의 전자 주입이 방지 된다. 따라서, 메모리 셀(M3)의 문턱치는 변경되지 않게 된다.
도 16은 본 실시형태에 따른 기록 동작을 위한 각각의 전압 인가에 대한 전형적인 타이밍 챠트이다. 도 16에서, 선택 게이트 라인, 제어 게이트 라인, 소스 라인, 및 비트 라인에 인가되는 전압과 전압 인가에 대한 타이밍은 제 2 실시 형태에서와 같다.
소거 동작
메모리 셀(M3,M4)의 전하 축적층에서 전자를 방출하는 구동 방법이 설명될 것이다. 전원 공급 전압(VCC)는 선택 게이트(6)에 인가되며, 그리고 비트 라인과 소스 라인은 접지된다. 이후, 음의 전압(VN1)은 제어 게이트(2,4)에 인가된다. 따라서, 음의 전압(VN1)과 접지 전위 사이의 차와 같은 전위차는 제어 게이트(2,4)와 플로팅 채널 사이에 발생하게 된다. 이 때, 전자는 터널 전류에 의해 전하 축적층(1,3)에서 부터 플로팅 채널안으로 방출하게 된다. 메모리 셀(M3,M4)의 문턱 전압은 전자의 방출에 의해 음의 방향으로 시프트된다.
도 17은 본 실시형태에 따른 소거 동작을 위한 각각의 전압 인가에 대한 타이밍 챠트이다. 도 17에서는, 선택 게이트 라인, 제어 게이트 라인, 소스 라인, 및 비트 라인에 인가되는 전압과 전압 인가에 대한 타이밍은 제 2 실시 형태에서와 같게 된다.
상술한 바와 같이, 본 발명에 의한 메모리 셀 유닛에 의하면 소스 측 선택 트랜지스터가 메모리 셀에 대한 오기록을 방지하기 위해 충분한 항복전압을 가질 수 있다는 효과가 있다. 또한, 본 발명의 의한 메모리 셀 어레이 구동 방법에 의하면, 선택 트랜지스터가 기록 방지 전압보다 낮은 항복 전압을 갖더라도 오기록을 방지할 수 있는 효과가 있다.
Claims (12)
- 표면의 적어도 일부에 소스 확산층으로서 제공된 고농도 불순물 확산층을 갖는 반도체 기판;상기 반도체 기판에 수직으로 제공되며, 최상부에 제공된 드레인 확산 층과 저부 전역에 제공된 저농도의 제 1 불순물 확산층을 갖는 칼럼형 반도체 층;상기 칼럼형 반도체층의 주변벽에 제공되고 기판에 수직으로 직렬 접속된 복수 메모리 셀을 포함하는 메모리 셀 배열로서, 상기 메모리 셀은 각기 전하 축적층과 제어 게이트를 갖는 메모리 셀 배열;상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산층; 및상기 칼럼형 반도체 층의 주변벽 주위에 제공된 게이트 전극을 갖고 상기 제 2 불순물 확산층과 상기 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 포함하며,상기 제 1 불순물 확산층은 상기 선택 트랜지스터의 게이트 전극과 대향하는 관계로 상기 칼럼형 반도체 층의 주변벽에 제공된 채널 영역의 일부로 연장되고,상기 메모리 셀 배열의 각각의 두 인접한 메모리 셀 사이에 제공된 제 3 불순물 확산 층을 더 포함하고,상기 게이트 전극에 대항하는 관계로 상기 칼럼형 반도체 층에 제공된 채널 영역의 양측 위에 배치된 제 1 불순물 확산층과 제 2 불순물 확산층간의 거리는, 각각의 메모리 셀의 채널 영역의 양측 위에 배치된 상기 제 2 불순물 확산 층과 상기 제 3 불순물 확산층 사이의 거리 또는 제 3 불순물 확산층들 사이의 거리보다도 큰 것을 특징으로 하는 메모리 셀 유닛.
- 삭제
- 제 1 항에 있어서,상기 소스 확산층 아래에 제공된 저농도 불순물 확산층을 더 포함하며: 상기 소스 확산 층은 상기 소스 확산 층 아래에 제공된 저농도 불순물 확산층을 개재하여 상기 기판과 접촉하는 것을 특징으로 하는 메모리 셀 유닛.
- 매트릭스 구조로 종 및 횡으로 배열된 복수의 메모리 셀 유닛을 포함한 비휘발성 반도체 장치로서:상기 메모리 셀 유닛은 각기 제 1 항 또는 제 3 항에 기재된 메모리 셀 유닛을 포함하는 것을 특징으로 하는 비휘발성 반도체 장치.
- 매트릭스 구조에서 종 및 횡으로 배열되는 복수개의 메모리 셀 유닛과 제어 게이트 라인을 포함하는 메모리 셀 어레이에서의 선택된 메모리 셀상에서 기록 동작을 수행하기 위한 메모리 셀 어레이의 구동 방법으로서;상기 메모리셀 유닛은, 각기 표면의 적어도 일부에 소스 확산층으로서 제공된 고농도 불순물 확산층을 갖는 반도체 기판; 상기 반도체 기판에 수직으로 제공되며, 최상부에 제공된 드레인 확산층과 저부 전역에 제공된 저농도의 제 1 불순물확산층을 갖는 칼럼형 반도체 층으로서, 전기적으로 상기 반도체 기판과 절연된 칼럼형 반도체 층; 상기 칼럼형 반도체 층의 주변벽에 제공되고 상기 기판에 수직으로 직렬 접속된 복수의 메모리 셀로서, 상기 메모리셀은 각기 전하 축적층과 제어 게이트를 갖는 메모리 셀 배열; 상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산층; 및 제 2 불순물 확산층과 상기 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 포함하고, 상기 메모리 셀 유닛에 있어서의 메모리 셀의 제어 게이트는 상기 대응하는 제어 게이트 라인에 공통 접속되며, 상기 메모리 셀 배열의 각각의 두 인접한 메모리 셀 사이에 제공된 제 3 불순물 확산 층을 더 포함하고, 상기 게이트 전극에 대항하는 관계로 상기 칼럼형 반도체 층에 제공된 채널 영역의 양측 위에 배치된 제 1 불순물 확산층과 제 2 불순물 확산층간의 거리는, 각각의 메모리 셀의 채널 영역의 양측 위에 배치된 상기 제 2 불순물 확산 층과 상기 제 3 불순물 확산층 사이의 거리 또는 제 3 불순물 확산층들 사이의 거리보다도 크고,상기 구동방법은,(s1) 양의 소스 전압을 상기 각각의 메모리 셀 유닛의 소스 확산층에 인가하는 단계;(s2) 접지 전위를 상기 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 드레인 확산층에 인가하는 단계;(s3) 기록 전압을 상기 선택된 메모리 셀에 접속된 제어 게이트 라인에 인가하는 단계: 및(s4) 기록 방지 전압을 상기 선택된 메모리 셀에 접속된 제어 게이트 라인을 공유하는 선택되지 않는 메모리 셀에의 기록 방지를 위해 상기 선택된 메모리 셀을 포함하지 않는 상기 메모리 셀 유닛의 드레인 확산층에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 제 5 항에 있어서,상기 단계 s1, s2, s4는 먼저, 타임 스테그드 방식(time-staggered manner)으로 또는 동시에 수행되며, 상기 단계 s3는 마지막에 수행되는 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 제 5 항에 있어서,상기 소스 전압은 상기 기록 방지 전압 이하인 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 제 5 항에 있어서,상기 선택 트랜지스터는 상기 기록 방지 전압의 1/2이상의 항복전압을 가지며, 상기 소스 전압은 상기 기록 방지 전압의 1/2이 되는 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 매트릭스 구조에서 종 및 횡으로 배열된 복수의 메모리 셀 유닛과 제어 게이트 라인을 포함하는 메모리 셀 어레이에서의 선택된 메모리 셀상에서 기록 동작을 수행하기 위한 메모리 셀 어레이 구동 방법으로서;상기 메모리 셀 유닛은, 각기 표면의 적어도 일부에 소스 확산층으로서 제공된 고농도 불순물 확산층을 갖는 반도체 기판; 저부의 일부가 소스 확산층과 접촉하고 그 저부의 타부가 전기적으로 상기 반도체 기판에 접속되고, 상기 반도체 기판에 수직으로 제공되며, 최상부에 제공된 드레인 확산층과 저부 전역에 제공된 저농도의 제 1 불순물확산층을 갖는 칼럼형 반도체 층; 상기 칼럼형 반도체 층의 주변벽에 제공되고 상기 기판에 수직으로 직렬 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 배열로서, 상기 메모리 셀이 각기 전하 축적층 및 제어 게이트를 갖는 메모리셀 배열; 상기 메모리 셀 배열의 하단에 제공된 제 2 불순물 확산 층;및 상기 제 2 불순물 확산층과 상기 제 1 불순물 확산층을 접속하는 선택 트랜지스터를 포함하고, 상기 메모리 셀 유닛에 있어서의 메모리 셀의 제어 게이트는 대응하는 제어 게이트 라인과 공통 접속되며, 상기 메모리 셀 배열의 각각의 두 인접한 메모리 셀 사이에 제공된 제 3 불순물 확산 층을 더 포함하고, 상기 게이트 전극에 대항하는 관계로 상기 칼럼형 반도체 층에 제공된 채널 영역의 양측 위에 배치된 제 1 불순물 확산층과 제 2 불순물 확산층간의 거리는, 각각의 메모리 셀의 채널 영역의 양측 위에 배치된 상기 제 2 불순물 확산 층과 상기 제 3 불순물 확산층 사이의 거리 또는 제 3 불순물 확산층들 사이의 거리보다도 크고,상기 구동 방법은,(s1) 양의 소스 전압을 상기 각각의 메모리 셀 유닛의 소스 확산층에 인가하는 단계;(s2) 접지 전압을 상기 선택된 메모리 셀을 포함하는 메모리 셀 유닛의 드레인 확산층에 인가하는 단계;(s3) 기록 전압을 상기 선택된 메모리 셀에 접속된 제어 게이트 라인에 인가하는 단계; 및(s4) 기록 방지 전압을 상기 선택된 메모리 셀에 접속된 상기 제어 게이트 라인을 공유하는 선택되지 않는 메모리 셀에의 기록 방지를 위하여 상기 선택된 메모리 셀을 포함하지 않는 메모리 셀의 드레인 확산층에 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 제 9 항에 있어서,상기 단계 s1, s2, s4의 그룹은 먼저, 타임 스태그드 방식으로, 또는 동시에 수행되고, 상기 단계 s3은 마지막에 수행되는 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 제 9 항에 있어서,상기 소스 전압은 기록 방지 전압 이하인 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
- 제 9 항에 있어서,상기 선택 트랜지스터는 상기 기록 방지 전압의 1/2 이상인 항복전압을 가지며, 상기 소스 전압은 상기 기록 방지 전압의 1/2인 것을 특징으로 하는 메모리 셀 어레이 구동 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003326466A JP2005093808A (ja) | 2003-09-18 | 2003-09-18 | メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法 |
| JPJP-P-2003-00326466 | 2003-09-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050028886A KR20050028886A (ko) | 2005-03-23 |
| KR100665910B1 true KR100665910B1 (ko) | 2007-01-09 |
Family
ID=34308742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040074876A KR100665910B1 (ko) | 2003-09-18 | 2004-09-18 | 메모리 셀 유닛, 메모리 셀 유닛을 구비한 비휘발성반도체 기억 장치, 및 메모리 셀 어레이 구동 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7387935B2 (ko) |
| JP (1) | JP2005093808A (ko) |
| KR (1) | KR100665910B1 (ko) |
| TW (1) | TWI258144B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP6723402B1 (ja) | 2019-02-28 | 2020-07-15 | ウィンボンド エレクトロニクス コーポレーション | 抵抗変化型ランダムアクセスメモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2877462B2 (ja) | 1990-07-23 | 1999-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5877054A (en) * | 1995-06-29 | 1999-03-02 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| JP4226205B2 (ja) | 2000-08-11 | 2009-02-18 | 富士雄 舛岡 | 半導体記憶装置の製造方法 |
| JP4329919B2 (ja) * | 2001-03-13 | 2009-09-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの駆動方法 |
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-
2003
- 2003-09-18 JP JP2003326466A patent/JP2005093808A/ja active Pending
-
2004
- 2004-09-07 TW TW093127051A patent/TWI258144B/zh active
- 2004-09-14 US US10/941,505 patent/US7387935B2/en active Active
- 2004-09-18 KR KR1020040074876A patent/KR100665910B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005093808A (ja) | 2005-04-07 |
| KR20050028886A (ko) | 2005-03-23 |
| US7387935B2 (en) | 2008-06-17 |
| TW200519948A (en) | 2005-06-16 |
| US20050063237A1 (en) | 2005-03-24 |
| TWI258144B (en) | 2006-07-11 |
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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