JP2012204435A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】高駆動力と高信頼性を実現する選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置である。そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域と第２のソース・ドレイン領域とを備えている。そして、第１のソース・ドレイン領域が、第１のｎ型不純物層と、第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備えている。さらに、第２のソース・ドレイン領域が、第１のｎ型不純物層よりも不純物濃度が低く深さの浅い第３のｎ型不純物層と、第３のｎ型不純物層よりも不純物濃度が高く深さの深い第４のｎ型不純物層を備える。
【選択図】図１

Description

本発明の実施の形態は、不揮発性半導体記憶装置に関する。

ＥＥＰＲＯＭ、ＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等、半導体素子を用いた不揮発性半導体記憶装置は従来広く知られている。その中でもＮＡＮＤ型フラッシュメモリは、それぞれのメモリセルがソース・ドレイン拡散層を共有しているため、高密度化に有利である。

ＮＡＮＤ型フラッシュメモリのメモリセルアレイ端部には、メモリセルアレイをブロック毎に選択するための選択ゲートトランジスタが設けられている。そして、この選択ゲートトランジスタのゲート電圧を制御するための選択ゲートスイッチトランジスタが周辺回路に設けられている。

特開２００８−１９２６３１号公報

ＮＡＮＤ型フラッシュメモリの選択ゲートスイッチトランジスタには、選択ゲートトランジスタの充放電のために、高い駆動力が求められる。同時に、選択ゲートスイッチトランジスタのソース・ドレイン領域には、メモリセルのデータ消去時に、消去電圧に相当する高い電圧が印加される。このため、高い信頼性を確保することも求められる。

本発明が解決しようとする課題は、高駆動力と高信頼性を実現する選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置を提供することにある。

実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置である。そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域と第２のソース・ドレイン領域とを備えている。そして、第１のソース・ドレイン領域が、第１のｎ型不純物層と、第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備えている。さらに、第２のソース・ドレイン領域が、第１のｎ型不純物層よりも不純物濃度が低く深さの浅い第３のｎ型不純物層と、第３のｎ型不純物層よりも不純物濃度が高く深さの深い第４のｎ型不純物層を備える。

第１の実施の形態の選択ゲートスイッチトランジスタの模式断面図である。 第１の実施の形態の不揮発性半導体記憶装置の回路図である。 第１の実施の形態の不揮発性半導体装置の動作電圧を示す図である。 第１の実施の形態の選択ゲートスイッチトランジスタの動作時の電位関係を示す図である。 第１の実施の形態の不揮発性半導体記憶装置のレイアウト図である。 第２の実施の形態の選択ゲートスイッチトランジスタの模式断面図である。 第３の実施の形態の選択ゲートスイッチトランジスタの模式断面図である。 第３の実施の形態の不揮発性半導体記憶装置のレイアウト図である。

以下、図面を参照しつつ実施の形態を説明する。

なお、本明細書中「ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造」とは、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース・ドレイン構造の一形態であって、ｎ^＋不純物層と、そのｎ^＋不純物層を囲み、ｎ^＋不純物層よりも不純物濃度の低いｎ⁻不純物層との２つの不純物層を備える構造を意味するものとする。

また、本明細書中「ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造」とは、ＭＩＳＦＥＴのソース・ドレイン構造の一形態であって、ｎ^＋不純物層と、そのｎ^＋不純物層よりもゲート電極側に位置し、ｎ^＋不純物層よりも不純物濃度が低く深さの浅いｎ⁻不純物層との２つの不純物層を備える構造を意味するものとする。

（第１の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置である。そして、この選択ゲートスイッチトランジスタが、半導体基板上に形成されるゲート絶縁膜と、ゲート絶縁膜上に形成されるゲート電極と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域と第２のソース・ドレイン領域とを備えている。そして、第１のソース・ドレイン領域が、第１のｎ型不純物層と、第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備えている。さらに、第２のソース・ドレイン領域が、第１のｎ型不純物層よりも不純物濃度が低く深さの浅い第３のｎ型不純物層と、第３のｎ型不純物層よりも不純物濃度が高く深さの深い第４のｎ型不純物層を備える。なお、本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。

本実施の形態の選択ゲートスイッチトランジスタは、ソース・ドレイン領域の一方がＤＤＤ構造を備え、他方がＬＤＤ構造を備える。一方がＤＤＤ構造を備えることで、寄生抵抗が低減される。したがって、選択ゲート線を充放電する際に高い駆動力を保証することができる。また、他方がＬＤＤ構造を備えることで、メモリセルデータの消去動作時のゲート端部における表面耐圧を確保することができる。よって、高い信頼性も保証することができる。

図１は、本実施の形態の選択ゲートスイッチトランジスタの模式断面図である。図１（ａ）は、選択ゲートスイッチトランジスタ単体の模式断面図、図１（ｂ）は、隣接する選択ゲートスイッチトランジスタを含む模式断面図である。

選択ゲートスイッチトランジスタ１００ａは、半導体基板１０上に形成されるゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されるゲート電極１４と、半導体基板中に、ゲート電極を挟むように設けられる第１のソース・ドレイン領域１６と第２のソース・ドレイン領域１８とを備えている。

半導体基板１０は、例えばシリコンである。そして、ゲート絶縁膜１２は、例えばシリコン酸化膜である。ゲート電極１４は、例えば、メモリセルのワード線と同様の積層構造を備える。例えば多結晶シリコンの電荷蓄積膜１４ａ、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜からなるブロック絶縁膜１４ｂ、ブロック絶縁膜１４ｂに設けられる開口部を介して電荷蓄積膜１４ａと導通する、例えば多結晶シリコンとニッケルシリサイドの積層膜であるコントロールゲート電極膜１４ｃで形成される。

半導体基板１０、ゲート絶縁膜１２、ゲート電極１４の材料は、必ずしも例示した材料に限定されるものではない。例えば、コントロールゲート電極膜１４ｃとして、多結晶シリコンとコバルトシリサイドの積層膜、多結晶シリコンとタングステンシリサイドの積層膜、タングステン膜、窒化タングステン膜等、その他の材料を適用することも可能である。

第１のソース・ドレイン領域１６は、第１のｎ型不純物層１６ａと、第１のｎ型不純物層１６ａよりも不純物濃度が高く深さの浅い第２のｎ型不純物層１６ｂを備えている。

第１のｎ型不純物層１６ａは、例えば不純物をリン（Ｐ）とするｎ⁻型拡散層である。第１のｎ型不純物層１６ａの不純物濃度は、例えば１Ｅ１８ａｔｏｍｓ／ｃｍ^３〜１Ｅ２０ａｔｏｍｓ／ｃｍ^３程度である。

第２のｎ型不純物層１６ｂは、第１のｎ型不純物層１６ａよりゲート電極１４から離間し、かつ、第１のｎ型不純物層１６ａに囲まれて形成される。第２のｎ型不純物層１６ｂは、例えば不純物を砒素（Ａｓ）とするｎ^＋型拡散層である。第２のｎ型不純物層１６ｂの不純物濃度は、例えば１Ｅ１９ａｔｏｍｓ／ｃｍ^３〜１Ｅ２１ａｔｏｍｓ／ｃｍ^３程度である。

このように、第１のソース・ドレイン領域１６は、いわゆるＤＤＤ構造を備えている。

そして、第２のソース・ドレイン領域１８は、第１のｎ型不純物層１６ａよりも不純物濃度が低く深さの浅い第３のｎ型不純物層１８ａと、第３のｎ型不純物層１８ａよりも不純物濃度が高く深さの深い第４のｎ型不純物層１８ｂを備える。加えて、第４のｎ型不純物層１８ｂよりも不純物濃度が低く、深さの深い第５のｎ型不純物層１８ｃを備えている。

第３のｎ型不純物層１８ａは、例えば不純物をリン（Ｐ）とするｎ⁻型拡散層である。第３のｎ型不純物層１８ａの不純物濃度は、例えば１Ｅ１７ａｔｏｍｓ／ｃｍ^３〜１Ｅ１９ａｔｏｍｓ／ｃｍ^３程度である。

第４のｎ型不純物層１８ｂは、第３のｎ型不純物層１８ａよりゲート電極１４から離間して形成される。第４のｎ型不純物層１８ｂは、例えば不純物を砒素（Ａｓ）とするｎ^＋型拡散層である。第４のｎ型不純物層１８ｂの不純物濃度は、例えば１Ｅ１９ａｔｏｍｓ／ｃｍ^３〜１Ｅ２１ａｔｏｍｓ／ｃｍ^３程度である。

第５のｎ型不純物層１８ｃは、第３のｎ型不純物層１８ａよりゲート電極１４から離間し、かつ、第４のｎ型不純物層１８ｂを囲むように形成される。例えば不純物をリン（Ｐ）とするｎ⁻型拡散層である。第５のｎ型不純物層１６ａの不純物濃度は、例えば１Ｅ１８ａｔｏｍｓ／ｃｍ^３〜１Ｅ２０ａｔｏｍｓ／ｃｍ^３程度である。

このように、第２のソース・ドレイン領域１８は、いわゆるＬＤＤ構造を備えている。

そして、ゲート電極１４と第４のｎ型不純物層１８ｂとの距離（図１（ａ）中ａ_２）が、ゲート電極１４と第２のｎ型不純物層１６ｂとの距離（図１（ａ）中ａ_１）よりも大きくなることが望ましい。

ここで、第１のｎ型不純物層１６ａと第５のｎ型不純物層１８ｃが同一の不純物濃度および深さを備え、第２のｎ型不純物層１６ｂと第４のｎ型不純物層１８ｂとが同一の不純物濃度および深さを備えることが望ましい。第１のｎ型不純物層１６ａと第５のｎ型不純物層１８ｃ、および、第２のｎ型不純物層１６ｂと第４のｎ型不純物層１８ｂを同一の製造方法で形成することが可能となり、製造コストが低減されるからである。

ゲート電極１４および半導体基板１０上には、層間絶縁膜２０が形成される。層間絶縁膜２０は、例えば、シリコン酸化膜である。

層間絶縁膜２０を貫通して、第１のソース・ドレイン領域１６と第１の配線２２を接続する第１のコンタクト電極２４が形成されている。また、第２のソース・ドレイン電極１８と第２の配線２６を接続する第２のコンタクト電極２８が設けられている。第１の配線２２、第１のコンタクト電極２４、第２の配線２６、および第２のコンタクト電極２８は、例えば、タングステン（Ｗ）で形成される。

第１のソース・ドレイン領域１６は、第１のコンタクト電極２４および第１の配線２２を介して、選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路に接続される。また、第２のソース・ドレイン領域１８は、第２のコンタクト電極２８および第２の配線２６を介して、選択ゲートトランジスタのゲート電極に接続される。

そして、ゲート電極１４と第２のコンタクト電極２８との距離（図１（ａ）中ｂ_２）が、ゲート電極１４と第１のコンタクト電極２４との距離（図１（ａ）中ｂ_１）よりも大きくなっていることが望ましい。

図１（ｂ）に示すように、選択ゲートスイッチトランジスタ１００ａに隣接して、別の２つの選択ゲートスイッチトランジスタ１００ｂ、１００ｃが設けられている。そして、第１のソース・ドレイン領域１６が、隣接する別の選択ゲートスイッチトランジスタ１００ｂのソース・ドレイン領域と共有化されている。一方、第２のソース・ドレイン領域１８は、隣接するさらに別の選択ゲートスイッチトランジスタ１００ｃのソース・ドレイン領域と、素子分離領域３０によって分離されている。

なお、素子分離領域３０は、例えばシリコン酸化膜で形成される。

そして、図１（ｂ）に示すように、選択ゲートスイッチトランジスタ１００ａのゲート電極１４と、第１のソース・ドレイン領域１６側の別の選択ゲートスイッチトランジスタ１００ｂのゲート電極との距離（図１（ｂ）中ｃ_１）が、選択ゲートスイッチトランジスタ１００ａのゲート電極１４と、第２のソース・ドレイン領域１８側の素子分離領域３０との距離（図１（ｂ）中ｃ_２）よりも小さい。

図２は、本実施の形態の不揮発性半導体記憶装置の回路図である。図２に示すように、例えば、ｍ×ｎ（ｍ、ｎは整数）個のＭＩＳトランジスタであるメモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、ＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎでメモリセルアレイ４００が構成される。メモリセルアレイ４００においては、列方向、および、行方向にこれらのメモリセルトランジスタを配列することによって、マトリックス状に複数のメモリセルトランジスタが配置される。

メモリセルアレイ４００において、例えば、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎ、および、選択ゲートトランジスタＳＴＳ１、ＳＴＤ１が直列接続されて、セルユニットであるＮＡＮＤストリングを構成している。

直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１１のソース領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＳ１のドレイン領域が接続されている。また、直列接続された一群のメモリセルトランジスタＭＴ１１〜ＭＴ１ｎの配列の端部に位置するメモリセルトランジスタＭＴ１ｎのドレイン領域には、メモリセルトランジスタＭＴ１１〜ＭＴ１ｎを選択する選択ゲートトランジスタＳＴＤ１のソース領域が接続されている。

選択ゲートトランジスタＳＴＳ２〜ＳＴＳｍ、メモリセルトランジスタＭＴ２１〜ＭＴ２ｎ、・・・・・・・、ＭＴｍ１〜ＭＴｍｎ、および選択ゲートトランジスタＳＴＤ２〜ＳＴＤｍもそれぞれ同様に直列接続されて、ＮＡＮＤストリングを構成している。

選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのソースには、共通のソース線ＳＬが接続される。

メモリセルトランジスタＭＴ１１、ＭＴ２１、・・・・・、ＭＴｍ１、メモリセルトランジスタＭＴ１２、ＭＴ２２、・・・・・、ＭＴｍ２、・・・・・・メモリセルトランジスタＭＴ１ｎ、ＭＴ２ｎ、・・・・・、ＭＴｍｎのそれぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチトランジスタ４０２に接続される。

それぞれのワード線ＷＬ１〜ＷＬｎは、ワード線スイッチトランジスタ４０２を介して、昇圧回路等に接続される。そして、ワード線スイッチトランジスタ４０２により、ワード線ＷＬ１〜ＷＬｎのゲート電極に印加される動作電圧が制御される。

選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍの共通の選択ゲート線ＳＧＳと、選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍの共通の選択ゲート線ＳＧＤは、選択ゲートスイッチトランジスタ４０４に接続される。

選択ゲート線ＳＧＳと選択ゲート線ＳＧＤは、それぞれ、選択ゲートスイッチトランジスタ４０４を介して、選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路４０６に接続される。そして、選択ゲートスイッチトランジスタ４０４により、選択ゲートトランジスタＳＴＳ１〜ＳＴＳｍのゲート電極に印加される動作電圧が制御される。

また、ワード線ＷＬ１〜ＷＬｎおよび選択ゲート線ＳＧＳと選択ゲート線ＳＧＤは、ワード線スイッチトランジスタ４０２および選択ゲートスイッチトランジスタ４０４を介してローデコーダ４０８に接続される。ローデコーダ４０８は、行アドレス信号をデコードして行アドレスデコード信号を得て、ワード線スイッチトランジスタ４０２および選択ゲートスイッチトランジスタ４０４のゲート電圧を制御する。

選択ゲートトランジスタＳＴＤ１〜ＳＴＤｍのそれぞれのドレインにはビット線ＢＬ１〜ＢＬｍがそれぞれ接続される。カラムデコーダ４１０は、列アドレス信号を得て、列アドレスデコード信号に基づいてビット線ＢＬ１〜ＢＬｍのいずれかを選択する。

センスアンプ４１２は、ローデコーダ４０８およびカラムデコーダ４１０によって選択されたメモリセルトランジスタから読み出したデータを増幅する。

次に、本実施の形態の不揮発性半導体記憶装置のメモリセルデータの消去動作時の電位関係について説明する。図３は、本実施の形態の不揮発性半導体装置の動作電圧を示す図である。

ここで、図３中、Ｖｄｄは電源電圧であり、例えば、１〜４Ｖである。Ｖｐｇｍは書き込み電圧であり、例えば、１３〜２６Ｖである。Ｖｒｅａｄは読み出し電圧であり、Ｖｄｄより高く、例えば、２〜９Ｖである。Ｖｐａｓｓは中間電圧であり、例えば、３〜１３Ｖである。Ｖｂｌはプリチャージ電圧であり、例えば、０．５〜１Ｖである。Ｖｂｂは基板（ウェル）電圧であり、例えば、０Ｖである。また、Ｖｅｒａは消去電圧であり、例えば、１３〜２６Ｖである。

図３に示すように、メモリセルデータの消去動作時には、メモリセルアレイの半導体基板（Ｓｕｂ）には、高電圧のＶｅｒａが印加される。そして、選択ゲート線ＳＧＳ、ＳＧＤはフローティングとする。これは、選択ゲートトランジスタのＳＴＤ１〜ＳＴＤｍのゲート絶縁膜に高電界がかかりゲート絶縁膜の絶縁破壊が生じることを避けるためである。

選択ゲートトランジスタのゲート電極は、図１（ａ）に示す選択ゲートスイッチトランジスタ１００ａと同様、ブロック絶縁膜１４ｂに設けられる開口部を介して電荷蓄積膜１４ａとコントロールゲート電極膜１４ｃが導通する構造となっている。このため、もし、半導体基板に高電圧のＶｅｒａが印加される際に、選択ゲート線ＳＧＳ、ＳＧＤを、例えば０Ｖや、Ｖｄｄ等の固定電位に保持すると、Ｖｅｒａとの差分電圧がすべてゲート絶縁膜に印加されることになる。

図４は、本実施の形態の選択ゲートスイッチトランジスタの動作時の電位関係を示す図である。図４（ａ）は消去動作時、図４（ｂ）は読み出し、または、書き込み動作時の電位関係である。

消去動作時にフローティングとなる選択ゲート線ＳＧＳ、ＳＧＤの電位は、Ｖｅｒａが印加される半導体基板とのカップリングによりＶｅｒａに持ち上がる。上述のように、選択ゲートスイッチトランジスタ１００ａ（図１）の第２のソース・ドレイン領域１８は、第２のコンタクト電極２８および第２の配線２６を介して、選択ゲートトランジスタのゲート電極、すなわち、選択ゲート線ＳＧＳまたはＳＧＤに接続される。

したがって、図４（ａ）に示すように、第２のソース・ドレイン領域１８は、消去動作時にＶｅｒａが印加されることになる。そして、選択ゲートスイッチトランジスタ１００ａは、消去動作時に選択ゲート線ＳＧＳ、ＳＧＤのフローティング状態が保たれるよう、ゲート電極１４に、例えば、０ＶまたはＶｄｄの電圧を印加して、オフ状態を維持する。

このため、消去動作時には、第２のソース・ドレイン領域１８と半導体基板１０間の、特にゲート電極端には高電界が印加される。このため、第２のソース・ドレイン領域１８の接合耐圧の劣化やリーク電流増大などの信頼性不良が生じる恐れがある。したがって、第２のソース・ドレイン領域１８側では、表面耐圧を高くすることが要求される。

一方、第１のソース・ドレイン領域１６は、第１のコンタクト電極２４および第１の配線２２を介して、選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路４０６（図２）に接続される。ゲート電圧発生回路４０６から与えられる電圧は、０ＶまたはＶｄｄである。したがって、消去動作時に、第１のソース・ドレイン領域１６には、第２のソース・ドレイン領域１８のような高電圧が印加されることはない。

読み出し、および、書き込み時には、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートスイッチトランジスタ１００ａ（図１）を介して、０ＶまたはＶｄｄが印加される。したがって、図４（ｂ）に示すように、いずれの状態においても、第１のソース・ドレイン領域１６、および、第２のソース・ドレイン領域１８に消去動作時のような高電圧が印加されることはない。

以上のような、選択ゲートスイッチトランジスタの動作時における特異な電位関係に着目し、本実施の形態の選択ゲートスイッチトランジスタでは、ソース・ドレイン構造が最適化される。

まず、読み出し、書き込み、消去いずれの動作時にも、高い電圧が印加されない第１のソース・ドレイン領域１６にＤＤＤ構造を採用する。これにより、駆動力を高くするとともに、ソース・ドレイン領域１６の面積を縮小し、チップサイズの縮小を容易にする。

すなわち、ｎ⁻型拡散層となる第１のｎ型不純物層１６ａの不純物濃度を第３のｎ型不純物層１８ａより高くし、深さも深くする。これにより、ｎ⁻型拡散層の寄生抵抗を低減し、選択ゲートスイッチトランジスタ１００ａの駆動力を向上させる。ｎ⁻型拡散層の寄生抵抗は、ゲート電極１４と第２のｎ型不純物層１６ｂとの距離（図１（ａ）中ａ_１）が小さいほど小さくなる。

そして、消去動作時に高い電圧が印加される第２のソース・ドレイン領域１８にＬＤＤ構造を採用し、第２のソース・ドレイン領域１８側の表面耐圧を向上させる。

すなわち、第３のｎ型不純物層１８ａを、濃度が薄く浅いｎ⁻型拡散層とすることによりオフ時の空乏化を促進するとともに、ｎ⁻型拡散層での電圧降下を大きくして表面耐圧を向上させる。ｎ⁻型拡散層での電圧降下は、ゲート電極１４と第４のｎ型不純物層１８ｂとの距離（図中ａ_２）、すなわち、第３のｎ型不純物層１８ａが長いほど大きい。

第２のソース・ドレイン領域１８側の消去動作時の電圧降下を大きくし、第１のソース・ドレイン領域１６側の読み出し、書き込み動作時の駆動力を向上させる観点から、ゲート電極１４と第４のｎ型不純物層１８ｂとの距離（図１（ａ）中ａ_２）が、ゲート電極１４と第２のｎ型不純物層１６ｂとの距離（図１（ａ）中ａ_１）よりも大きくなることが望ましい。

また、ゲート電極１４と第１のコンタクト電極２４との距離（図１（ａ）中ｂ_１）を小さくすることでも寄生抵抗は低減される。そして、ゲート電極１４と第２のコンタクト電極２８との距離（図１（ａ）中ｂ_２）を大きくすることでも、電圧降下は大きくなる。この観点から、ゲート電極１４と第２のコンタクト電極２８との距離（図１（ａ）中ｂ_２）が、ゲート電極１４と第１のコンタクト電極２４との距離（図１（ａ）中ｂ_１）よりも大きくなっていることが望ましい。

さらに、第１のソース・ドレイン領域１６にＤＤＤ構造を採用することで、図１（ｂ）に示すように、選択ゲートスイッチトランジスタ１００ａのゲート電極１４と、第１のソース・ドレイン領域１６側の別の選択ゲートスイッチトランジスタ１００ｂのゲート電極との距離（図１（ｂ）中ｃ_１）が、選択ゲートスイッチトランジスタ１００ａのゲート電極１４と、第２のソース・ドレイン領域１８側の素子分離領域３０との距離（図１（ｂ）中ｃ_２）よりも小さくすることが可能となる。いいかえれば、ＤＤＤ構造を採用する場合よりも、第１のソース・ドレイン領域１６に要する面積を小さくすることができる。したがって、チップサイズの縮小が容易になる。

図５は、本実施の形態の不揮発性半導体記憶装置のレイアウト図である。メモリセルアレイ、ワード線スイッチトランジスタ、選択ゲートスイッチトランジスタのレイアウトを示す。図５中、Ａ−Ａ’間の選択ゲートスイッチトランジスタの断面が、図１（ｂ）の断面に相当する。

なお、メモリセルアレイの各ブロックに対応するワード線スイッチトランジスタおよび選択ゲートスイッチトランジスタは、メモリセルアレイを挟んで白抜き矢印に示すように交互に配置される。斜線で示されるブロック以外のワード線スイッチトランジスタおよび選択ゲートスイッチトランジスタは図示を省略する。

図中、ＳＧＳＩＮ、ＵＳＧＳは、それぞれ選択ゲート線ＳＧＳに、メモリセルアレイが選択される場合と非選択の場合に印加される電位である。また、ＳＧＤＩＮ、ＵＳＧＤは、それぞれ選択ゲート線ＳＧＤに、メモリセルアレイが選択される場合と非選択の場合に印加される電位である。ＳＧＳＩＮ、ＵＳＧＳ、ＳＧＤＩＮおよびＵＳＧＤは、ゲート電圧発生回路４０６で発生される。

一般に、選択トランジスタのゲート長およびゲート幅は、メモリセルトランジスタのゲート長およびゲート幅よりも長い。したがって、選択ゲート線ＳＧＳ、ＳＧＤ１本の容量は、ワード線１本の容量よりも大きくなる。このため、容量の大きい選択ゲート線ＳＧＳ、ＳＧＤの充放電のために、選択ゲートスイッチトランジスタ１００ａのゲート電極１４のゲート幅は、ワード線スイッチトランジスタ３００のゲート電極３４のゲート幅よりも大きくなる。そして、ゲート幅を大きくした状態で、一定のオフ電流に抑えるために、選択ゲートスイッチトランジスタ１００ａのゲート電極１４のゲート長も、ワード線スイッチトランジスタ３００のゲート電極３４のゲート長に比べ大きくなる。

このため、１つのメモリセルアレイのブロックに対応するワード線スイッチトランジスタおよび選択ゲートスイッチトランジスタを、図５に示すような配分で同一ピッチ内に配置しようとする場合、ゲート長が大きい分、選択ゲートスイッチトランジスタのビット線方向（選択ゲートスイッチトランジスタのゲート長方向）の余裕がなくなり、ワード線スイッチトランジスタに比べてビット線方向の配置が厳しくなる。

本実施の形態においては、上述のように選択ゲートスイッチトランジスタ１００ａの第１のソース・ドレイン電極１６側に高電圧が印加されないことに着目し、第１のソース・ドレイン電極１６側にＤＤＤ構造を採用する。したがって、ソース・ドレイン電極１６のビット線方向の長さが、ＬＤＤ構造よりも短縮でき、選択ゲートスイッチトランジスタのビット線方向の配置が容易になる。

なお、ワード線ＷＬ１〜ＷＬｎには、図３の電位関係に示すように、書き込み時に高電圧のＶｐｇｍが印加される場合が生ずる。したがって、ワード線スイッチトランジスタ３００の第１のソース・ドレイン電極３６、第２のソース・ドレイン電極３８の双方に、高電圧が印加される。したがって、ワード線スイッチトランジスタ３００に関しては、第１のソース・ドレイン電極３６、第２のソース・ドレイン電極３８ともに、ＬＤＤ構造を採用することが望ましい。

また、本実施の形態においては、上述のように、第１のソース・ドレイン領域１６が、隣接する別の選択ゲートスイッチトランジスタ１００ｂのソース・ドレイン領域と共有化されている。したがって、この観点からも、選択ゲートスイッチトランジスタのビット線方向のピッチが短縮される。よって、選択ゲートスイッチトランジスタの配置が容易になる。

なお、第１のソース・ドレイン領域１６と、隣接する別の選択ゲートスイッチトランジスタ１００ｂのソース・ドレイン領域とを独立させる配置を採用することも可能である。その場合、第１のソース・ドレイン領域１６も素子分離領域で終端することになる。

この場合には、選択ゲートスイッチトランジスタのゲート電極１４と第１のソース・ドレイン領域１６側の素子分離領域との距離が、ゲート電極１４と第２のソース・ドレイン領域１８側の素子分離領域との距離よりも小さいことが望ましい。選択ゲートスイッチトランジスタのビット線方向のピッチが短縮されるためである

以上、本実施の形態の不揮発性半導体記憶装置によれば、ソース・ドレイン電極の構造が最適化され、高駆動力と高信頼性を実現する選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置が実現される。さらに、選択ゲートスイッチトランジスタのビット線方向のピッチも縮小され、チップサイズの縮小が容易となる。

（第２の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、第２のｎ型不純物層の不純物が砒素（Ａｓ）であり、第４のｎ型不純物層の不純物がリン（Ｐ）であること、第５のｎ型不純物層が存在しないこと以外は、基本的に第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容の記載は省略する。

図６は、本実施の形態の選択ゲートスイッチトランジスタの模式断面図である。選択ゲートスイッチトランジスタ５００ａの第２のｎ型不純物層１６ｂの不純物が砒素（Ａｓ）であり、第４のｎ型不純物層１８ｂの不純物がリン（Ｐ）である。

第１の実施の形態においては、第２のｎ型不純物層１６ｂと第４のｎ型不純物層１８ｂを共に砒素で形成し、製造を容易にする観点から、同一の不純物濃度と同一の深さで形成するものとした。これに対し、本実施の形態においては、第２のｎ型不純物層１６ｂと第４のｎ型不純物層１８ｂを別個に形成可能とし、さらに第４のｎ型不純物層１８ｂをリンで形成する。

したがって、第１のソース・ドレイン領域１６のＤＤＤ構造を、駆動力を得るために最適化し、第２のソース・ドレイン領域１８のＬＤＤ構造を、高い信頼性を実現するために最適化する際の設計の自由度が大きくなる。

本実施の形態においては、第４のｎ型不純物層１８ｂを、リンを用いて第１のｎ型不純物層１６ａよりも深い拡散層とすることで、なだらかな接合プロファイルを形成し、接合耐圧を向上させている。

（第３の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、選択ゲートスイッチトランジスタの第１のソース・ドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソース・ドレイン領域と共有化され、かつ、選択ゲートスイッチトランジスタの第２のソース・ドレイン領域が、隣接するさらに別の選択ゲートスイッチトランジスタのソース・ドレイン領域と共有化されていること以外は、第１の実施の形態と基本的に同様である。したがって、第１の実施の形態と重複する内容の記載は省略する。

図７は、本実施の形態の選択ゲートスイッチトランジスタの模式断面図である。図８は、本実施の形態の不揮発性半導体記憶装置のレイアウト図である。メモリセルアレイ、ワード線スイッチトランジスタ、選択ゲートスイッチトランジスタのレイアウトを示す。図８中、Ｂ−Ｂ’間の選択ゲートスイッチトランジスタの断面が、図７の断面に相当する。

図７、図８に示すように、選択ゲートスイッチトランジスタ６００ａの第１のソース・ドレイン領域１６が、隣接する別の選択ゲートスイッチトランジスタ６００ｂのソース・ドレイン領域と共有化され、かつ、選択ゲートスイッチトランジスタ６００ａの第２のソース・ドレイン領域１８が、隣接するさらに別の選択ゲートスイッチトランジスタ６００ｃのソース・ドレイン領域と共有化されている。

第１の実施の形態に比較して、第２のソース・ドレイン領域１８が共有化されることにより、さらに、選択ゲートスイッチトランジスタのビット線方向のピッチが縮小することが可能となる。よって、より一層のチップサイズの縮小が容易となる。

ここで、選択ゲートスイッチトランジスタ６００ａのゲート電極１４と、第１のソース・ドレイン領域１６側の隣接する別の選択ゲートスイッチトランジスタ６００ｂのゲート電極との距離が、ゲート電極１４と、第２のソース・ドレイン領域１８側の隣接するさらに別の選択ゲートスイッチトランジスタ６００ｃのゲート電極との距離よりも小さいことが望ましい。選択ゲートスイッチトランジスタのビット線方向のピッチが短縮されるためである。

以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置等に関わる要素を適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

１０ 半導体基板
１２ ゲート絶縁膜
１４ ゲート電極
１６ 第１のソース・ドレイン領域
１６ａ 第１のｎ型不純物層
１６ｂ 第２のｎ型不純物層
１８ 第２のソース・ドレイン領域
１８ａ 第３のｎ型不純物層
１８ｂ 第４のｎ型不純物層
１８ｃ 第５のｎ型不純物層
３０ 素子分離領域
１００ａ 選択ゲートスイッチトランジスタ
１００ｂ 選択ゲートスイッチトランジスタ
１００ｃ 選択ゲートスイッチトランジスタ
４０６ ゲート電圧発生回路

Claims (10)

1. 選択ゲートスイッチトランジスタを備える不揮発性半導体記憶装置であって、
   前記選択ゲートスイッチトランジスタが、
   半導体基板上に形成されるゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されるゲート電極と、
   前記半導体基板中に、前記ゲート電極を挟むように設けられる第１のソース・ドレイン領域と第２のソース・ドレイン領域とを有し、
   前記第１のソース・ドレイン領域が、第１のｎ型不純物層と、前記第１のｎ型不純物層よりも不純物濃度が高く深さの浅い第２のｎ型不純物層を備え、
   前記第２のソース・ドレイン領域が、前記第１のｎ型不純物層よりも不純物濃度が低く深さの浅い第３のｎ型不純物層と、前記第３のｎ型不純物層よりも不純物濃度が高く深さの深い第４のｎ型不純物層を備える、
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第１のソース・ドレイン領域が選択ゲートトランジスタのゲート電圧を発生するゲート電圧発生回路に接続され、前記第２のソース・ドレイン領域が選択ゲートトランジスタのゲート電極に接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記選択ゲートスイッチトランジスタのゲート電極と、前記第１のソース・ドレイン領域側の素子分離領域または隣接する別の選択ゲートスイッチトランジスタのゲート電極との距離が、
   前記選択ゲートスイッチトランジスタのゲート電極と、前記第２のソース・ドレイン領域側の素子分離領域または隣接するさらに別の選択ゲートスイッチトランジスタのゲート電極との距離よりも小さいことを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
4. 前記選択ゲートスイッチトランジスタのゲート電極と前記第４のｎ型不純物層との距離が、前記選択ゲートスイッチトランジスタのゲート電極と前記第２のｎ型不純物層との距離よりも大きいことを特徴とする請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置。
5. 前記第２のｎ型不純物層の不純物が砒素（Ａｓ）であり、前記第４のｎ型不純物層の不純物がリン（Ｐ）であることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置。
6. 前記第２のｎ型不純物層と前記第４のｎ型不純物層の不純物が砒素（Ａｓ）であることを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性半導体記憶装置。
7. 前記第２のソース・ドレイン領域が、前記第１のｎ型不純物層と同一の不純物濃度および深さを有する第５のｎ型不純物層をさらに備え、前記第２のｎ型不純物層と前記第４のｎ型不純物層とが同一の不純物濃度および深さを有することを特徴とする請求項６記載の不揮発性半導体記憶装置。
8. 前記選択ゲートスイッチトランジスタの第１のソース・ドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソース・ドレイン領域と共有化されていることを特徴とする請求項１ないし請求項７いずれか一項記載の不揮発性半導体記憶装置。
9. 前記選択ゲートスイッチトランジスタの第２のソース・ドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソース・ドレイン領域と共有化されていることを特徴とする請求項１ないし請求項７いずれか一項記載の不揮発性半導体記憶装置。
10. 前記選択ゲートスイッチトランジスタの第１のソース・ドレイン領域が、隣接する別の選択ゲートスイッチトランジスタのソース・ドレイン領域と共有化され、
    前記選択ゲートスイッチトランジスタの第２のソース・ドレイン領域が、隣接するさらに別の選択ゲートスイッチトランジスタのソース・ドレイン領域と共有化されていることを特徴とする請求項１ないし請求項７いずれか一項記載の不揮発性半導体記憶装置。
    

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