KR100654352B1 - 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자 - Google Patents

반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자 Download PDF

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Abstract

반도체 메모리 소자의 제조 방법이 제공된다. 반도체 메모리 소자의 제조 방법은 반도체 기판을 제공하는 단계, 반도체 기판 상에 셀 트랜지스터를 형성하는 단계, 셀 트랜지스터 상에 굴절율이 1.8 이하인 SiON막을 형성하는 단계를 포함한다.
반도체 메모리 소자, SiON막, 굴절율

Description

반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자{Method for fabricating the semiconductor memory device and semiconductor memory device}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 제조하여 측정한 파장에 따른 흡광도를 나타낸 도면이다.
도 4는 종래의 반도체 메모리 소자를 제조하여 프로그램한 후 읽어낸 전압에 따른 전류를 나타낸 도면이다.
도 5 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 제조하여 프로그램한 후 읽어낸 전압에 따른 전류를 나타낸 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 반도체 기판 20 : 제1 게이트 절연막
30 : 플로팅 게이트 40 : 산화 방지막 패턴
45 : 게이트간 절연막 50 : 제2 게이트 절연막
60 : 컨트롤 게이트 70 : SiON막
80 : 게이트-배선간 절연막 84 : 비트 라인 컨택
90 : 비트 라인
본 발명은 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자 내에서 SiON막은 주로 셀 트랜지스터(cell transistor) 상부에 형성되어, 다양한 용도로 사용된다. 예를 들어, SiON막은 난반사를 억제하는 특성이 있기 때문에 포토리소그래피 공정에서 반사 방지막의 역할을 하고, 산화막(SiO2)에 대한 식각율이 낮기 때문에 식각 공정에서 식각 정지막의 역할을 하기도 한다.
SiON막은 주로 SiH4, NH3, N2O, N2를 이용하여 형성되므로, SiON막 내에는 Si-H 결합이 많다. 이러한 Si-H 결합은 낮은 온도에서도 쉽게 해리되어 전하를 쉽게 끌어당기는 성질이 있다. 따라서, Si-H 결합은 반도체 메모리 소자 내의 부유 전하가 셀 트랜지스터에 영향을 미치지 않도록, 부유 전하를 포획(capture)하기도 한다.
플래시(flash) 소자, EEPROM(Electrically Erasable Programmable Read Only Memory), EPROM(Erasable and Programmable Read Only Memory)와 같은 비휘발성 메모리 소자의 셀 트랜지스터는 저장된 전하를 일정 시간동안 저장하고 있어야 한다. 그런데, 비휘발성 메모리 소자의 셀 트랜지스터 상부에 SiON 층이 형성되어 있는 경우, Si-H 결합은 저장된 전하들을 끌어당겨 누설 전류를 발생시킨다. 즉, 비휘발성 메모리 소자의 유지(retention) 특성을 열화시키고, 특히 승압 조건에서 비휘발성 메모리 소자의 신뢰성 불량을 유발한다.
본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 신뢰성이 향상된 반도체 메모리 소자를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판을 제공하는 단계, 반도체 기판 상에 셀 트랜지스터를 형성하는 단계, 셀 트랜지스터 상에 굴절율이 1.8 이하인 SiON막을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메 모리 소자는 반도체 기판, 반도체 기판 상에 형성된 셀 트랜지스터, 셀 트랜지스터 상에 형성되고 굴절율이 1.8 이하인 SiON막을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
도 1a 내지 도 1g을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명한다. 도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 반도체 메모리 소자는 스플리트(split) 게이트형 플래시 메모리 소자를 예로 들어 설명한다.
도 1a를 참조하면, 우선 반도체 기판을 제공한다. 예를 들어, 반도체 기판(10)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다.
도면에는 표시하지 않았으나, 반도체 기판(10) 상에 소자 분리 영역을 형성하여, 활성 영역을 정의한다. 소자 분리 영역은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
이어서, 반도체 기판(10) 상에 제1 게이트 절연막(20), 플로팅 게이트용 도전막(30a), 산화 방지막을 순차적으로 적층한다. 그 후, 건식 식각을 이용하여 산화 방지막을 패터닝하여, 플로팅 게이트가 형성될 영역을 노출하는 산화 방지막 패턴(40)을 형성한다.
여기서, 제1 게이트 절연막(20)은 약 30 내지 150 Å의 두께로 형성할 수 있고, SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 또는 고유전율 물질 등이 사용될 수 있다. 또는 이들의 조합물, 예를 들면 상기 예시된 물질들 중에서 선택된 2종 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성한다. 두께가 감소할수록 유전 상수(k) 값이 높은 물질을 사용할 필요가 있다.
플로팅 게이트용 도전막(30a)은 100 내지 300Å의 두께로 형성되며, 폴리 실리콘, 불순물이 이온주입된 폴리 실리콘 또는 금속성 도전막을 사용할 수 있다. 여기서, 금속성 도전막으로는, TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, Mo2N, WNx 및 이들의 조합으로 이루어진 물질을 사용할 수 있다.
또한, 산화 방지막 패턴(40)은 후속하는 산화 공정에서 플로팅 게이트 상부를 제외한 영역이 산화되지 않도록 한다. 산화 방지막 패턴(40)은 예를 들어, 질화막을 사용할 수 있고, 약 100 내지 1000 Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 산화 방지막 패턴(40)에 의해 노출된 영역을 열산화하여 게이트간 절연막(45)을 형성한다. 이러한 게이트간 절연막(45)은 후속하는 식각 공정에 대한 식각 마스크로서의 역할을 할 수 있으며, 중앙 부분이 약 20 내지 200Å 정도 두께로 형성할 수 있다. 여기서, 게이트간 절연막(45)은 하단 가장자리가 라운드(round)지게 형성된다.
도 1c를 참조하면, 게이트간 절연막(45)을 식각 마스크로 하여, 산화 방지막 패턴(도 1b의 40 참조), 플로팅 전극용 도전막(도 1b의 30a 참조), 제1 게이트 절연막(20)을 식각하여, 플로팅 게이트(30)를 형성한다. 특히, 게이트간 절연막(45)의 하단 가장자리 부분이 라운드(round)지게 형성되었으므로, 이에 대응하여 플로팅 게이트(30)의 가장자리 측벽에는 팁(tip; T)이 형성될 수 있다. 팁(T)은 플로팅 게이트(30)와 컨트롤 게이트간의 F-N 터널링(Fowler Nordheim tunneling) 효과를 증대시킬 수 있다.
도 1d를 참조하면, 반도체 기판(10) 상에 제2 게이트 절연막(50)과 컨트롤 게이트용 도전막을 컨포말(conformal)하게 순차적으로 적층한다. 여기서, 제2 게이트 절연막(50)은 열산화공정에 의해 약 70 내지 150Å의 두께의 산화막으로 형성할 수 있다. 또한, 제2 게이트 절연막(50)으로는, SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 또는 고유전율 물질 등이 사용될 수 있다. 또는 이들의 조합물, 예를 들면 상기 예시된 물질들 중에서 선택된 2종 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다.
그리고, 컨트롤 게이트용 도전막은 LPCVD(Low Pressure Chemical Vapor Deposition) 공정에 의해 형성할 수 있다. 여기서, 컨트롤 게이트용 도전막으로는 폴리 실리콘, 불순물이 이온주입된 폴리 실리콘 또는 금속성 도전막을 사용할 수 있다. 여기서, 금속성 도전막으로는, TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, Mo2N, WNx 및 이들의 조합으로 이루어진 물질을 사용할 수 있다. 또한, 컨트롤 게이트용 도전막으로는 폴리 실리콘 및 실리사이드의 적층막을 사용할 수 있다.
이어서, 컨트롤 게이트용 도전막을 건식 식각하여 컨트롤 게이트(60)를 형성한다.
도 1e를 참조하면, 플로팅 게이트(30)의 일측벽에 정렬되게 고농도 불순물을 이온주입하여 반도체 기판(10) 내에 소스 영역(12)를 형성한다. 소스 영역(12)는 후속 열처리 단계에서 확장되어 플로팅 게이트(30)와 일부 겹칠 수 있다. 또한, 컨트롤 게이트(60)의 일측벽에 정렬되게 고농도 불순물을 이온주입하여 반도체 기판(10) 내에 드레인 영역(14)을 형성한다. 후속 열처리를 통해 드레인 영역(14)도 컨트롤 게이트(60)와 일부 겹칠 수 있다.
소스 영역(12)과 드레인 영역(14)은 순서에 상관없이 형성할 수 있으며, 소 스 영역(12)과 드레인 영역(14)을 형성하면서 컨트롤 게이트(60)에 고농도 불순물을 도핑할 수 있다. 드레인 영역(14)은 비트 라인(90)과 접촉하는 비트라인 정션(bit line junction)의 역할을 한다.
도 1f를 참조하면, 반도체 기판(10) 상에 굴절율(Refractive Index; RI)이 1.8이하인 SiON막(70)을 컨포말하게 형성한다. SiON막(70)은 Si-O 결합에 대한 Si-H 결합의 비율이 5%이하일 수 있다. 여기서, SiON막(70)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 150 내지 600Å 두께로 형성할 수 있다.
SiON막을 형성하는 과정을 자세히 설명하면, 우선 온도는 약 300 내지 450℃로 일정하게 유지한 상태에서, 반응 챔버 내의 압력은 약 2 내지 3torr로 유지하면서 SiH4, N2O, NH3, N2 가스를 공급한다. 여기서 SiH4 가스는 실리콘 소스 가스(silicon source gas)이고, N2O 가스는 산소 소스 가스이고, NH3 가스는 질소 소스 가스를 나타낸다. 또한, N2 가스는 압력 조절용 가스이다. 이어서, RF 파워를 턴온하고 80 내지 150W의 전압을 인가하여, SiON막을 형성한다. SiON막은 아래와 같은 화학 반응 과정을 거쳐 생성된다.
SiH4 + N2O + NH3 + N2 → SiON
본 발명의 일 실시예에서 SiH4 가스와 N2O 가스의 유량(flow rate)의 비율은 0.5:1 이하일 수 있다. 본 발명의 일 실시예에서 SiON막의 Si-O 결합(bonding)에 비해 Si-H 결합의 비율은 약 5%이하로 억제될 수 있다. Si-H 결합은 낮은 온도에서 도 쉽게 해리되어 전하를 쉽게 끌어당기는 성질이 있으므로, 플로팅 게이트(30)에 프로그램된 전자들을 끌어당겨 누설 전류를 발생시킬 수 있다. 따라서, 수소(H)의 소스가 될 수 있는 SiH4 가스의 유량을 줄임으로써, Si-H 결합 생성을 줄인다. 예를 들어, SiH4 가스의 유량은 30 내지 100sccm으로 공급할 수 있다. 즉, SiH4 가스와 N2O 가스의 유량(flow rate)의 비율이 0.4:1일 경우에는, SiH4 가스는 50sccm, N2O 가스는 120sccm으로 제공할 수 있다. 다만, 유량은 PECVD 장비에 따라 변할 수 있다.
또한, NH3는 쉽게 해리되지 않아 SiON막의 Si-H 결합을 다수 생성하지는 않으나, 일부 Si-H 결합을 생성할 수 있다. 따라서, SiH4 가스와 N2O 가스의 유량의 비율은 0.5:1 이하이고, NH3 가스의 유량까지 고려할 경우, SiH4, NH3의 혼합 가스와 N2O 가스의 유량의 비율은 0.8:1 이하일 수 있다. 즉, SiH4, NH3 혼합 가스와 N2O 가스의 유량(flow rate)의 비율이 0.66:1일 경우에는, SiH4 가스는 50sccm, NH3 가스는 120sccm, N2O 가스는 120sccm으로 제공할 수 있다. 다만, 유량은 PECVD 장비에 따라 변할 수 있다.
도 1g를 참조하면, 반도체 기판(10) 상에 게이트-배선간 절연막(gate to metal interlayer; 80)을 형성하고, 게이트-배선간 절연막(80)의 소정 영역을 건식 식각하여 컨택 홀(82)을 형성한다. 여기서, SiON막(70)은 게이트-배선간 절연막 (80)의 소정 영역을 건식 식각할 때, 반사 방지막 및/또는 식각 정지막으로 사용된다.
이어서, 컨택 홀(82)을 충분히 매립하도록 금속 등의 도전막을 적층하고 패터닝하여 비트 라인 컨택(84) 및 비트 라인(90)을 형성한다.
도 1g에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따라 제조된 반도체 메모리 소자는 반도체 기판(10), 셀 트랜지스터(2), SiON막(70), 게이트-배선간 절연막(80), 비트 라인(90)을 포함한다.
반도체 기판(10)에는 도면에는 표시하지 않았으나, 소자 분리 영역이 형성되어 활성 영역을 정의한다.
셀 트랜지스터(2)는 반도체 기판(10) 상에 형성되고, 다수의 셀 트랜지스터(2)가 모여 메모리 어레이를 구성한다. 셀 트랜지스터(2)는 제1 게이트 절연막(20), 플로팅 게이트(30), 게이트간 절연막(45), 제2 게이트 절연막(50), 컨트롤 게이트(60), 소스 영역(12), 드레인 영역(14)을 포함한다.
제1 게이트 절연막(20)은 플로팅 게이트(30) 하부에 형성되고, 프로그램(program) 동작시 소스 영역(12)에 인가된 전압을 플로팅 게이트(30)에 커플링(coupling)하여 전달한다. 따라서, 프로그램 동작시 소스 영역(12)에서 드레인 영역(14)으로 열전자(hot electron)은 제1 게이트 절연막(20)을 통과하여 플로팅 게이트(30)에 저장된다. 이러한 제1 게이트 절연막(20)은 30 내지 150 Å의 두께로, SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 또는 이들의 조합물 등이 사용 될 수 있다.
플로팅 게이트(30)는 제1 게이트 절연막(20) 상부에 형성되고, 프로그램시 저장된 전자들이 저장된다. 특히, 게이트간 절연막(45)의 하단 가장자리 부분이 라운드지게 형성되어 있으므로, 플로팅 게이트(30)의 측벽에는 게이트간 절연막(45)과 만나는 부분에 팁(T)이 형성될 수 있다. 이러한 플로팅 게이트(30)의 뾰죽하게 형성된 팁(T)에는 전계가 집중되므로, 비휘발성 메모리 소자의 소거(erase) 동작시에 저전압으로 FN 터널링(Fowler-Nordheim tunneling)이 유도될 수 있다. 이러한 플로팅 게이트(30)는 100 내지 300Å의 두께로 형성되며, 폴리 실리콘, 불순물이 이온주입된 폴리 실리콘 또는 금속성 도전막 등이 사용될 수 있다.
컨트롤 게이트(60)는 플로팅 게이트(30) 상부로부터 플로팅 게이트(30)의 측벽을 따라 반도체 기판(10)까지 연장되어 형성되고, 주위의 플로팅 게이트(30) 및 반도체 기판(10)과 절연되어 형성된다. 플로팅 게이트(30)와 컨트롤 게이트(60) 사이에는 제2 게이트 절연막(50)이 형성되어, 컨트롤 게이트(60)와 플로팅 게이트(30)는 제2 게이트 절연막에 의해 전기적으로 분리된다. 소거 동작시에 플로팅 게이트(30)에 저장되어 있는 전자가 FN 터널링에 의해 제2 게이트 절연막(50)을 통과하여 컨트롤 게이트(60)로 방출된다.
컨트롤 게이트(60)와 오버랩되지 않은 플로팅 게이트(30)의 측벽에 정렬되어 고농도 불순물의 이온 주입에 의해 반도체 기판(10) 내에 소스 영역(12)이 형성된다. 또한, 반도체 기판(10) 상에 위치한 컨트롤 게이트(60)에 정렬되어 고농도 불순물의 이온 주입에 의해 반도체 기판(10) 내에 드레인 영역(14)이 형성된다. 또 한, 도면에는 표시하지 않았으나, 반도체 메모리 소자는 소스 영역(12)을 공유하도록 쌍으로 구성되어, 반도체 메모리 소자로 구성된 메모리 어레이의 전체 크기를 효과적으로 감소시킬 수도 있다.
SiON막(70)은 셀 트랜지스터(2) 상에 형성되고, 반사 방지막 및/또는 식각 정지막으로 사용된다. 즉, SiON막(70)은 반도체 메모리 소자의 디자인 룰이 축소되면서 컨트롤 게이트(60) 등의 하부막(underlying layer)의 반사도가 심하면 패턴의 불균일을 초래하기 때문에, 하부막의 반사도를 낮추는 역할을 한다. 또한, SiON막(70)은 게이트-배선간 절연막(80)에 컨택 홀을 형성할 때, 정확한 식각 깊이를 정의하기 위해 사용된다.
SiON막(70)은 굴절율(RI)이 1.8 이하이다. 굴절율은 아래의 식으로 정의된다. 여기서, Vv(Vacuum Velocity)는 진공에서의 빛의 속도를 의미하고, Vs(Substrate Velocity)는 매질에서의 빛의 속도를 의미하므로, 일반적으로 1보다 크다. 따라서, 굴절율이 높으면, 매질의 조밀도가 높음을 의미한다.
Figure 112005024727438-pat00001
종래의 SiON막의 굴절율은 약 2.02 내지 2.03이다. 굴절율이 2이상인 SiON막은 SiH4 가스와 N2O 가스의 유량의 비율이 1 이상이 되는 조건에서 형성된다. 따라서, SiON막을 FTIR(Fourrier transformation infra-red) 방법을 통해서 분석하면, Si-O 결합에 대한 Si-H 결합의 비율이 약 10% 정도를 차지한다. Si-H 결합의 비율이 높기 때문에, 프로그램시 플로팅 게이트에 저장된 전자들이 SiON막으로 끌려가 기 쉽다. 따라서, 누설 전류가 발생하고, 셀 트랜지스터의 유지(retention) 특성의 불량이 발생되기 쉽다. 또한, 반도체 메모리 소자의 초기 전압과 전압차(초기 전압과 베이크후 전압과의 전압차)에 대한 스펙을 맞추기 어렵다.
한편, 본 발명의 일 실시예에 따른 SiON막(70)의 굴절율은 1.8 이하이다. 이 경우, Si-O 결합에 대한 Si-H 결합의 비율이 약 5% 이하일 수 있다. SiN막의 굴절율은 2.05이고 SiO2막의 굴절율은 1.46이므로, 종래의 SiON막에 비해 SiO2막의 특성에 좀 더 가까워졌다고 볼 수 있다. 특히, Si-O 결합에 대한 Si-H 결합의 비율이 약 5% 이하이므로, 플로팅 게이트에 저장된 전자들이 SiON막으로 끌려가는 양이 줄어든다(화살표 a 참조). 따라서, 누설 전류의 양이 줄어들어, 셀 트랜지스터의 유지 특성이 향상된다.
도 2a 내지 도 2g을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명한다. 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 반도체 메모리 소자는 플로톡스(floating gate tunnel oxide; FLOTOX)형 EEPROM(Electrically Erasable Programmable Read Only Memory)를 예로 들어 설명한다.
도 2a를 참조하면, 도면에는 표시하지 않았으나 반도체 기판(110) 상에 소자 분리 영역을 형성하여, 활성 영역을 정의한다.
이어서, 반도체 기판(110) 상부에 게이트 절연막(120a)을 형성한다. 게이트 절연막(120a)은 SiO2 막으로, 200 내지 500Å의 두께로 형성할 수 있다.
게이트 절연막(120a) 상에 채널 영역이 형성될 영역을 노출하는 포토레지스트막 패턴(122)을 형성한다. 포토레지스트막 패턴(122)을 이온주입용 마스크로 이용하여 이온주입하여, 채널 영역을 위한 N+형 고농도 불순물 영역(152)을 형성한다. 여기서, 이온 주입은 인(P) 이온은 40 내지 100keV의 주입 에너지, 1×1013 내지 1 ×1014원자/cm2의 주입량(dose)로 주입하는 것이 바람직하다.
이어서, 포토레지스트막 패턴(122)을 제거한다.
도 2b를 참조하면, 게이트 절연막(도 2a의 120a 참조)을 패터닝하여 반도체 기판의 소정 영역을 노출하는 게이트 절연막 패턴(120)을 형성한다.
그 후, 노출된 반도체 기판 영역에 터널링 절연막(124)을 형성한다. 여기서, 터널링 절연막(124)은 SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 고유전율 물질 또는 이들의 조합으로 형성될 수 있다. 여기서, 터널링 절연막(124)은 게이트 절연막 패턴(120)에 비해 상대적으로 얇은 두께를 갖는다. 즉, 5 내지 100 Å의 두께를 갖고, 바람직하게는 5 내지 50Å의 두께를 갖는다.
도 2c를 참조하면, 게이트 절연막 패턴(120) 상에 플로팅 게이트용 도전막 및 절연막을 순차적으로 형성한 후 패터닝하여, 메모리 트랜지스터와 셀렉트 트랜지스터의 플로팅 게이트(132, 142), 게이트간 절연막(134, 144)을 형성한다.
여기서, 플로팅 게이트용 도전막은 100 내지 300Å의 두께로 형성되며, 폴리 실리콘, 불순물이 이온주입된 폴리 실리콘 또는 금속성 도전막을 사용할 수 있다. 게이트간 절연막은 70 내지 150Å의 두께로, SiO2, SiON, Si3N4, GexOyNz, GexSiyOz, 또는 고유전율 물질 등이 사용될 수 있다.
도 2d를 참조하면, 메모리 트랜지스터와 셀렉트 트랜지스터의 플로팅 게이트(132, 142), 게이트간 절연막(134, 144) 상부에 컨포말하게 라인용 도전막을 형성한 후 패터닝하여, 메모리 트랜지스터의 센스 라인(136)와 셀렉트 트랜지스터의 워드 라인(146)을 형성한다. 여기서, 센스 라인(136) 및 워드 라인(146)의 폭은 각각 플로팅 게이트(132, 142)의 폭보다 좁을 수 있다.
본 발명의 다른 실시예에서는 플로팅 게이트(132, 142), 센스 라인(136), 워드 라인(146)을 별도로 형성하는 것을 예로 들었으나, 플로팅 게이트용 도전막, 게이트간 절연막, 라인용 도전막을 순차적으로 형성한 후 패터닝하여 플로팅 게이트, 센스 라인 및 워드 라인을 동시에 형성할 수도 있다. 이러한 경우에는 센스 라인 및 워드 라인의 폭은 각각 플로팅 게이트의 폭과 실질적으로 동일하다.
도 2e를 참조하면, 제1 내지 제3 불순물 영역(150, 160, 170)을 형성하여 반도체 메모리 소자의 셀 트랜지스터(102)를 완성한다. 본 발명의 다른 실시예에서 셀 트랜지스터(102)는 메모리 트랜지스터(130) 및 셀렉트 트랜지스터(140)를 모두 포함한다.
자세히 설명하면, 우선 메모리 트랜지스터(130)와 셀렉트 트랜지스터(140)가 형성된 반도체 기판(110)상에, 제2 불순물 영역(160)을 마스킹하는 이온 주입용 마 스크(도면 미도시)를 이용하여 저농도 불순물을 이온 주입하여 제1 불순물 영역(150)의 제1 저농도 불순물 영역(154)와 제3 불순물 영역(170)의 제3 저농도 불순물 영역(174)를 형성한다. 여기서, 제1 불순물 영역(150)은 채널 영역의 역할을 하고, 제3 불순물 영역(170)은 드레인 영역의 역할을 한다. 여기서, 이온 주입은 인(phosphorus) 이온을 80 내지 90keV 의 주입에너지, 1.0 * 1012 내지 5.0 * 10 13원자/cm2의 주입량(dose)으로 주입한다. 이러한 주입 조건에서 형성된 제1 및 제3 저농도 불순물영역(154, 174)을 고전압 저농도 불순물 영역(High voltage N-, HVN- )이라 한다.
그 후, 반도체 기판(110) 상에 제1 및 제3 불순물 영역(170)을 마스킹하는 이온 주입용 마스크를 이용하여 저농도 불순물을 이온 주입하여 제1 불순물 영역(150)과 소정 간격 이격되고 메모리 트랜지스터(130)의 일측벽에 정렬되도록 제2 불순물 영역(160)의 제2 저농도 불순물 영역(164)를 형성한다. 여기서, 제2 불순물 영역(160)은 소스 영역의 역할을 한다. 이온 주입은 인(phosphorus) 이온 또는 비소(arsenic) 이온을 30 내지 80keV 의 주입에너지, 1.0*1012 내지 1.0*1013원자/cm2의 주입량(dose)으로 주입한다. 이러한 주입조건에서 형성된 제2 저농도 불순물 영역(84)을 저전압 저농도 불순물 영역(Low Voltage N-, LVN- )이라 한다.
이어서, 반도체 기판(110) 전면에 스페이서용 절연막(도면 미도시)을 증착한 다음 에치 백(etch back)하여, 메모리 트랜지스터(130)와 셀렉트 트랜지스터(140)의 측벽에 스페이서(138, 148)를 형성한다.
그 후, 반도체 기판(110)상에 제1 불순물 영역(150)을 마스킹하는 이온 주입용 마스크를 이용하여 고농도 불순물을 이온 주입하여 제2 불순물 영역(160)의 제2 고농도 불순물 영역(162)과 제3 불순물 영역(170)의 제3 고농도 불순물 영역(172)를 형성한다. 여기서, 이온 주입은 비소 이온을 40 내지 60keV 의 주입에너지, 1.0*1015 내지 5.0*1015 원자/cm2 의 주입량(dose)으로 주입한다.
이와 같이 제1 내지 제3 불순물 영역(170)을 형성하면, 제2 불순물 영역(160)가 LDD(Lightly Doped Drain) 구조를 갖고, 제3 불순물 영역(170)은 DDD(Double Diffused Drain) 구조를 가지나, 이에 제한되지 않는다.
도 2f를 포함하면, 반도체 기판(110) 상에 굴절율(Refractive Index; RI)이 1.8이하인 SiON막(180)을 컨포말하게 형성한다. 여기서, SiON막(180)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정에 의해 150 내지 600Å 두께로 형성할 수 있다. SiON막(180)의 굴절율이 1.8 이상이 되어, Si-H 결합이 SiON막(180)에 다수 포함되게 되면, 메모리 트랜지스터(130)의 플로팅 게이트(132)에 저장된 전자들을 끌어당겨 누설 전류를 발생시킬 수 있다.
SiON막(180)을 형성하는 과정은 본 발명의 일 실시예와 실질적으로 동일하다. 즉, SiH4 가스와 N2O 가스의 유량(flow rate)의 비율은 0.5:1 이하이다. NH3는 쉽게 해리되지 않아 SiON막의 Si-H 결합을 다수 생성하지는 않으나, 일부 Si-H 결합을 생성할 수 있다. 따라서, SiH4 가스와 N2O 가스의 유량의 비율은 0.5:1 이하이고, NH3 가스의 유량까지 고려할 경우, SiH4, NH3의 혼합 가스와 N2O 가스의 유량의 비율은 0.8:1 이하일 수 있다.
도 2g를 참조하면, 반도체 기판(110) 상에 게이트-배선간 절연막(gate to metal interlayer; 190)을 형성하고, 게이트-배선간 절연막(190)의 소정 영역을 건식 식각하여 컨택 홀(192)을 형성한다. 여기서, SiON막(180)은 게이트-배선간 절연막(190)의 소정 영역을 건식 식각할 때, 반사 방지막 및/또는 식각 정지막으로 사용된다. 이어서, 컨택 홀(192)을 충분히 매립하도록 금속 등의 도전막을 적층하고 패터닝하여 비트 라인 컨택(194) 및 비트 라인(198)을 형성한다.
도 2g에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따라 제조된 반도체 메모리 소자는 반도체 기판(110), 셀 트랜지스터(102), SiON막(180), 게이트-배선간 절연막(190), 비트 라인(198)을 포함한다. 여기서, 셀 트랜지스터(102)는 메모리 트랜지스터(130) 및 셀렉트 트랜지스터(140)를 포함한다.
SiON막(180)은 셀 트랜지스터(102) 상에 형성되고, 반사 방지막 및/또는 식각 정지막으로 사용된다. SiON막(180)은 굴절율(RI)이 1.8 이하이고, Si-H 결합의 비율이 약 5% 이하일 수 있다. 따라서, 플로팅 게이트(132)에 저장된 전자들이 SiON막으로 끌려가는 양이 줄어든다(화살표 b 참조). 따라서, 누설 전류의 양이 줄어들어, 메모리 트랜지스터(130)의 유지 특성이 향상된다.
본 발명의 일 실시예에서는 플래시 메모리 소자를 예로 들고, 본 발명의 다른 실시예에서는 EEPROM 메모리 소자를 예로 들었으나, 그 외의 비휘발성 메모리 소자, 예를 들어 EPROM에도 적용할 수 있음은 당업자에게 자명하다. 본 발명의 실시예들에 따른 반도체 메모리 소자는 유지(retention) 특성이 향상된다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들 및 비교 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<SiON막의 특성 측정>
실험예1
블랭킷(blanket) 반도체 기판 상에, 400℃, 2Torr의 공정 분위기에서, SiH4, N2O, NH3을 각각 50sccm, 120sccm, 30sccm 공급하여 SiON막을 형성하였다. 즉, SiH4 가스와 N2O 가스의 유량의 비율은 0.40:1이고, SiH4 가스 및 NH3 가스와 N2O 가스의 유량의 비율은 0.66:1이다.
비교실험예1
블랭킷 반도체 기판 상에, 400℃, 2Torr의 공정 분위기에서 SiH4, N2O, NH3을 각각 130sccm, 120sccm, 100sccm 공급하여 SiON막을 형성하였다. 즉, SiH4 가스와 N2O 가스의 유량의 비율은 1.10:1이고, SiH4 가스 및 NH3 가스와 N2O 가스의 유량의 비율은 1.91:1이다.
실험예 1 및 비교실험예 1의 SiON막의 특성을 표 1에 동시에 나타내었다.
Figure 112005024727438-pat00002
표 1을 참조하면, 670nm 파장에 대해 실험예1의 굴절율은 1.63이고, 비교실험예1의 굴절율은 2.02이다. 따라서, 비교실험예1은 실험예1에 비해 막질이 조밀함을 알 수 있다. 따라서, LAL200 용액을 이용하여 30초 습식 식각하였을 때의 습식 식각율과, C4F8를 식각 가스로 사용하여 건식 식각하였을 때의 건식 식각율을 각각 비교할 때, 실험예1이 비교실험예1에 비해 더 큼을 알 수 있다. 또한, 실험예1의 굴절율은 1.63으로 산화막(굴절율 1.46)에 가까우므로, 산화막에 대한 선택비가 비교실험예1에 비해 낮음을 알 수 있다. 다만, 실험예1은 산화막에 대한 선택비가 다소 떨어지더라도, 식각 정지막으로 사용하기에는 충분하다.
<SiON막이 형성된 반도체 메모리 소자의 특성 측정>
실험예 2
반도체 기판 상에 스플리트 게이트형 플래시 메모리 소자의 셀 트랜지스터를 형성하고, 셀 트랜지스터 상에 컨포말하게 SiON막을 400Å 두께로 형성하였다. 여기서, SiON막은 실험예1과 동일한 공정조건에서 형성하였다. 그 후, 게이트-배선간 절연막을 형성하고, 비트 라인 컨택과 비트 라인을 형성하여 테스트용 반도체 메모리 소자를 완성하였다.
실험예 3
반도체 기판 상에 스플리트 게이트형 플래시 메모리 소자의 셀 트랜지스터를 형성하고, 셀 트랜지스터 상에 컨포말하게 SiON막을 400Å 두께로 형성하였다. 여기서, SiON막은 400℃, 2Torr의 공정 분위기에서, SiH4, N2O, NH3을 각각 50sccm, 300sccm, 100sccm 공급하여 형성하였다. 즉, SiH4 가스와 N2O 가스의 유량의 비율은 0.16:1이고, SiH4 가스 및 NH3 가스와 N2O 가스의 유량의 비율은 0.50:1이다. 그 후, 게이트-배선간 절연막을 형성하고, 비트 라인 컨택과 비트 라인을 형성하여 테스트용 반도체 메모리 소자를 완성하였다.
비교실험예2
반도체 기판 상에 스플리트(split) 게이트형 플래시 메모리 소자의 셀 트랜지스터를 형성하고, 셀 트랜지스터 상에 컨포말하게 SiON막을 400Å 두께로 형성하였다. 여기서, SiON막은 비교실험예1과 동일한 공정조건에서 형성하였다. 그 후, 게이트-배선간 절연막을 형성하고, 비트 라인 컨택과 비트 라인을 형성하여 테스트용 반도체 메모리 소자를 완성하였다.
이어서, 비교실험예2, 실험예3의 테스트용 반도체 메모리 소자의 SiON막에서의 결합(bonding)들을 FTIR(Fourrier transformation infra-red) 방법을 통해서 분석하였다. 그 결과가 도 3에 동시에 도시되었다.
이어서, 비교실험예2, 실험예2, 실험예3의 테스트용 반도체 메모리 소자를 각각 프로그램한 후, 읽기(read)하여 측정된 전압과 전류를 측정하였다. 또한, 비교실험예2, 실험예2, 실험예3의 테스트용 반도체 메모리 소자를 약 150℃에서 베이크(bake)한 후, 읽기하여 측정된 전압과 전류를 측정하였다. 그 결과가 도4 내지 도 6에 동시에 도시되고, 표 2에 나타내었다.
여기서, 프로그램시에는 소스 영역에 약 10V 정도의 고전압이 인가되고, 드레인 영역에는 접지 전압을 인가하였다. 컨트롤 게이트에는 문턱 전압보다 약간 높은 전압이 인가되는데, 프로그램 동작시 흐르는 전류를 줄이기 위해 게이트의 턴온(turn-on) 전압 정도인 약 1.8V 정도의 전압이 인가하였다. 읽기 동작 시에는 소스 영역에 접지 전압을 인가하고, 드레인 영역에 1V를 인가하고, 컨트롤 게이트에는 1.8V 전압을 인가하였다. 소스 영역과 드레인 영역에 인가되는 전압은 서로 바뀌어도 무관하다.
Figure 112005024727438-pat00003
우선, 도 3을 참조하면, x축은 파장(cm-1)을 나타내고, y축은 흡광도(absorbance)를 나타낸다. 실험예3에서의 Si-H 결합의 양은 비교실험예2에서의 Si-H 결합의 양에 비해 작음을 알 수 있다. 특히, 실험예3의 Si-O 결합에 대한 Si-H 결합의 비율은 약 3% 정도로 측정되었다.
한편, 도면에는 도시하지 않았으나, 실험예2의 Si-O 결합에 대한 Si-H 결합의 비율은 약 5% 정도로 측정되었다.
도 4 내지 도 6, 및 표 2를 참조하면, 우선, x축은 전압(V)을 나타내고, y축은 표준화된 전류(A)를 나타낸다. 또한, 도4 내지 도 6의 x절편을 표 2의 초기 전압(V), 베이크후전압(V)으로 표시하였다. 비교실험예2는 베이크하기 전과 후의 차이가 0.19V 차이남을 알 수 있다. 한편, 실험예2는 0.08V, 실험예3은 0.04V 차이남을 알 수 있다. 다만, 실험예2, 실험예3에서의 전압차가 비교실험예2의 전압차보다 작음을 알 수 있다.
전술하였듯이, Si-H 결합은 낮은 온도에서도 쉽게 해리되어 전하를 끌어당기는 성질이 있다. 따라서, 약 150℃에서 Si-H결합은 해리되어, 플로팅 게이트에 저장된 전자들을 끌어당기게 되므로, 읽기 동작에 의해 측정된 전압은 차이가 난다. 따라서, 반도체 메모리 소자의 경우에는, 초기 전압과 전압차의 비율을 스펙으로 정하여, 생산된 반도체 메모리 소자의 양/불량 여부를 테스트한다. 스펙으로 정해진 전압차의 비율은 반도체 메모리 소자의 종류, 베이크되는 온도 등에 따라 5% 내지 10% 정도로 다양하다. 따라서, 위의 실험예를 기초로 하여, 초기 전압을 약 2.5V로 가정할 때, 5%의 전압차는 약 0.125V가 된다. 실험예2, 실험예3은 전압차가 0.125V 이하이므로 양품으로 인정되고, 비교실험예2는 불량으로 판단된다.
한편, 이러한 전압차와 굴절율이 선형 관계가 있다고 가정할 때, 전압차가 0.125V가 되는 굴절율은 약 1.8이 된다. 따라서, 굴절율이 1.8 이하일 때, 전압차에 대한 스펙을 맞출 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 굴절율이 1.8 이하인 SiON막을 사용함으로써, SiON막에 의한 반도체 메모리 소자의 누설전류가 줄어든다. 즉, 반도체 메모리 소자의 셀 트랜지스터 내에 저장된 전자의 유지 특성이 향상된다.
둘째, 반도체 메모리 소자의 신뢰성이 향상된다.

Claims (17)

  1. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 셀 트랜지스터를 형성하는 단계;
    상기 셀 트랜지스터 상에 굴절율이 1.46 초과 1.8 이하인 SiON막을 형성하는 단계; 및
    상기 SiON막 상에 게이트-배선간 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 SiON막은 Si-O 결합에 대한 Si-H 결합의 비율이 0% 초과 5% 이하인 반도체 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 SiON막을 형성하는 단계는 반도체 기판 상에 SiH4 가스, N2O 가스를 제공하여 형성하는 반도체 메모리 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 SiH4 가스 및 N2O 가스의 유량의 비율은 0:1 초과 0.5:1 이하인 반도체 메모리 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 SiH4 가스의 유량은 30 내지 100sccm인 반도체 메모리 소자의 제조 방법.
  6. 제 3항에 있어서,
    상기 SiON막을 형성하는 단계는 NH3 가스를 더 제공하여 형성하는 반도체 메모리 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 SiH4 가스 및 N2O 가스의 유량의 비율은 0:1 초과 0.5:1 이하이고, 상기 SiH4, NH3 혼합 가스와 N2O 가스의 유량의 비율은 0:1 초과 0.8:1 이하인 반도체 메모리 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 SiH4 가스의 유량은 30 내지 100sccm인 반도체 메모리 소자의 제조 방법.
  9. 제 6항에 있어서,
    상기 SiON막을 형성하는 단계는 N2 가스를 더 제공하여 형성하는 반도체 메모리 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 셀 트랜지스터는 비휘발성 메모리 소자의 셀 트랜지스터이고, 상기 SiON막은 상기 셀 트랜지스터의 게이트를 덮는 반도체 메모리 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 SiON 층은 식각 정지막 또는 반사 방지막인 반도체 메모리 소자의 제조 방법.
  12. 삭제
  13. 반도체 기판;
    상기 반도체 기판 상에 형성된 셀 트랜지스터;
    상기 셀 트랜지스터 상에 형성되고, 굴절율이 1.46 초과 1.8 이하인 SiON막; 및
    상기 SiON막 상에 형성된 게이트-배선간 절연막을 포함하는 반도체 메모리 소자.
  14. 제 13항에 있어서,
    상기 SiON막은 Si-O 결합에 대한 Si-H 결합의 비율이 0% 초과 5% 이하인 반도체 메모리 소자.
  15. 제 13항에 있어서,
    상기 셀 트랜지스터는 비휘발성 메모리 소자의 셀 트랜지스터이고, 상기 SiON막은 상기 셀 트랜지스터의 게이트를 덮는 반도체 메모리 소자.
  16. 제 15항에 있어서,
    상기 SiON 층은 식각 정지막 또는 반사 방지막인 반도체 메모리 소자.
  17. 삭제
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