KR100469129B1 - 불휘발성 메모리 장치 및 그 제조방법 - Google Patents
불휘발성 메모리 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100469129B1 KR100469129B1 KR10-2002-0059554A KR20020059554A KR100469129B1 KR 100469129 B1 KR100469129 B1 KR 100469129B1 KR 20020059554 A KR20020059554 A KR 20020059554A KR 100469129 B1 KR100469129 B1 KR 100469129B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- spacer
- gate spacer
- region
- layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 46
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 229910019001 CoSi Inorganic materials 0.000 claims 2
- KMTYGNUPYSXKGJ-UHFFFAOYSA-N [Si+4].[Si+4].[Ni++] Chemical compound [Si+4].[Si+4].[Ni++] KMTYGNUPYSXKGJ-UHFFFAOYSA-N 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 abstract description 10
- 239000011800 void material Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 51
- 239000011229 interlayer Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910005881 NiSi 2 Inorganic materials 0.000 description 1
- 229910021140 PdSi Inorganic materials 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
불휘발성 메모리 장치 및 그 제조방법이 개시되어 있다. 반도체 기판 상에 제1 영역에서는 제1 간격으로 배치되고 상기 제1 영역에 인접한 제2 영역에서는 상기 제1 간격보다 넓은 제2 간격으로 배치되는 복수개의 적층형 게이트 구조물들이 형성된다. 각각의 적층형 게이트 구조물의 양 측벽 상에 저 유전율의 절연 물질로 이루어진 제1 게이트 스페이서가 형성된다. 상기 제1 간격을 매립하도록 제1 게이트 스페이서 상에 단차 도포성이 우수한 절연 물질로 이루어진 제2 게이트 스페이서가 형성된다. 제1 게이트 스페이서와 제2 게이트 스페이서의 이중 스페이서 구조에 의해 게이트와 게이트 사이에 보이드가 발생하는 것을 방지함으로써, 후속 공정에서 액티브 영역이 오픈되어 그 위에 실리사이드가 형성되는 것을 방지한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 게이트와 게이트 사이에 보이드(void)가 형성되는 것을 방지할 수 있는 불휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴들 간의 간격도 점점 좁아지고 있다. 과거에는 폴리실리콘이 게이트 전극 및 비트라인과 같은 배선 재료로 매우 유용한 물질이었으나, 패턴들이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등이 증가하였다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect) 및 펀치쓰루우(punchthrough)를 개선시키기 위해 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다.
이에 따라, 게이트 및 소오스/드레인 영역의 표면에 실리사이드(silicide)를 형성하여 게이트의 비저항 및 소오스/드레인 영역의 기생 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정이 새로운 금속화 공정으로 사용되고 있다. 살리사이드 공정이란, 게이트 전극 및 소오스/드레인 영역에만 선택적으로 실리사이드를 형성하는 공정이다. 이러한 실리사이드는 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2, 및 NiSi2) 등의 물질로형성된다.
특히, 실리콘 기판 상에 형성된 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트를 구비하는 수직 적층형 게이트 구조를 갖는 불휘발성 메모리 장치에 있어서, 디자인-룰이 0.1㎛급 이하로 축소됨에 따라 워드라인으로 제공되는 컨트롤 게이트의 저항을 낮추기 위하여 살리사이드 공정을 적용하여 게이트 위에만 선택적으로 코발트 실리사이드(CoSi2)와 같은 실리사이드층을 형성하고 있다.
한편, 불휘발성 메모리 장치의 셀 트랜지스터의 소오스/드레인을 저농도로 도핑된 불순물 영역으로 형성할 경우에는 판독(read) 동작시 ON-전류가 감소하는 문제가 있고, 고농도로 도핑된 불순물 영역으로 형성할 경우에는 트랜지스터의 펀치쓰루우(punchthrough) 마진이 감소되고 핫-캐리어 효과(hot-carrier effect)가 발생하는 문제가 있다. 이에 따라, 셀 트랜지스터의 게이트 측벽에 절연 물질로 이루어진 게이트 스페이서를 형성한 후, 상기 게이트 스페이서를 이용하여 LDD 구조의 소오스/드레인 영역을 형성하는 방법이 사용되고 있다. 이때, 상기 게이트 스페이서를 구성하는 절연 물질로서 통상적으로 실리콘 질화물(Si3N4)이 사용되어 왔다. 그러나, 디자인-룰이 0.12㎛ 이하로 축소되면서 메모리 셀 영역에서의 게이트 간격이 좁아짐에 따라, 게이트와 게이트 사이의 기생 캐패시턴스에 의해 커플링 계수(coupling ratio)가 저하되는 문제가 발생하였고, 이러한 문제를 해결하기 위하여 실리콘 질화물에 비해 유전율이 작은 산화물로 게이트 스페이서를 형성하고 있다.
커플링 계수(C/R)란 프로그램 동작시 컨트롤 게이트에 인가된 전압(Vcg)에 의해 플로팅 게이트로 커플링되는 전압의 비율로서, 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다. 커플링 계수(C/R)는 다음과 같은 식으로 주어진다.
상기 식(1)으로 알 수 있듯이, 커플링 계수를 증가시키기 위해서는 CONO/Ctunnel의 비를 증가시키거나 기생 캐패시턴스인 스페이서 캐패시턴스(Cspacer)를 감소시켜야 한다. 캐패시턴스는 유전율에 비례하기 때문에, 스페이서 캐패시턴스(Cspacer)를 감소시키기 위해서는 스페이서를 저 유전율의 물질로 형성하여야 한다.
상기 저 유전율의 물질을 갖는 스페이스를 포함하는 불휘발성 메모리 장치에 대한 예들은 대한민국 공개 특허 2001-4962호, 대한민국 등록 특허 301244호 및 미합중국 특허 6,346,725호에 개시되어 있다.
도 1a 및 도 1b는 산화물로 이루어진 게이트 스페이서를 사용하는 종래 방법에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 셀 영역과 주변회로 영역을 갖는 반도체 기판(10) 상에 터널 산화막(12), 플로팅 게이트(14), 유전막(16) 및 컨트롤 게이트(18)로 이루어진 복수개의 적층형 게이트 구조물(30)들을 형성한다. 이때, 상기 플로팅 게이트(14) 및 컨트롤 게이트(18)는 N형으로 도핑된 폴리실리콘층으로 형성하고,상기 유전막(16)은 산화막/질화막/산화막이 순차적으로 적층된 ONO막으로 형성한다.
이어서, 상기 적층형 게이트 구조물(30) 및 기판(10) 상에 화학 기상 증착(chemical vapor deposition) 방법으로 산화막(20), 예컨대 고온 산화막(HTO)을 약 1200∼1500Å의 두께로 증착한다.
통상적으로, 커플링 계수를 증가시키기 위해서는 플로팅 게이트(14)와 컨트롤 게이트(18)에 의해 형성되는 캐패시턴스(CONO)를 증가시켜야 하는데, 캐패시턴스는 면적에 비례하므로 플로팅 게이트(14)의 높이를 증가시켜서 유전막(16)의 면적을 확장시키는 방법이 주로 사용되고 있다. 따라서, 디자인-룰이 감소됨에 따라 적층형 게이트 구조물(30)의 높이가 증가하고 게이트 간격은 줄어들기 때문에, 게이트의 어스펙트비(aspect ratio)가 커지게 된다. 이와 같이 높은 게이트 어스펙트비를 갖는 기판(10) 상에 산화막(20)을 증착하면, 상기 산화막(20)의 단차 도포성이 불량하기 때문에 게이트와 게이트 사이에 보이드(22)가 형성되며, 특히 게이트 간격이 좁은 메모리 셀 영역에서 이러한 보이드(22)가 심하게 발생한다.
도 1b를 참조하면, 상기 산화막(20)을 이방성 식각하여 상기 적층형 게이트 구조물(30)의 양 측벽에 게이트 스페이서(20a)를 형성한다. 이어서, 상기 게이트 스페이서(20a)를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시한 후, 결과물의 전면에 실리콘 질화물로 이루어진 저지층(stopping layer)(24) 및 산화물로 이루어진 층간 절연막(interlayer dielectric layer; ILD)(26)을 순차적으로 형성한다.
그런 다음, 상기 저지층(24)의 표면까지 층간 절연막(26)을 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 제거한 후, 상기 컨트롤 게이트(18)의 표면이 노출되도록 층간 절연막(26)을 건식 식각 공정으로 에치백한다. 이때, 셀 영역에서는 보이드(22)에 의해 게이트와 게이트 사이의 액티브 영역이 오픈되는 문제가 발생한다. 이와 같이 액티브 영역이 오픈된 상태에서 미립자(particle)나 자연 산화막을 제거하기 위한 세정 공정을 실시하면, 오픈되는 액티브 영역이 더욱 커지게 된다. 따라서, 코발트와 같은 금속층을 증착하고 실리사이데이션 반응에 의해 컨트롤 게이트(18) 위에 CoSi2와 같은 금속 실리사이드층(28)을 형성할 때, 불균일하게 오픈되어진 액티브 영역의 표면에도 금속 실리사이드층(28)이 형성됨으로써 셀 트랜지스터의 특성이 열화되는 문제가 발생한다.
따라서, 본 발명의 일 목적은 게이트와 게이트 사이에 보이드가 형성되는 것을 방지하여 후속의 실리사이데이션 공정시 액티브 영역의 표면에 실리사이드가 형성되는 것을 방지할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 게이트와 게이트 사이에 보이드가 형성되는 것을 방지하여 후속의 실리사이데이션 공정시 액티브 영역의 표면에 실리사이드가 형성되는 것을 방지할 수 있는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
도 1a 및 도 1b는 종래 방법에 의한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 의한 불휘발성 메모리 장치의 평면도이다.
도 3은 도 2의 AA'선에 따른 불휘발성 메모리 장치의 단면도이다.
도 4a 내지 도 4f는 도 2의 AA'선에 따른, 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 액티브 영역
102 : 터널 산화막 104 : 플로팅 게이트
106 : 유전막 108 : 컨트롤 게이트
110 : 적층형 게이트 구조물 112a : 제1 게이트 스페이서
114a : 제2 게이트 스페이서 116 : 저지층
118 : 층간 절연막 120 : 금속 실리사이드
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명은, 반도체 기판; 상기 기판의 제1 영역에서는 제1 간격으로 배치되고 상기 제1 영역에 인접한 제2 영역에서는 상기 제1 간격보다 넓은 제2 간격으로 배치되는 복수개의 적층형 게이트 구조물들; 각각의 적층형 게이트 구조물의 양 측벽 상에 형성되고 저 유전율의 절연 물질로 이루어진 제1 게이트 스페이서; 및 상기 제1 간격을 매립하도록 상기 제1 게이트 스페이서 상에 형성되고 단차 도포성이 우수한 절연 물질로 이루어진 제2 게이트 스페이서를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 제1 게이트 스페이서는 산화물로 형성하고 상기 제2 게이트 스페이서는 질화물로 형성한다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 제1 영역에서는 제1 간격으로 배치되고 상기 제1 영역에 인접한 제2 영역에서는 상기 제1 간격보다 넓은 제2 간격으로 배치되는 복수개의 게이트 구조물들을 형성하는 단계; 각각의 적층형 게이트 구조물의 양 측벽 상에 저 유전율의 절연 물질로 이루어진 제1 게이트 스페이서를 형성하는 단계; 및 상기 제1 간격을 매립하도록 상기 제1 게이트 스페이서 상에 단차 도포성이 우수한 절연 물질로 이루어진 제2 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
본 발명에 의하면, 게이트 스페이서를 유전율이 작은 산화막과 단차 도포성이 우수한 질화막의 이중 스페이서(dual spacer)로 형성함으로써, 게이트와 게이트사이의 좁은 간격을 상기 이중 스페이서에 의해 매립한다. 따라서, 게이트와 게이트 사이에 보이드가 발생하는 것을 방지하여 후속의 층간 절연막 식각 공정시 게이트와 게이트 사이의 액티브 영역이 오픈되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 의한 불휘발성 메모리 장치의 평면도이고, 도 3은 도 2의 AA'선에 따른 불휘발성 메모리 장치의 단면도이다.
도 2 및 도 3을 참조하면, 셀 트랜지스터의 채널과 소오스/드레인이 형성될 액티브 영역(101)들이 각각 필드 영역에 의해 이격되어 서로 평행하게 제1 방향으로 신장되면서 제2 방향으로 반복되어 배열된다.
상기 액티브 영역(101) 상에는 n개의 워드라인(108)들이 상기 제2 방향으로 신장되면서 제1 방향으로 반복되어 배열됨으로써, 기판(100) 상에 순차적으로 형성된 터널 산화막(102), 플로팅 게이트(104), 유전막(106) 및 컨트롤 게이트(108)로 구성된 적층형 게이트 구조물(110)을 형성한다. 이와 같이 소정 간격으로 이격되는 워드라인(108)들 사이의 노출된 액티브 영역(101)의 표면에는 소오스/드레인 영역(도시하지 않음)들이 형성된다.
적층형 게이트 구조물(110)들은 제1 영역, 예컨대 메모리 셀 영역에서는 제1 간격(s1)으로 배치되고, 상기 제1 영역에 인접한 제2 영역, 예컨대 주변회로 영역에서는 상기 제1 간격(s1)보다 넓은 제2 간격(s2)으로 배치된다.
상기 적층형 게이트 구조물(110)의 양 측벽에는 제1 스페이서(112a) 및 제2스페이서(114a)로 이루어진 게이트 스페이서가 형성된다. 제1 게이트 스페이서(112a)는 저 유전율의 절연 물질, 바람직하게는 고온 산화물과 같은 CVD-산화물로 형성되고, 제2 게이트 스페이서(114a)는 단차 도포성이 우수한 절연 물질, 바람직하게는 Si3N4와 같은 질화물로 형성된다.
상기 제1 게이트 스페이서(112a)는 상기 제1 간격(s1) 내에 소정의 갭(gap)이 형성될 수 있을 정도의 두께, 바람직하게는 약 500Å 정도의 두께로 형성된다.
상기 제2 게이트 스페이서(114a)는 게이트와 게이트 사이의 좁은 제1 간격(s1)을 매립하도록 형성되며, 바람직하게는 상기 제1 게이트 스페이서(112a)에 비해 얇은 두께로 형성된다.
본 발명에 의하면, 게이트와 게이트 사이의 기생 캐패시턴스에 의한 커플링 계수의 감소를 방지하기 위하여 게이트와 직접 접촉하는 제1 게이트 스페이서(112a)를 저 유전율의 산화물로 형성하고, 상기 제1 게이트 스페이서(112a) 상에 게이트와 게이트 사이의 좁은 제1 간격(s1)을 보이드 없이 매립할 수 있도록 단차 도포성이 우수한 질화물로 제2 게이트 스페이서(114a)를 형성한다. 따라서, 게이트 스페이서의 증착시 게이트와 게이트 사이에 보이드가 발생하지 않으므로, 실리사이데이션 공정시 게이트와 게이트 사이의 액티브 영역에 실리사이드층이 형성되는 것을 방지할 수 있다.
도 4a 내지 도 4f는 도 2의 AA'선에 따른, 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 셸로우 트렌치 소자분리(shallow trench isolation; STI)와 같은 소자분리 공정을 통해 반도체 기판(100)을 액티브 영역(도 2의 참조부호 101)과 필드 영역으로 구분한다. 상기 필드 영역은 통상의 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정으로 형성할 수도 있고, 플로팅 게이트와 액티브 영역을 동시에 형성하는 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 공정으로 형성할 수도 있다.
이어서, 상기 기판(100) 상에 열산화 공정으로 터널 산화막(즉, 게이트 산화막)(102)을 형성한다. 상기 터널 산화막(102)은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성한다.
상기 터널 산화막(102)이 형성된 결과물 상에 폴리실리콘 또는 비정질실리콘으로 이루어진 플로팅 게이트층을 증착한 후, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 게이트층을 고농도의 N형으로 도핑시킨다. 불휘발성 메모리 셀의 플로팅 게이트는 데이터의 프로그램 및 소거 동작시 터널링 소오스의 역할을 하기 때문에, 바람직하게는 불순물 도핑 균일도가 우수하고 전극의 저항 조절이 용이한 실란(SiH4)과 포스핀(PH3) 가스를 사용하여 증착하는 인-시튜 도프트 폴리실리콘으로 플로팅 게이트를 형성한다. 이때, 상기 터널 산화막(102)의 신뢰성을 고려하여 인-시튜 도프트 폴리실리콘층의 상기 터널 산화막(102)에 접촉되는 하부막은 온도 변화에 따른 스트레스 특성이 우수하고 상 변이가 일어나지 않는 다결정상의 구조로 형성하고, 후속 공정에서 형성되는 유전막과 접촉하는 상부막은 비정질상의 구조로 형성한다. 바람직하게는, 상기 하부막은 상부막 두께의 20∼50% 정도의 두께로 형성하는 것이 바람직하다.
이어서, 사진식각 공정으로 필드 영역 상의 플로팅 게이트층을 제거하여 이웃하는 메모리 셀의 플로팅 게이트들을 서로 절연시킨 후, 결과물 상에 누설 전류 특성이 우수하고 유전율이 3.9인 SiO2막과 약 7.0의 높은 유전율을 갖는 Si3N4막이 조합된 ONO 유전막(106)을 형성한다. 상기 유전막(106)은 열산화 공정 또는 화학 기상 증착 공정으로 형성한다.
상기 유전막(106) 상에 폴리실리콘 또는 비정질실리콘으로 이루어진 컨트롤 게이트층을 형성한다. 불휘발성 메모리 셀의 컨트롤 게이트는 데이터의 프로그램 및 소거 동작시 기판의 전자들을 플로팅 게이트로 이동시키거나, 플로팅 게이트 내의 전자들을 기판으로 이동시키기 위해 전압이 인가되는 층이다. 따라서, 상기 컨트롤 게이트층을 증착할 때 그 하부의 유전막(106)이 열화되는 것을 방지하기 위하여, 다결정상의 실리콘층을 증착한 후 POCl3이나 이온주입에 의해 불순물 도핑을 실시하는 방법이나, 비정질상의 인-시튜 도프트 실리콘층을 증착한 후 열처리를 통해 결정상의 실리콘층으로 상 변이시키는 방법으로 형성한다. 상기 열처리는 로(furnace) 열처리 또는 급속 열처리(RTA)로 실시한다. 로 열처리의 경우 약 600℃∼950℃의 온도에서 30분 정도 진행하며, 급속 열처리는 약 800℃∼1100℃의 온도에서 진행하는 것이 바람직하다.
사진식각 공정으로 상기 컨트롤 게이트층, 유전막(106) 및 플로팅 게이트층을 차례로 건식 식각함으로써, 터널 산화막(102), 플로팅 게이트(104), 유전막(106) 및 컨트롤 게이트(108)로 구성된 적층형 게이트 구조물(110)을 형성한다. 상기 적층형 게이트 구조물(110)들은 제1 영역, 예컨대 메모리 셀 영역에서는 제1 간격(s1)으로 배치되고, 상기 제1 영역에 인접한 제2 영역, 예컨대 주변회로 영역에서는 상기 제1 간격(s1)보다 넓은 제2 간격(s2)으로 배치된다.
도 4b를 참조하면, 상술한 바와 같이 게이트 패터닝을 완료한 후, 트랜지스터를 LDD 구조로 만들기 위한 게이트 스페이서 형성공정을 진행한다.
구체적으로, 상기 적층형 게이트 구조물(110)들 및 기판(100) 상에 저 유전율을 갖는 절연막, 예컨대 산화막(112)을 게이트들 사이의 좁은 제1 간격(s1) 내에 소정의 갭이 형성될 수 있을 정도의 두께, 바람직하게는 약 500Å 정도의 두께로 증착한다.
도 4c를 참조하면, 상기 산화막(112)을 이방성 식각하여 각각의 적층형 게이트 구조물들(110)의 양 측벽 상에 제1 게이트 스페이서(112a)를 형성한다.
여기서, 상기 산화막(112)은 단차 도포성을 개선하기 위해 0.4torr 이하의 저압에서 형성할 수 있다. 그러나, 이러한 저압 증착은 증착 속도의 감소를 수반하므로, 공정 쓰루풋 측면에서 다음과 같은 단계로 제1 게이트 스페이서(112a)를 형성할 수 있다.
즉, 기판(100) 및 적층형 게이트 구조물들(110) 상에 제1 산화막을 정상 압력 하에서 증착한 후, 상기 제1 산화막을 이방성 식각하여 각각의 적층형 게이트 구조물(110)의 양 측벽 상에 제1 산화막 스페이서를 형성한다. 상기 기판(100), 적층형 게이트 구조물들(110) 및 제1 산화막 스페이서들 상에 제2 산화막을 0.4torr 이하의 저압에서 증착한 후, 상기 제2 산화막을 이방성 식각하여 제1 산화막 스페이서 상에 제2 산화막 스페이서를 형성한다. 이와 같이 제1 게이트 스페이서(112a)를 두 번의 산화막 증착/식각 공정으로 형성함으로써, 산화막의 단차 도포성을 향상시킬 수 있다.
도 4d를 참조하면, 상기 제1 게이트 스페이서(112a), 적층형 게이트 구조물(110) 및 기판(100) 상에 단차 도포성이 우수한 절연막, 예컨대 Si3N4와 같은 질화막(114)을 상기 산화막(112)보다 얇은 두께, 바람직하게는 약 400Å의 두께로 증착한다.
도 4e를 참조하면, 상기 질화막(114)을 이방성 식각하여 상기 제1 게이트 스페이서(112a) 상에 제2 게이트 스페이서(114a)를 형성한다. 이때, 상기 제2 게이트 스페이서(114a)는 제1 게이트 스페이서(112a)에 의해 형성된 제1 간격(s1) 내의 갭을 완전히 매립한다. 따라서, 제1 게이트 스페이서(112a)와 제2 게이트 스페이서(114a)의 듀얼 스페이서 구조에 의해 게이트와 게이트 사이의 좁은 제1 간격(s1) 내에 보이드가 형성되지 않으므로, 후속의 층간 절연막 식각공정시 게이트와 게이트 사이의 액티브 영역이 오픈되는 것을 방지할 수 있다. 따라서, 후속의 실리사이데이션 공정시 상기 액티브 영역 상에 실리사이드층이 형성되지 않으므로, 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
도 4f를 참조하면, 상기 제1 및 제2 게이트 스페이서(112a, 114a)를 이온주입 마스크로 이용하여 소오스/드레인 이온주입을 실시한 후, 결과물의 전면에 실리콘 질화물로 이루어진 저지층(116) 및 산화물로 이루어진 층간 절연막(ILD)(118)을 순차적으로 형성한다.
이어서, 상기 저지층(116)의 표면까지 층간 절연막(118)을 화학 기계적 연마(CMP) 공정으로 제거한 후, 상기 적층형 게이트 구조물(100)의 표면이 노출되도록 층간 절연막(118)을 건식 식각 공정으로 에치백한다.
그런 다음, 기판(100) 상의 미립자를 비롯한 오염물 또는 실리콘 영역의 표면에 생성된 자연 산화막을 제거하기 위한 통상의 습식 세정 공정, 예컨대 불산(hydrofluoric acid; HF) 및 SC-1(Standard Cleaning; NH4OH와 H2O2및 H2O가 1:4:20의 비로 혼합된 유기물)을 이용한 세정 공정을 실시하고, 상기 기판(100)을 RF 스퍼터 설비의 챔버에 넣는다. 기판(100)의 이동 중에 재 생성될 수 있는 자연 산화막 등을 제거하기 위하여 RF 플라즈마 식각을 실시한 후, 인-시튜로 상기 기판(100)의 전면에 금속층, 예컨대 코발트 층을 스퍼터링으로 증착한다. 1차 열처리 공정을 실시하여 상기 금속층이 실리콘과 접촉되어 있는 영역에서 실리사이드 반응을 유발함으로써, 적층형 게이트 구조물(100), 즉 컨트롤 게이트(108) 상에 제1 상의 금속 실리사이드, 예컨대 코발트 모노실리사이드(CoSi)를 형성한다.
이어서, 미반응된 금속층을 습식 식각 공정으로 제거한 후, 2차 열처리 공정을 실시하여 상기 제1 상의 금속 실리사이드를 상 변이시켜 제2 상의 금속 실리사이드(120), 예컨대 낮은 비저항의 코발트 다이실리사이드(CoSi2)를 형성한다.
상술한 바와 같이 본 발명에 의하면, 게이트 스페이서를 유전율이 작은 산화막과 단차 도포성이 우수한 질화막의 이중 스페이서로 형성함으로써, 게이트와 게이트 사이의 좁은 간격을 상기 이중 스페이서에 의해 매립한다. 따라서, 게이트와 게이트 사이에 보이드가 발생하는 것을 방지하여 후속의 층간 절연막 식각 공정시 게이트와 게이트 사이의 액티브 영역이 오픈되어 그 위에 실리사이드가 형성되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (18)
- 반도체 기판;상기 기판의 제1 영역에서는 제1 간격으로 배치되고 상기 제1 영역에 인접한 제2 영역에서는 상기 제1 간격보다 넓은 제2 간격으로 배치되는 복수개의 적층형 게이트 구조물들;각각의 적층형 게이트 구조물의 양 측벽 상에 형성되고, 저 유전율의 산화물로 이루어진 제1 게이트 스페이서; 및상기 제1 간격을 매립하도록 상기 제1 게이트 스페이서 상에 형성되고, 단차 도포성이 우수한 질화물로 이루어진 제2 게이트 스페이서를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 삭제
- 제1항에 있어서, 상기 제1 게이트 스페이서는 상기 제1 간격 내에 소정의 갭이 형성될 수 있을 정도의 두께로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제3항에 있어서, 상기 제1 게이트 스페이서는 500Å 정도의 두께로 형성된것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서에 비해 얇은 두께로 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제1항에 있어서, 상기 적층형 게이트 구조물은 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 순차적으로 적층되어 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
- 제6항에 있어서, 상기 컨트롤 게이트는 폴리실리콘층과, 실리사이데이션 반응에 의해 상기 폴리실리콘층 상에 형성된 금속 실리사이드층을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 제7항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드(CoSi2), 티타늄 실리사이드(TiSi2) 및 니켈 실리사이드(NiSi2)의 군에서 선택된 어느 하나인 것을 특징으로 하는 불휘발성 메모리 장치.
- 반도체 기판의 제1 영역에서는 제1 간격으로 배치되고 상기 제1 영역에 인접한 제2 영역에서는 상기 제1 간격보다 넓은 제2 간격으로 배치되는 복수개의 게이트 구조물들을 형성하는 단계;각각의 적층형 게이트 구조물의 양 측벽 상에 저 유전율의 산화물로 이루어진 제1 게이트 스페이서를 형성하는 단계; 및상기 제1 간격을 매립하도록 상기 제1 게이트 스페이서 상에 단차 도포성이 우수한 질화물로 이루어진 제2 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 삭제
- 제9항에 있어서, 상기 제1 게이트 스페이서는 상기 제1 간격 내에 소정의 갭이 형성될 수 있을 정도의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제11항에 있어서, 상기 제1 게이트 스페이서는 500Å 정도의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제9항에 있어서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서에 비해 얇은 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제9항에 있어서, 상기 제1 게이트 스페이서는 단차 도포성을 개선하기 위해 0.4torr 이하의 저압에서 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제9항에 있어서, 상기 제1 게이트 스페이서를 형성하는 단계는,상기 기판 및 적층형 게이트 구조물들 상에 제1 게이트 스페이서용 제1 절연막을 증착하는 단계;상기 제1 절연막을 이방성 식각하여 각각의 적층형 게이트 구조물의 양 측벽 상에 상기 제1 절연막 스페이서를 형성하는 단계;상기 기판, 적층형 게이트 구조물들 및 제1 절연막 스페이서들 상에 제1 게이트 스페이서용 제2 절연막을 0.4torr 이하의 저압에서 증착하는 단계; 및상기 제2 절연막을 이방성 식각하여 상기 제1 절연막 스페이서 상에 제2 절연막 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제9항에 있어서, 상기 적층형 게이트 구조물은 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 순차적으로 적층되어 형성된 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제16항에 있어서, 상기 컨트롤 게이트는 폴리실리콘층과, 실리사이데이션 반응에 의해 상기 폴리실리콘층 상에 형성된 금속 실리사이드층을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제17항에 있어서, 상기 금속 실리사이드층은 코발트 실리사이드(CoSi2), 티타늄 실리사이드(TiSi2) 및 니켈 실리사이드(NiSi2)의 군에서 선택된 어느 하나로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0059554A KR100469129B1 (ko) | 2002-09-30 | 2002-09-30 | 불휘발성 메모리 장치 및 그 제조방법 |
| US10/630,571 US20040061169A1 (en) | 2002-09-30 | 2003-07-29 | Non-volatile memory device and method of manufacturing the same |
| JP2003339409A JP2004128505A (ja) | 2002-09-30 | 2003-09-30 | 不揮発性メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0059554A KR100469129B1 (ko) | 2002-09-30 | 2002-09-30 | 불휘발성 메모리 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040028384A KR20040028384A (ko) | 2004-04-03 |
| KR100469129B1 true KR100469129B1 (ko) | 2005-01-29 |
Family
ID=32026106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0059554A KR100469129B1 (ko) | 2002-09-30 | 2002-09-30 | 불휘발성 메모리 장치 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040061169A1 (ko) |
| JP (1) | JP2004128505A (ko) |
| KR (1) | KR100469129B1 (ko) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6919272B2 (en) * | 2003-02-01 | 2005-07-19 | Newport Fab, Llc | Method for patterning densely packed metal segments in a semiconductor die and related structure |
| JP4296128B2 (ja) * | 2004-06-23 | 2009-07-15 | 株式会社東芝 | 不揮発性半導体メモリ装置及びその製造方法 |
| US7459384B2 (en) * | 2004-06-28 | 2008-12-02 | International Business Machines Corporation | Preventing cavitation in high aspect ratio dielectric regions of semiconductor device |
| JP4841123B2 (ja) * | 2004-07-28 | 2011-12-21 | パナソニック株式会社 | 半導体記憶装置及びその製造方法 |
| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| KR100634262B1 (ko) * | 2005-03-05 | 2006-10-13 | 삼성전자주식회사 | 복합 유전막을 갖는 반도체 장치의 제조 방법 |
| KR100672140B1 (ko) * | 2005-05-03 | 2007-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP4316540B2 (ja) * | 2005-06-24 | 2009-08-19 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| DE102005042071B4 (de) * | 2005-08-31 | 2007-11-08 | Infineon Technologies Ag | Verfahren zum Herstellen einer Halbleiterstruktur |
| JP4528700B2 (ja) | 2005-09-09 | 2010-08-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4810392B2 (ja) | 2005-11-15 | 2011-11-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP5367755B2 (ja) * | 2005-11-15 | 2013-12-11 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR100720484B1 (ko) * | 2005-12-16 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구조 및 그 제조 방법 |
| CN100452362C (zh) * | 2006-02-14 | 2009-01-14 | 力晶半导体股份有限公司 | 非易失存储器及其制造方法 |
| CN100461376C (zh) * | 2006-02-14 | 2009-02-11 | 力晶半导体股份有限公司 | 非易失存储器的制造方法 |
| US20080003745A1 (en) * | 2006-06-30 | 2008-01-03 | Hynix Semiconductor Inc. | Method of manufacturing a flash memory device |
| KR100838531B1 (ko) | 2006-10-20 | 2008-06-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| KR100766232B1 (ko) * | 2006-10-31 | 2007-10-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100770700B1 (ko) * | 2006-11-06 | 2007-10-30 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
| KR100833440B1 (ko) * | 2006-12-28 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 스페이서 형성 방법 |
| KR100851915B1 (ko) * | 2007-03-31 | 2008-08-12 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR100812089B1 (ko) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
| US8067292B2 (en) * | 2008-01-23 | 2011-11-29 | Macronix International Co., Ltd. | Isolation structure, non-volatile memory having the same, and method of fabricating the same |
| KR101393308B1 (ko) | 2008-01-30 | 2014-05-12 | 삼성전자주식회사 | 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 |
| KR101034416B1 (ko) * | 2008-07-02 | 2011-05-12 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
| KR101034407B1 (ko) * | 2009-02-23 | 2011-05-12 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| US8349685B2 (en) * | 2010-12-03 | 2013-01-08 | Spansion Llc | Dual spacer formation in flash memory |
| KR101692403B1 (ko) * | 2010-12-16 | 2017-01-04 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| KR20120124706A (ko) * | 2011-05-04 | 2012-11-14 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US8836012B2 (en) | 2012-10-04 | 2014-09-16 | Spansion Llc | Spacer design to prevent trapped electrons |
| CN104733318B (zh) * | 2013-12-20 | 2018-03-16 | 中国科学院微电子研究所 | 一种mos晶体管的制造方法 |
| CN105097709B (zh) * | 2014-05-22 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器的形成方法 |
| KR102328564B1 (ko) * | 2015-04-14 | 2021-11-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102502885B1 (ko) * | 2015-10-06 | 2023-02-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| TWI675456B (zh) * | 2018-05-11 | 2019-10-21 | 華邦電子股份有限公司 | 記憶體裝置的形成方法 |
| CN111211046B (zh) * | 2019-07-08 | 2020-12-11 | 合肥晶合集成电路有限公司 | 预处理方法、金属硅化物的形成方法以及半导体处理装置 |
| CN114256252A (zh) * | 2020-09-22 | 2022-03-29 | 华邦电子股份有限公司 | 非易失性存储器结构及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933730A (en) * | 1997-03-07 | 1999-08-03 | Advanced Micro Devices, Inc. | Method of spacer formation and source protection after self-aligned source is formed and a device provided by such a method |
| KR20010048213A (ko) * | 1999-11-25 | 2001-06-15 | 박종섭 | 플랫 롬 트랜지스터의 제조 방법 |
| WO2001071803A1 (en) * | 2000-03-17 | 2001-09-27 | Advanced Micro Devices, Inc. | A dual spacer process for non-volatile memory devices |
| US6458659B1 (en) * | 1999-05-21 | 2002-10-01 | Stmicroelectronics, S.R.L. | Method of fabricating non-volatile memory devices integrated in a semiconductor substrate and organized into memory matrices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW472398B (en) * | 1997-06-27 | 2002-01-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| FR2810161B1 (fr) * | 2000-06-09 | 2005-03-11 | Commissariat Energie Atomique | Memoire electronique a architecture damascene et procede de realisation d'une telle memoire |
| US6501134B1 (en) * | 2001-01-09 | 2002-12-31 | Advanced Micro Devices, Inc. | Ultra thin SOI devices with improved short-channel control |
| US6605506B2 (en) * | 2001-01-29 | 2003-08-12 | Silicon-Based Technology Corp. | Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays |
| KR100416377B1 (ko) * | 2001-06-02 | 2004-01-31 | 삼성전자주식회사 | ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법 |
| US6624024B1 (en) * | 2002-08-29 | 2003-09-23 | Micron Technology, Inc. | Method and apparatus for a flash memory device comprising a source local interconnect |
-
2002
- 2002-09-30 KR KR10-2002-0059554A patent/KR100469129B1/ko not_active IP Right Cessation
-
2003
- 2003-07-29 US US10/630,571 patent/US20040061169A1/en not_active Abandoned
- 2003-09-30 JP JP2003339409A patent/JP2004128505A/ja not_active Withdrawn
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933730A (en) * | 1997-03-07 | 1999-08-03 | Advanced Micro Devices, Inc. | Method of spacer formation and source protection after self-aligned source is formed and a device provided by such a method |
| US6458659B1 (en) * | 1999-05-21 | 2002-10-01 | Stmicroelectronics, S.R.L. | Method of fabricating non-volatile memory devices integrated in a semiconductor substrate and organized into memory matrices |
| KR20010048213A (ko) * | 1999-11-25 | 2001-06-15 | 박종섭 | 플랫 롬 트랜지스터의 제조 방법 |
| WO2001071803A1 (en) * | 2000-03-17 | 2001-09-27 | Advanced Micro Devices, Inc. | A dual spacer process for non-volatile memory devices |
| KR20020086650A (ko) * | 2000-03-17 | 2002-11-18 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 비휘발성 메모리 디바이스들을 위한 이중 스페이서 공정 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004128505A (ja) | 2004-04-22 |
| KR20040028384A (ko) | 2004-04-03 |
| US20040061169A1 (en) | 2004-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100469129B1 (ko) | 불휘발성 메모리 장치 및 그 제조방법 | |
| KR101566922B1 (ko) | 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법 | |
| US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| US6153485A (en) | Salicide formation on narrow poly lines by pulling back of spacer | |
| EP1240664B1 (en) | Array of nonvolatile memory cells and manufacturing method thereof | |
| JP5113316B2 (ja) | 仮想接地アレイ・不揮発性半導体メモリ装置を形成する方法 | |
| US20060091556A1 (en) | Semiconductor device and its manufacturing method | |
| US8330203B2 (en) | Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed | |
| US7847333B2 (en) | Structured, electrically-formed floating gate for flash memories | |
| JP2003218240A (ja) | 半導体装置の製造方法 | |
| US7714376B2 (en) | Non-volatile memory device with polysilicon spacer and method of forming the same | |
| US7141473B2 (en) | Self-aligned 1 bit local SONOS memory cell and method of fabricating the same | |
| US7952133B2 (en) | Flash memory and method for manufacturing the same | |
| US11398383B2 (en) | Semiconductor structure and method for forming the same | |
| US6025241A (en) | Method of fabricating semiconductor devices with self-aligned silicide | |
| KR100666377B1 (ko) | 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법 | |
| KR20090083715A (ko) | 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법 | |
| US8207560B2 (en) | Nonvolatile semiconductor memory device and method of fabricating the same | |
| US6569735B2 (en) | Manufacturing method for isolation on non-volatile memory | |
| US6458702B1 (en) | Methods for making semiconductor chip having both self aligned silicide regions and non-self aligned silicide regions | |
| US20060220075A1 (en) | Methods of fabricating self-aligned source of flash memory device | |
| JP2006041101A (ja) | 半導体装置及びその製造方法 | |
| JP2005051244A (ja) | 集積回路の製造方法 | |
| JP2003188386A (ja) | 半導体装置およびその製造方法 | |
| US20040166687A1 (en) | Method for forming a polycide gate and structure of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111229 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |