KR101034416B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계와, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하는 단계와, 열처리 공정을 실시하여 상기 제2 도전막 상단부를 금속 게이트용 희생막으로 형성하는 단계와, 상기 금속 게이트용 희생막 상에 금속막을 형성하는 단계, 및 상기 금속 게이트용 희생막과 상기 금속막을 반응시켜 금속 게이트막을 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.
게이트 패턴, 게이트 전극, 코발트
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 물질을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
본 발명이 이루고자 하는 기술적 과제는 콘트롤 게이트용 도전막 상부를 레이저 열처리 공정을 이용하여 그레인 사이즈를 감소시킴으로써, 후속 금속막과 반응시켜 금속 게이트막을 형성할 때 그레인 사이즈가 감소한 영역까지만 반응시켜 금속 게이트막의 두께를 일정하게 유지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 적층된 게이트 패턴을 포함하며, 상기 게이트 전극막은 코발트 실리사이드막이다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계와, 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하는 단계와, 열처리 공정을 실시하여 상기 제2 도전막 상단부를 금속 게이트용 희생막을 형성하는 단계와, 상기 금속 게이트용 희생막 상에 금속막을 형성하는 단계, 및 상기 금속 게이트용 희생막과 상기 금속막을 반응시켜 금속 게이트막을 형성하는 단계를 포함한다.
상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하는 단계 이후, 상기 제2 도전막을 포함한 전체 구조 상에 절연막을 형성하는 단계, 및 상기 제2 도전막의 상단부가 노출되도록 평탄화 공정을 실시하는 단계를 더 포함한다.
상기 열처리 공정은 상기 제2 도전막의 상단부의 그레인 사이즈가 감소되어 상기 금속 게이트용 희생막이 형성되도록 실시한다.
상기 열처리 공정은 레이저를 이용하여 실시하여 상기 제2 도전막의 상단부만을 국부적으로 열처리한다. 상기 열처리 공정은 532nm의 레이저 파장을 이용하여 700mJ 내지 1400mJ의 파워로 실시한다.
상기 금속막은 코발트를 이용하여 형성한다.
금속 게이트막을 형성하는 단계는 1차 및 2차 열처리 공정을 실시하여 상기 금속막과 상기 금속 게이트용 희생막을 반응시키며, 상기 1차 열처리 공정은 400 내지 600℃의 온도 범위에서 1 내지 120초 실시하며, 상기 2차 열처리 공정은 600 내지 900℃의 온도 범위에서 1 내지 60초 실시한다.
상기 1차 및 2차 열처리 공정은 RTP(rapid thermal process) 방식을 이용하여 실시한다.
상기 제2 도전막은 1000 내지 1700Å의 두께로 형성하며, 상기 금속 게이트용 희생은 300 내지 700Å의 두께로 형성한다.
본 발명의 실시 예에 따르면, 콘트롤 게이트용 도전막 상부를 레이저 열처리 공정을 이용하여 그레인 사이즈를 감소시킴으로써, 후속 금속막과 반응시켜 금속 게이트막을 형성할 때 그레인 사이즈가 감소한 영역까지만 반응시켜 금속 게이트막의 두께를 일정하게 유지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104) 및 하드 마스크막(105)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화 막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다.
콘트롤 게이트용 도전막(104)은 1000 내지 1700Å의 두께로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
하드 마스크막(105)은 SiON막, 산화막, 질화막, 비정질 카본막을 적층하여 형성하는 것이 바람직하다.
도 3을 참조하면, 하드 마스크막(105) 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막(105)을 패터닝한다.
이 후, 패터닝된 하드 마스크막(105)을 식각 마스크로 이용하는 식각 공정을 실시하여 콘트롤 게이트용 도전막(104), 유전체막(103), 및 플로팅 게이트용 도전막(102)을 패터닝한다.
이 후, 하드 마스크막(105)을 포함한 전체 구조 상에 절연막(106)을 형성한다. 절연막(106)은 HDP 산화막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 평탄화 공정을 실시하여 콘트롤 게이트용 도전막(104)의 상단부를 노출시킨다. 이 후, 세정 공정을 실시하여 하드 마스크막의 잔류물을 제거한다.
이 후, 레이저를 이용한 열처리 공정을 실시하여 콘트롤 게이트용 도전막(104)의 상단부를 금속 게이트용 희생막(104A)으로 형성한다. 금속 게이트용 희생막(104A)은 열처리 공정을 이용하여 콘트롤 게이트용 도전막(104) 보다 그레인 사이즈가 작도록하여 형성하는 것이 바람직하다. 레이저를 이용하여 열처리 공정을 실시할 경우 콘트롤 게이트용 도전막(104)의 전체가 아닌 국부적인 열처리 공정을 실시할 수 있다. 금속 게이트용 희생막(104A)은 콘트롤 게이트용 도전막(104)의 상단부, 좀 더 상세하게는 콘트롤 게이트용 도전막(104) 상단부 300 내지 700Å를 열처리하여 형성하는 것이 바람직하다.
레이저를 이용한 열처리 공정은 532nm의 레이저 파장을 이용하여 700mJ 내지1400mJ의 파워로 실시하는 것이 바람직하다.
도 5를 참조하면, 금속 게이트용 희생막(104A)을 포함한 전체 구조 상에 금속막(107)을 형성한다. 금속막(107)은 코발트를 이용하여 형성하는 것이 바람직하다.
도 6을 참조하면, 열처리 공정을 실시하여 금속막과 금속 게이트용 희생막을 반응시켜 금속 게이트막(108)을 형성한다. 금속 게이트막(108)은 코발트 실리사이드인것이 바람직하다. 열처리 공정은 두번에 나누어 실시하면 1차 열처리 공정은 400 내지 600℃의 온도 범위에서 1 내지 120초 실시하며, 2차 열처리 공정은 600 내지 900℃의 온도 범위에서 1~60초 실시한다. 1차 및 2차 열처리 공정은 RTP(rapid thermal process) 방식을 이용하여 실시한다.
레이저를 이용하여 플로팅 게이트용 도전막(104)의 상단부를 금속 게이트용 희생막으로 형성한 후, 금속막과 금속 게이트용 희생막만을 반응시켜 금속 게이트막(108)을 형성함으로써, 균일한 금속 게이트막(108)의 두께를 형성할 수 있다. 이로 인하여 금속막과 플로팅 게이트용 도전막(104)이 과도하게 반응하여 유전체막(103)에 손상을 주는 것을 방지할 수 있다.
이 후, 세정 공정을 실시하여 잔류하는 금속막 즉, 절연막(106) 상에 잔류하는 금속막을 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 하드 마스크막
106 : 절연막 107 : 금속막
108 : 금속 게이트막
Claims (20)
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- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계;상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하는 단계;상기 제2 도전막을 포함한 전체 구조 상에 절연막을 형성하는 단계;상기 제2 도전막의 상단부가 노출되도록 평탄화 공정을 실시하는 단계;열처리 공정을 실시하여 상기 제2 도전막의 상단부를 금속 게이트용 희생막으로 형성하는 단계;상기 금속 게이트용 희생막 상에 금속막을 형성하는 단계; 및상기 금속 게이트용 희생막과 상기 금속막을 반응시켜 금속 게이트막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제 2 항에 있어서,상기 열처리 공정은 상기 제2 도전막의 상단부의 그레인 사이즈가 감소되어 상기 금속 게이트용 희생막이 형성되도록 실시하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 열처리 공정은 레이저를 이용하여 실시하여 상기 제2 도전막의 상단부만을 국부적으로 열처리하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 열처리 공정은 532nm의 레이저 파장을 이용하여 700mJ 내지1400mJ의 파워로 실시하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 금속막은 코발트를 이용하여 형성하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 금속 게이트막을 형성하는 단계는 1차 열처리 공정 및 2차 열처리 공정을 실시하여 상기 금속막과 상기 금속 게이트용 희생막을 반응시키며,상기 1차 열처리 공정은 400 내지 600℃의 온도 범위에서 1 내지 120초 실시하며, 상기 2차 열처리 공정은 600 내지 900℃의 온도 범위에서 1 내지 60초 실시하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 1차 및 2차 열처리 공정은 RTP(rapid thermal process) 방식을 이용하여 실시하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제2 도전막은 1000 내지 1700Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 금속 게이트용 희생은 300 내지 700Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막을 순차적으로 적층하는 단계;상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 패터닝하는 단계;상기 제2 도전막의 상단부의 그레인 사이즈를 감소시켜 금속 게이트 희생막을 형성하는 단계;상기 금속 게이트 희생막 상에 금속막을 형성하는 단계; 및열처리 공정을 실시하여 상기 금속 게이트 희생막과 상기 금속막을 반응시켜 금속 게이트막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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- 제 12 항에 있어서,상기 금속 게이트 희생막은 레이저를 이용한 열처리 공정을 이용하여 형성하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 레이저를 이용한 열처리 공정은 532nm의 레이저 파장을 이용하여 700mJ 내지1400mJ의 파워로 실시하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 금속막은 코발트를 이용하여 형성하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 금속 게이트막을 형성하는 단계는 1차 열처리 공정 및 2차 열처리 공정을 실시하여 상기 금속막과 상기 금속 게이트용 희생막을 반응시키며,상기 1차 열처리 공정은 400 내지 600℃의 온도 범위에서 1 내지 120초 실시하며, 상기 2차 열처리 공정은 600 내지 900℃의 온도 범위에서 1 내지 60초 실시하는 반도체 소자의 제조 방법.
- 제 17 항에 있어서,상기 1차 및 2차 열처리 공정은 RTP(rapid thermal process) 방식을 이용하여 실시하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 제2 도전막은 1000 내지 1700Å의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 금속 게이트용 희생막은 300 내지 700Å의 두께로 형성하는 반도체 소자의 제조 방법.
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