KR20050072064A - 불휘발성 반도체 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판(11) 상에 터널 절연막, 부유 게이트 전극, 전극간 절연막, 및 제어 게이트 전극이 적층되어 적층 게이트 구조부가 구성되어 있다. 전극간 절연막은, 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성된다. 적층 게이트 구조부의 양 측면에 게이트 측벽 절연막이 각각 형성된다. 게이트 측벽 절연막의 막 두께는, 부유 게이트 전극의 측부에서 전극간 절연막측으로부터 터널 절연막측을 향해 증가되며, 부유 게이트 전극의 채널 길이 방향의 폭이, 전극간 절연막측으로부터 터널 절연막측을 향해 감소되어 있다.

Description

불휘발성 반도체 메모리 셀 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY CELL AND MANUFACTURING METHOD THEREOF}
<관련 기술>
본 출원은, 2004년 1월 5일 출원된 일본 특허 출원 제2004-000518호에 기초하며 그에 대하여 우선권을 주장하고, 본 명세서에 참조로서 그 내용이 (둘 다) 포함된다.
본 발명은, 부유 게이트 전극과 제어 게이트 전극을 적층한 스택 게이트형 불휘발성 반도체 메모리 셀 및 그 제조 방법에 관한 것이다. 특히, 부유 게이트 전극과 제어 게이트 전극 사이의 전극간 절연막이 실질적으로 평탄한 구조인 경우에 유효한 불휘발성 반도체 메모리셀 및 그 제조 방법에 관한 것이다.
종래, 전기적 재기입 가능한 불휘발성 반도체 메모리 셀로서, 부유 게이트 전극과 제어 게이트 전극을 적층한 적층 게이트 구조부를 갖는 스택 게이트형 메모리셀이 널리 이용되고 있다. 이 메모리 셀에서, 셀의 커플링비를 크게 하기 위해, 적층 게이트 구조부를 역테이퍼 형상으로 형성하는 방법이 제안되어 있다.
도 7의 (a) 및 도 7의 (b)는, 이러한 종류의 메모리 셀의 구조를 설명하기 위한 것으로, 도 7의 (a)는 채널 길이 방향을 따른 단면을 나타내며, 도 7의 (b)는 채널 폭 방향을 따른 단면을 나타내고 있다. 도면 중의 참조 부호 201은 실리콘 기판, 참조 부호 202는 터널 절연막, 참조 부호 203은 다결정 실리콘층으로 이루어지는 부유 게이트 전극, 참조 부호 204는 소자 분리용 매립 절연막, 참조 부호 205는 전극간 절연막, 참조 부호 206은 다결정 실리콘층으로 이루어지는 제어 게이트 전극, 참조 부호 207은 소스/드레인 확산층이다. 적층 게이트 구조부가 역테이퍼 형상으로 형성되며, 소스/드레인 확산층(207)은 입사각 5°의 경사 이온 주입법을 이용하여 형성되어 있다.
상기 구조에서는, 터널 절연막(202)에 접하는 부유 게이트 전극(203)의 면적보다도 전극간 절연막(205)에 접하는 부유 게이트 전극(203)의 면적 쪽이 크기 때문에, 셀의 커플링비가 커진다. 이 때문에, 기입/소거의 동작 전압을 저감할 수 있다.
그러나, 이러한 종류의 메모리 셀에서는 다음과 같은 문제가 있었다. 즉, 부유 게이트 전극의 기판측이 본래의 셀 폭보다도 짧아지며, 더구나 경사 이온 주입법을 이용하고 있기 때문에, 셀 트랜지스터로서의 채널 길이가 셀 폭보다도 대폭 짧아진다. 이 때문에, 셀 사이즈를 미세화하면, 단채널 효과가 현저해져서, 임계 값의 제어가 곤란해진다. 또한, 이러한 단채널 효과를 피하기 위해, 소스/드레인 확산층(207)의 형성 시에, 경사 이온 주입법 대신 수직 이온 주입법을 이용하면, 확산층(207)의 완성 형상이 셀 사이에서 크게 변동된다. 따라서 이 경우에도, 임계값 제어가 곤란해진다.
또한, 도 7의 (a) 및 도 7의 (b)의 셀 구조에서는, 적층 게이트 구조부가 역테이퍼로 되어 있기 때문에, 셀 사이에 절연막(204)을 매립할 때에, 소위 "빈틈"이 생기게 되어, 절연막(204)을 셀 사이에 완전히 매립하는 것이 곤란하다. 이 때문에, 셀 신뢰성이 저하된다는 문제도 있었다.
이와 같이, 종래, 스택 게이트형 불휘발성 반도체 메모리 셀에서, 셀의 커플링비를 크게 하기 위해 적층 게이트 구조부를 역테이퍼 형상으로 형성한 경우, 단채널 효과에 의해 임계값의 제어가 어려워져서, 기입 불량을 초래하는 문제가 있었다.
본 발명의 일 형태는, 불휘발성 반도체 메모리 셀에 관한 것으로, 상기 불휘발성 반도체 메모리 셀은, 반도체 기판, 상기 반도체 기판 상에 적층 형성된, 터널 절연막, 부유 게이트 전극, 전극간 절연막 및 제어 게이트 전극으로 이루어지며, 또한 전극간 절연막을 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성한 적층 게이트 구조부, 및 상기 적층 게이트 구조부의 양 측면에 각각 형성된 게이트 측벽 절연막을 구비하여 이루어지며, 상기 게이트 측벽 절연막의 막 두께는, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 증가되고, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 감소되어 있다.
본 발명의 일 형태는, 불휘발성 반도체 메모리 셀에 관한 것으로, 상기 불휘발성 반도체 메모리 셀은, 반도체 기판, 상기 반도체 기판 상에 적층 형성된, 터널 절연막, 부유 게이트 전극, 전극간 절연막 및 제어 게이트 전극으로 이루어지며, 또한 전극간 절연막을 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성한 적층 게이트 구조부, 및 상기 적층 게이트 구조부의 양 측면에 각각 형성된 게이트 측벽 절연막을 구비하여 이루어지며, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 터널 절연막의 표면 상에서 50㎚ 이하이고, 상기 게이트 측벽 절연막의 막 두께는, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 증가되고, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 감소되어 있다.
본 발명의 일 형태는, 불휘발성 반도체 메모리 셀의 제조 방법에 관한 것으로, 상기 불휘발성 반도체 메모리 셀의 제조 방법은, 반도체 기판 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 위에 부유 게이트 전극으로 되는 제1 도전층을 형성하는 단계와, 상기 제1 도전층 상에 산화제의 투과를 억제하는 제1 산화제 배리어층, 중간 절연층, 및 제2 산화제 배리어층으로 이루어지는 전극간 절연막을 형성하는 단계와, 상기 전극간 절연막 상에 제어 게이트 전극으로 되는 제2 도전층을 형성하는 단계와, 상기 제1, 제2 도전층, 및 전극간 절연막을 선택적으로 에칭함으로써 적층 게이트 구조부를 형성하는 단계와, 상기 적층 게이트 구조부의 측면을 산화 또는 산질화함으로써, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 두꺼워지는 게이트 측벽 절연막을 형성하는 단계를 포함한다.
본 발명의 일 형태는, 불휘발성 반도체 메모리 셀의 제조 방법에 관한 것으로, 상기 불휘발성 반도체 메모리 셀의 제조 방법은, 반도체 기판 상에 터널 절연막을 형성하는 단계와, 상기 터널 절연막 위에 부유 게이트 전극으로 되는 제1 도전층(13)을 형성하는 단계와, 상기 제1 도전층 상에 산화제의 투과를 억제하는 제1 산화제 배리어층, 중간 절연층, 및 제2 산화제 배리어층으로 이루어지는 전극간 절연막을 형성하는 단계와, 상기 전극간 절연막 상에 제어 게이트 전극 하층으로 되는 제2 도전층을 형성하는 단계와, 상기 제2 도전층 상에 제3 산화제 배리어층을 형성하는 단계와, 상기 제1, 제2 도전층, 전극간 절연막, 및 제3 산화제 배리어층을 선택적으로 에칭함으로써 적층 게이트 구조부를 형성하는 단계와, 상기 적층 게이트 구조부의 측면을 산화 또는 산질화함으로써, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 막 두께가 두꺼워지는 제1 측벽 절연막을 형성함과 함께, 상기 제어 게이트 전극 하층의 측부에서 중앙부보다도 상기 산화제 배리어층측이 얇은 제2 측벽 절연막을 형성하는 단계와, 상기 제3 산화제 배리어층을 제거한 후에 상기 제어 게이트 전극 하층 상에 상기 하층보다도 저항이 낮은 제어 게이트 전극 상층을 형성하는 단계를 포함한다.
본 발명의 일 형태는 메모리 카드에 관한 것으로, 복수의 불휘발성 메모리 셀을 갖는 메모리 칩과, 상기 메모리 칩을 제어하는 컨트롤러를 동일한 배선 기판 상에 탑재하여 구성되고, 상기 메모리 셀은, 반도체 기판 상에 적층 형성된, 터널 절연막, 부유 게이트 전극, 전극간 절연막, 및 제어 게이트 전극으로 이루어지고, 또한 전극간 절연막을 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성한 적층 게이트 구조부, 및 상기 적층 게이트 구조부의 양 측면에 각각 형성된 게이트 측벽 절연막을 구비하여 이루어지며, 상기 게이트 측벽 절연막의 막 두께는, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 증가되며, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 감소되어 있다.
<실시예>
이하, 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1의 (a), 도 1의 (b)는, 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 셀의 개략적 구조를 설명하기 위한 것으로, 도 1의 (a)는 채널 길이(비트선) 방향을 따른 단면도이며, 도 1의 (b)는 채널 폭(워드선) 방향을 따른 단면도이다.
실리콘 기판(반도체 기판)(11) 상에, 터널 절연막(12)을 개재하여 부유 게이트 전극(13)이 형성되어 있다. 워드선 방향으로 인접하는 부유 게이트 전극(13) 사이에는, 소자 분리용 절연막(14)이 매립되어 있다. 또한, 이 소자 분리용 절연막(14)은 기판(11)의 표면부를 일부 에칭하여 형성된 홈 내에도 매립되어 있다. 그리고, 부유 게이트 전극(13)의 상면 및 소자 분리용 절연막(14)의 상면은, 실질적으로 평탄한 구조의 전극간 절연막(20)과 제어 게이트 전극(30)으로 피복되어 있다.
전극간 절연막(20)은, 산화제의 투과를 억제하는 제1 산화제 배리어층(21), 중간 절연층(22), 제2 산화제 배리어층(23)을 적층한 3층 구조로 되어 있다. 제어 게이트 전극(30)은, 제어 게이트 전극 하층(31)과 이것보다도 저저항인 제어 게이트 전극 상층(32)의 2층 구조로 되어 있다.
부유 게이트 전극(13), 전극간 절연막(20), 및 제어 게이트 전극(30)으로 이루어지는 적층 게이트 구조부의 측면에는, 게이트 측벽 절연막(40)이 형성되어 있다. 보다 구체적으로는, 부유 게이트 전극(13)의 측벽에는, 제1 측벽 절연막(41)이 형성되고, 제어 게이트 전극 하층(31)의 측벽에는, 제2 측벽 절연막(42)이 형성되어 있다. 또한, 기판 표면에는 소스/드레인 확산층(51)이 형성되어 있다.
여기서, 부유 게이트 전극(13)의 채널 길이 방향(비트선 방향)의 폭이 터널 절연막(12)측으로부터 전극간 절연막(20)측을 향해 단조 증가되며, 또한 측벽 절연막(41)의 막 두께가 터널 절연막(12)측으로부터 전극간 절연막(20)측을 향해 단조 감소되어 있다. 또한, 측벽 절연막(42)은, 제어 게이트 하층(31)의 하면 및 상면에서 얇고, 중앙부에서 두꺼워져 있다. 이것에 의해, 제어 게이트 전극 하층(31)의 상면과 제어 게이트 전극 상층(32)의 하면이 접하는 면적과, 제어 게이트 전극 하층(31)의 하면과 전극간 절연막(20)이 접하는 면적이, 실질적으로 동일하게 되어 있다.
도 1에서 P는, 전극간 절연막(20)에 접하는 부유 게이트 전극(13)의 채널 길이 방향의 폭을 나타내며, 부유 게이트 전극(13)을 사이에 끼운 2개의 측벽 절연막(41)의 정점부 간의 거리에 상당한다. 이 P는, 적층 게이트 구조부의 폭인 셀 폭 T와 실질적으로 동일하다. 도 1에서 Q는, 터널 절연막(12)에 접하는 부유 게이트 전극(13)의 폭을 나타내며, 부유 게이트 전극(13)을 사이에 끼운 2개의 측벽 절연막(41)의 저부 간의 거리(부유 게이트 전극(13)측의 단부 간의 거리)에 상당한다. 본 실시예에서는, P>Q의 관계로 되어 있다.
도 1에서 R은, 채널 길이의 길이를 나타내고 있다. 도 1에서 S는, 부유 게이트 전극(13)을 사이에 끼운 2개의 측벽 절연막(41)의 저부 간의 거리(부유 게이트 전극(13)과 반대측의 단부 간의 거리)에 상당한다. 본 실시예에서는, S는 적층 게이트 구조부의 폭(셀 폭 T)보다도 길어져 있다. 또한, 채널 길이 R은 R<S, 바람직하게는 Q<R<S의 관계로 되어 있다.
덧붙여서, 이 셀은 도 2에 평면도를 도시한 바와 같이, 예를 들면 NAND 셀 유닛의 단위 셀로서 이용되는 것이다. 도 1의 (a)는 도 2의 화살표 표시 1A-1A 방향의 단면, 도 1의 (b)는 도 2의 화살표 표시 1B-1B 방향의 단면에 상당한다. 또한, 도 2 중 참조 부호 101은 소자 형성 영역, 참조 부호 102는 소자 분리 영역, 참조 부호 103은 게이트 배선층(워드선)을 나타내고 있다. 도면에는 도시하지 않지만, 비트선은 워드선과 직교하는 방향으로 배치되는 것으로 되어 있다.
이러한 메모리 셀 구조에서는, 터널 절연막(12)의 면적보다도 전극간 절연막(20)의 면적 쪽을 크게 할 수 있기 때문에, 셀의 커플링비가 커진다. 또한, 소스/드레인 확산층(51) 간의 거리를 분리할 수 있기 때문에, 단채널 효과를 억제할 수 있어서, 셀 임계값의 제어가 용이해진다.
여기서, 셀의 커플링비 α란, 제어 게이트 전극에 인가한 전압 Vcg와 터널 절연막에 인가되는 전압 Vox의 비인 것으로,
α=Vox/Vcg
로 정의된다. 일반적으로는, 셀의 터널 절연막 용량 C1과 전극간 절연막 용량 C2를 이용하여,
α=C2/(C1+C2)
로 나타난다.
또한, 종래와 같이 적층 게이트 구조부를 역테이퍼 형상으로 형성한 구성에서는, 부유 게이트 전극폭 Q가 50㎚ 이하로 되면 단채널 효과가 현저해진다. 이것에 대하여, 본 실시예에서는, 부유 게이트 전극 폭 Q가 50㎚ 이하로 되더라도, S가 Q보다도 길기 때문에, 단채널 효과를 억제할 수 있다. 본 발명자들의 실험에 따르면, 부유 게이트 전극 폭 Q가 50㎚ 이하로 되더라도, S≥1.3Q의 조건으로 하면, 단채널 효과를 충분히 억제할 수 있는 것이 확인되었다.
도 3에, 단채널 효과의 측정 결과를 나타낸다. 셀 폭 T가 55㎚와 45㎚인 경우에 대하여, 게이트 측벽 절연막 두께를 바꿔 S/Q의 값이 상이한 셀을 형성하고, 셀 임계값 Vth를 측정하였다. 도 3은 동일한 웨이퍼 상의 셀 폭이 1㎛인 셀 임계값 Vth(T=1㎛)와의 차를 종축으로 하여, 그래프화한 것이다. S/Q가 1.3 이상에서 단 채널 효과가 충분히 억제되어 있음을 알 수 있다.
여기서, 각 데이터 포인트의 부유 게이트 전극 하부의 폭 Q는, 게이트 측벽 절연막 두께에 따라 변하여, 하기(표 1)와 같이 된다.
또한, 게이트 측벽 절연막(40)이 형성되어 있더라도 제어 게이트 전극(워드선) 폭을 충분히 확보할 수 있기 때문에, 워드선의 저항 증대에 따른 동작 속도 지연을 피할 수 있다.
또한, 터널 절연막(12)의 면적이 전극간 절연막(20)의 면적의 70% 이하로 되도록, 부유 게이트 전극(13)의 형상을 설정함으로써, 전극간 절연막(20)이 실질적으로 평탄한 구조인 경우라도, 기입 시의 전극간 절연막 누설에 기인하는 동작 불량을 효과적으로 피할 수 있다.
예를 들면, 두께 8㎚의 실리콘 산화막을 터널 절연막으로서 이용하여, 산화막 환산 막두께 8㎚인 실리콘 질화막/알루미나/실리콘 질화막으로 이루어지는 적층막을 전극간 절연막으로서 이용한 경우의 셀 기입 동작 시를 생각한다. 터널 절연막에 인가되는 전계가 12㎹/㎝일 때, 양자의 면적비가 1.0이면 셀 커플링비는 0.50이기 때문에, 전극간 절연막에 인가되는 환산 전계는 12㎹/㎝로 된다. 한편, 면적비가 0.7이면 셀 커플링비는 0.59이기 때문에, 전극간 절연막에 인가되는 환산 전계는 8.3㎹/㎝로 된다. 따라서, 전극간 절연막에는 거의 누설 전류는 흐르지 않아 기입 불량을 효과적으로 피할 수 있다.
계속해서, 도 1의 (a), 도 1의 (b)의 메모리 셀 구조의 제조 방법을, 도 4의 (a)∼도 4의 (g) 및 도 5의 (a)∼도 5의 (g)를 이용하여 설명한다. 도 4의 (a)∼도 4의 (g)는, 도 1의 (a)의 단면에 대응하고, 도 5의 (a)∼도 5의 (g)는 도 1의 (b)의 단면에 대응한다.
먼저, 도 4의 (a), 도 5의 (a)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(11)의 표면에, 두께 10㎚인 터널 절연막(12)을 열 산화법에 의해 형성한 후, 부유 게이트 전극으로 되는 두께 40㎚인 다결정 실리콘층(제1 도전층)(13), CMP(Chemical Mechanical Polish)의 스토퍼로 되는 절연막(61)을 순차적으로 감압 CVD(Chemical Vapor Deposition)법에 의해 퇴적하였다. 다결정 실리콘층(13)의 도우펀트 불순물로서는, 예를 들면 인을 이용하였지만, 그 대신 비소 등의 다른 도우펀트 불순물을 이용하여도 된다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE(Reactive Ion Etching)법에 의해, 스토퍼 절연막(61), 다결정 실리콘층(13), 터널 절연막(12)을 순차적으로 에칭 가공하며, 또한 실리콘 기판(11)의 노출 영역을 에칭하여, 깊이 150㎚의 소자 분리홈(62)을 형성하였다.
계속해서, 도 4의 (b), 도 5의 (b)에 도시한 바와 같이, 전면에 두께 300㎚의 실리콘 산화막(소자 분리용 절연막)(14)을 퇴적하여, 소자 분리홈(62)을 완전히 매립하였다. 그 후, 표면 부분의 실리콘 산화막(14)을 CMP법에 의해 제거하여, 표면을 평탄화하였다. 이 때, CMP 스토퍼용 절연막(61)이 노출된다.
계속해서, 도 4의 (c), 도 5의 (c)에 도시한 바와 같이, 노출된 스토퍼 절연막(61)을 에칭 제거하여, 다결정 실리콘층(13)의 표면을 노출시켰다. 그 후, 실리콘 산화막(14)의 노출 표면을 희불산 용액을 이용하여 에칭 제거하여 후퇴시키고, 실리콘 산화막(14)의 표면 높이를 다결정 실리콘층(13)의 표면과 거의 동일한 위치로 조정하였다. 그 후, 전극간 절연막(20)으로서, 실리콘 질화물로 이루어지는 제1 산화제 배리어(21), 하프늄 산화물로 이루어지는 중간 절연층(22), 및 실리콘 질화물로 이루어지는 제2 산화제 배리어층(23)을 CVD법에 의해 전면에 순차적으로 형성하였다.
여기서, 산화제 배리어층(21, 23)은 산화제의 투과를 억제하는 것이며, 후술하는 측벽 산화 시에 중간 절연층(22)을 개재하여 도전층에 산화제가 확산되는 것을 방지하기 위해 설치한다. 이것에 의해, 제1 산화제 배리어층(21)은 중간 절연층(22)을 개재하여 제1 도전층(13)에 산화제가 확산되는 것을 방지하게 된다. 제2 산화제 배리어층(23)은, 중간 절연층(22)을 개재하여 후술하는 제2 도전층에 산화제가 확산되는 것을 방지하게 된다.
계속해서, 도 4의 (d), 도 5의 (d)에 도시한 바와 같이, 전면에 제어 게이트 전극 하층으로 되는 다결정 실리콘층(제2 도전층)(31), 실리콘 질화물로 이루어지는 제3 산화제 배리어층(63)을 감압 CVD법에 의해 순차적으로 퇴적하였다. 그 후, 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 산화제 배리어층(63), 다결정 실리콘층(31), 전극간 절연막(20), 다결정 실리콘층(13)을 순차 에칭 가공하여, 워드선 방향의 슬릿부(64)를 형성하였다. 이것에 의해, 적층 게이트 구조부로서, 폭이 약 50㎚인 부유 게이트 전극(13) 및 제어 게이트 전극 하층(31)이 형성되었다.
계속해서, 도 4의 (e), 도 5의 (e)에 도시한 바와 같이, 적층 게이트 구조부의 노출면을 RTP(Rapid Thermal Process)법에 의해 열 산화하여, 부유 게이트 전극(13) 및 제어 게이트 전극 하층(31)의 측벽에 선택적으로 게이트 측벽 절연막(40)을 형성하였다. 이 때, 부유 게이트 전극(13)의 측부에 형성되는 제1 측벽 절연막(41)은, 산화제 배리어층(21)이 존재하기 때문에, 저부측에서 두꺼워지며, 상부측에서 얇아진다. 한편, 제어 게이트 전극 하층(31)의 측부에 형성되는 제2 측벽 절연막(42)은, 산화제 배리어층(23, 63)이 존재하기 때문에, 중앙부에서 두껍고, 하단부 및 상단부에서 얇아진다.
이것은 다음과 같은 이유에 따른다. 즉, 일반적으로, 산화막과 함께 적층된 도전층의 측면으로부터의 산화에서는, 산화막을 통해 도전층으로 산화제가 침입함으로써, 도전층의 상단이나 하단의 엣지부의 산화는 다른 부위의 산화보다도 반응이 빨라진다. 그러나, 도전층의 상면이나 하면에 접하여 산화제 배리어층이 존재하면, 이 배리어층에 의해 도전층으로의 산화제의 진입이 억제되게 되어, 산화제 배리어층을 형성하고 있는 면에서 산화 반응이 억제된다. 본 실시예에서는, 부유 게이트 전극(13)에서는 상면에, 제어 게이트 전극 하층(31)에서는 상하의 양면에 산화제 배리어층이 형성되어 있기 때문에, 도 4의 (e), 도 5의 (e)에 도시한 바와 같이, 측벽 절연막(41)의 상단부, 측벽 절연막(42)의 상단 및 하단부의 두께가 얇아져 있는 것이다.
덧붙여서 말하면, 산화성 분위기 속의 RTA의 1000℃, 30초의 조건에서 산화되면, 측벽 절연막(41)의 막 두께는, 전극간 절연막(20)과의 경계 부근에서는 매우 얇고, 부유 게이트 전극(13)의 중앙 부근에서 10㎚ 정도, 터널 절연막(12)과의 경계 부근에서 15㎚ 정도였다. 이 경우, 터널 절연막(12)의 면적은 전극간 절연막(20)의 면적의 약 70%로 되었다. RTA에서의 산화성 가스로서는, 산소에만 한하지 않고, 산소와 수소와의 혼합 가스를 이용하여도 된다. 이 경우, 산화물이 H2O로 되어, 터널 절연막측의 산화가 보다 촉진되게 된다.
또한, 게이트 측벽 절연막(40)의 형성은, 900℃ 이상의 온도로 행하는 것이 바람직하다. 이것에 의해, 터널 절연막(12)과의 경계 부근에서 15㎚ 정도의 두꺼운 측벽 절연막(41)을 형성하여도, 터널 절연막(12)으로의 버즈빅 산화가 거의 진행되지 않기 때문에, 측벽 절연막 형성 시의 실질적인 터널 절연막의 후막화를 방지할 수 있다.
그 후, 게이트 측벽 절연막(40)을 포함하는 다층 게이트 구조부를 마스크로 하여 이온 주입을 행하여, 소스/드레인 확산층(51)을 형성하였다. 이 때, 측벽 절연막(41)의 저부측이 넓어져 있기 때문에, 만일 주입 이온이 내측으로 들어가도, 소스/드레인 확산층 간의 거리, 즉 채널 길이를 충분히 확보할 수 있었다.
덧붙여서, 측벽 절연막(41)의 형성 막 두께(부유 게이트 전극(13)의 중앙 부근의 막 두께)는, 부유 게이트 전극 높이의 20% 이상으로 설정하는 것이 바람직하다. 이것에 의해, 측벽 절연막(41)의 완성된 막 두께를, 부유 게이트 전극(13)의 중앙부로부터 터널 절연막(12)과의 경계부에 걸쳐 충분히 두껍게 할 수 있다. 이 때문에, 소스/드레인 확산층의 이온 주입 시에, 충분한 마스크로서 기능하여, 채널 길이를 보다 넓힐 수 있다.
계속해서, 도 4의 (f), 도 5의 (f)에 도시한 바와 같이, 전면에 두께 300㎚의 전극간 매립용 실리콘 산화막(52)을 퇴적하여, 전극간의 슬릿부(64)를 완전하게 매립하였다. 그 후, 표면 부분의 실리콘 산화막(52)을 CMP법에 의해 제거하여 표면을 평탄화하여, 산화제 배리어층(63)을 노출시켰다.
계속해서, 도 4의 (g), 도 5의 (g)에 도시한 바와 같이, 노출된 산화제 배리어층(63)을 에칭 제거하여, 다결정 실리콘층(31)의 표면을 노출시켰다. 그 후, 전면에 코발트를 스퍼터링하고, 고온 어닐링하여, 제어 게이트 상층으로 되는 코발트 실리사이드층(제3 도전층)(32)을 형성하였다. 그 후, 미반응의 코발트층을 에칭 제거하였다. 또한, 주지의 방법으로 배선층 등을 형성하여 불휘발성 메모리 셀을 완성시켰다.
이와 같이 본 실시예에 따르면, 부유 게이트 전극(13)과 제어 게이트 하층(31) 사이의 전극간 절연막(20)을 제1 산화제 배리어층(21), 중간 절연층(22), 및 제2 산화제 배리어층(23)으로 이루어지는 3층 구조로 형성하고, 이 상태에서 게이트 측벽 산화를 행하고 있다. 이것에 의해, 부유 게이트 전극(13)의 측벽에서의 측벽 절연막(41)의 막 두께를 기판측에서 두껍고, 전극간 절연막측에서 얇게 형성할 수 있다. 또한, 제어 게이트 하층(31)의 측벽에서의 측벽 절연막(42)의 막 두께를 중앙부에서 두껍고, 하층측 및 상층측에서 얇게 형성할 수 있다.
즉, 측벽 절연막(41)의 기판면 방향의 막 두께가 기판측에서 두껍고 전극간 절연막측에서 얇아지는 것은, 부유 게이트 전극(13)의 채널 길이 방향의 폭이 기판측에서 가늘고 전극간 절연막(20)측에서 굵어지는 것을 의미한다. 따라서, 부유 게이트 전극(13)의 터널 절연막(12)측의 면적보다도 전극간 절연막(20)측의 면적 쪽을 크게 할 수 있기 때문에, 셀의 커플링비를 크게 할 수 있다. 이에 덧붙여서, 측벽 절연막(41)의 기판측이 두꺼워지기 때문에, 이것을 마스크에 이용하여 이온 주입을 행함으로써, 채널 길이가 극단적으로 짧아지는 것을 방지할 수 있다. 이 때문에, 단채널 효과를 억제할 수가 있어, 셀의 임계값의 제어가 용이해진다. 그 결과적으로, 기입 불량을 확실하게 방지하는 것이 가능하게 된다.
또한, 본 실시예에서는, 제어 게이트 전극 하층(31) 위에도 제3 산화제 배리어층(63)을 형성하고, 이 상태에서 게이트 측벽 산화를 행하고 있기 때문에, 제어 게이트 전극(30)의 면적 감소를 피할 수 있다. 이 때문에, 게이트 측벽 산화에 수반되는 워드선의 저항 증대를 방지할 수 있다.
또한, 부유 게이트 전극(13)의 측면에서의 측벽 절연막(41)의 막 두께를 저부측에서 두껍고 상부측에서 얇게 하기 위한 방법으로서, 부유 게이트 전극(13)에서의 불순물의 도핑량을 저부측에서 많이 하고, 상부측에서 적게 하는 방법을 생각할 수 있다. 그러나, 부유 게이트 전극(13)의 저부의 불순물 농도를 높게 하면, 터널 절연막(12)으로의 불순물의 확산이 발생하여, 터널 절연막(12)의 특성이 열화되게 된다. 이에 대하여 본 실시예와 같이, 산화제 배리어층을 형성하는 방법에서는, 이러한 문제점을 피할 수 있다.
또한, 본 실시예의 메모리 셀을 이용하여 메모리 카드를 구성할 수 있다. 도 6은 이러한 메모리 카드의 시스템 구성예를 도시하는 도면이다.
이 메모리 카드(2)는, 컨트롤러(1)와 복수개의 메모리 칩(1a, 1b)을 동일한 배선 기판 상에 탑재하여 구성된다. 메모리 칩(1a, 1b)은, 각각 복수개의 NAND 셀 유닛으로 구성된다. NAND 셀 유닛은, 먼저 설명한 본 실시예의 메모리 셀을 복수개 직렬 접속하여 구성된다. 컨트롤러(1)는 RAM 및 CPU를 갖고 있으며, 호스트 인터페이스(도시 생략)에 접속되어 있다. 호스트 인터페이스로서는, ATA 인터페이스, PC 카드 인터페이스, USB 등, 여러가지 것을 생각할 수 있지만, 어떠한 인터페이스에도 적용 가능하다.
이 예에서는, 메모리 카드(2) 내의 컨트롤러(일반적으로는, 마이크로 컴퓨터를 탑재하고 있음)(1)가, 메모리 칩(1a, 1b) 내의 메모리 셀의 각종 동작, 특히 바이트 단위의 재기입 동작을 컨트롤한다. 즉, 컨트롤러(1)는, 바이트 소거, 바이트 기입 등을 위한 커맨드를 발생하고, 이들 커맨드를 메모리 칩(1a, 1b)에 부여한다.
덧붙여서, 컨트롤러(1)와 메모리 칩(1a, 1b)은, 1칩화되어 있어도 되며, 별개의 칩에 형성되어 있어도 된다. 또한, 컨트롤러(1)를 생략하고, 메모리 칩(1a, 1b)만으로 메모리 카드를 구성하여도 된다. 일반적으로, 디지털 카메라 등에는 메모리 칩 카드용 컨트롤러가 내장되어 있기 때문에, 이 메모리 칩 카드용 컨트롤러를 이용함으로써, 메모리 카드 내의 메모리 칩(1a, 1b)의 데이터 기입, 판독, 소거가 가능하다.
(변형예)
덧붙여서, 본 발명은 상술한 실시예에 한정되는 것은 아니다. 실시예에서는, 게이트 측벽 절연막을 형성할 때에 RTP 등의 산화법을 이용하였지만, 이것에 한하지 않으며, 산질화법을 이용하여 산질화막을 형성하도록 하여도 된다. 이 경우의 가스로서는, 일산화아질화(N2O)나 일산화질화(NO) 가스를 이용하면 된다. 또한, 래디컬 산화나 래디컬 산질화 등의 방법을 이용하여도 된다.
또한, 산화제 배리어층으로서는, 실리콘 질화물 대신, 실리콘 산질화막, 티탄 질화막, 텅스텐 질화막 등을 이용할 수도 있으며, 또한 이들 적층막을 이용하는 것도 가능하다. 또한, 실시예에서는, 전극간 절연막이 실질적으로 평탄한 구조인 경우를 나타내었지만, 반드시 이것에 한하는 것은 아니다. 부유 게이트 전극을 구성하는 다결정 실리콘층의 상면과 소자 분리용 실리콘 산화막의 상면에 단차가 있어도 된다.
기술에서의 숙련자라면 본 발명의 추가 장점 및 변형들에 대하여 쉽게 알 수 있을 것이다. 따라서, 보다 넓은 양상에서의 본 발명은, 본 명세서에 개시되어 설명된 상세한 설명 및 대표적인 실시예들에 한하지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가 사항에 의해 정의된 포괄적인 발명의 개념의 범위 혹은 정신 내에서 다양한 변형들이 이루어질 수 있다.
본 발명에 따르면, 단채널 효과를 억제할 수가 있어서, 셀의 임계값의 제어가 용이지며, 그 결과, 기입 불량을 확실하게 방지할 수 있다.
도 1의 (a)는 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 셀의 개략적 구조를 설명하기 위한 것으로, 채널 길이(비트선) 방향을 따른 단면도, 도 1의 (b)는 본 발명의 일 실시예에 따른 불휘발성 반도체 메모리 셀의 개략적 구조를 설명하기 위한 것으로, 채널 폭(워드선) 방향을 따른 단면도.
도 2는 일 실시예의 불휘발성 반도체 메모리 셀을 이용한 NAND 셀의 기본 구성을 모식적으로 도시하는 평면도.
도 3은 셀 폭 T가 55㎚와 45㎚인 경우의 단채널 효과의 측정 결과를 나타내는 특성도.
도 4의 (a)∼도 4의 (g)는 일 실시예에 따른 불휘발성 메모리 셀의 제조 공정을 설명하기 위한 것으로, 채널 길이(비트선) 방향을 따른 단면도.
도 5의 (a)∼도 5의 (g)는 일 실시예에 따른 불휘발성 메모리 셀의 제조 공정을 설명하기 위한 것으로, 채널 폭(워드선) 방향을 따른 단면도.
도 6은 도 1에 도시하는 메모리 셀로 이루어지는 메모리 칩을 이용한 메모리 카드의 시스템 구성예를 도시하는 도면.
도 7의 (a)는 종래의 불휘발성 반도체 메모리 셀의 개략적 구조를 설명하기 위한 것으로, 채널 길이(비트선) 방향을 따른 단면도, 도 7의 (b)는 종래의 불휘발성 반도체 메모리 셀의 개략적 구조를 설명하기 위한 것으로, 채널 폭(워드선) 방향을 따른 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 실리콘 기판
12 : 터널 절연막
13 : 부유 게이트 전극
14 : 소자 분리용 절연막
20 : 전극간 절연막
30 : 제어 게이트 전극
201 : 실리콘 기판
202 : 터널 절연막
203 : 부유 게이트 전극
204 : 소자 분리용 매립 절연막
205 : 전극간 절연막
206 : 제어 게이트 전극
207 : 소스/드레인 확산층

Claims (20)

  1. 반도체 기판,
    상기 반도체 기판 상에 적층 형성된, 터널 절연막, 부유 게이트 전극, 전극간 절연막, 및 제어 게이트 전극으로 이루어지며, 또한 전극간 절연막을 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성한 적층 게이트 구조부, 및
    상기 적층 게이트 구조부의 양 측면에 각각 형성된 게이트 측벽 절연막을 구비하여 이루어지며,
    상기 게이트 측벽 절연막의 막 두께는, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 증가되고, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 감소되어 있는 불휘발성 반도체 메모리 셀.
  2. 제1항에 있어서,
    상기 터널 절연막의 표면 상에서, 상기 부유 게이트 전극의 채널 길이 방향의 폭은 50㎚ 이하이며, 또한 한쪽 측벽 절연막의 상기 부유 게이트 전극에 대하여 반대측의 단부와 다른쪽 측벽 절연막의 상기 부유 게이트 전극에 대하여 반대측의 단부 간의 거리가, 상기 부유 게이트 전극의 채널 길이 방향의 폭의 1.3배 이상인 불휘발성 반도체 메모리 셀.
  3. 제1항에 있어서,
    상기 전극간 절연막은 실질적으로 평탄한 구조이고, 상기 부유 게이트 전극에 접하는 터널 절연막의 면적은, 상기 부유 게이트 전극에 접하는 상기 전극간 절연막의 면적의 70% 이하인 불휘발성 반도체 메모리 셀.
  4. 제1항에 있어서,
    상기 제1 및 제2 산화제 배리어층은, 실리콘 질화막, 실리콘 산질화막, 티탄 질화막, 텅스텐 질화막 중 하나인 불휘발성 반도체 메모리 셀.
  5. 제1항에 있어서,
    상기 게이트 측벽 절연막은, 상기 부유 게이트 전극의 측면의 제1 측벽 절연막과, 상기 제어 게이트 전극의 측면의 제2 측벽 절연막으로 이루어지는 불휘발성 반도체 메모리 셀.
  6. 제1항에 있어서,
    상기 제어 게이트 전극은, 고저항의 하층과 저저항의 상층의 2층 구조인 불휘발성 반도체 메모리 셀.
  7. 제6항에 있어서,
    상기 제어 게이트 전극 하층은 다결정 실리콘이고, 제어 게이트 전극 상층은 실리사이드인 불휘발성 반도체 메모리 셀.
  8. 제6항에 있어서,
    상기 제어 게이트 전극 하층의 상면과 상기 제어 게이트 전극 상층의 하면이 접하는 면적과, 상기 제어 게이트 전극 하층의 하면과 상기 전극간 절연막이 접하는 면적이 실질적으로 동일한 불휘발성 반도체 메모리 셀.
  9. 제6항에 있어서,
    상기 제2 측벽 절연막은, 상기 제어 게이트 전극 하층의 상면 및 하면에서 얇고, 중앙부에서 두께운 불휘발성 반도체 메모리 셀.
  10. 제1항에 있어서,
    상기 부유 게이트 전극의 채널 폭 방향의 측면은, 소자 분리용 절연막으로 매립되어 있는 불휘발성 반도체 메모리 셀.
  11. 반도체 기판,
    상기 반도체 기판 상에 적층 형성된, 터널 절연막, 부유 게이트 전극, 전극간 절연막, 및 제어 게이트 전극으로 이루어지고, 또한 전극간 절연막을 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성한 적층 게이트 구조부, 및
    상기 적층 게이트 구조부의 양 측면에 각각 형성된 게이트 측벽 절연막을 구비하여 이루어지며,
    상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 터널 절연막의 표면 상에서 50㎚ 이하이고,
    상기 게이트 측벽 절연막의 막 두께는, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 증가되며, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 감소되어 있는 불휘발성 반도체 메모리 셀.
  12. 반도체 기판 상에 터널 절연막을 형성하는 단계와,
    상기 터널 절연막 위에 부유 게이트 전극으로 되는 제1 도전층을 형성하는 단계와,
    상기 제1 도전층 상에 산화제의 투과를 억제하는 제1 산화제 배리어층, 중간 절연층, 및 제2 산화제 배리어층으로 이루어지는 전극간 절연막을 형성하는 단계와,
    상기 전극간 절연막 상에 제어 게이트 전극으로 되는 제2 도전층을 형성하는 단계와,
    상기 제1, 제2 도전층, 및 전극간 절연막을 선택적으로 에칭함으로써 적층 게이트 구조부를 형성하는 단계와,
    상기 적층 게이트 구조부의 측면을 산화 또는 산질화함으로써, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 두꺼워지는 게이트 측벽 절연막을 형성하는 단계
    를 포함하는 불휘발성 반도체 메모리 셀의 제조 방법.
  13. 제12항에 있어서,
    상기 게이트 측벽 절연막을 형성하기 전에, 상기 제2 도전층 상에 제3 산화제 배리어층을 형성해두는 불휘발성 반도체 메모리 셀의 제조 방법.
  14. 제12항에 있어서,
    상기 게이트 측벽 절연막을 형성하기 전에, 상기 제2 도전층 상에 제3 산화제 배리어층을 형성해두고, 제2 도전층 상에 제3 산화제 배리어층이 존재하는 상태에서 상기 게이트 측벽 절연막의 형성을 위한 산화 또는 산질화를 행하는 불휘발성 반도체 메모리 셀의 제조 방법.
  15. 제14항에 있어서,
    상기 게이트 측벽 절연막을 형성한 후에, 상기 제3 산화제 배리어층을 제거하고, 계속해서, 상기 제2 도전층 상에 상기 도전층보다도 저항이 낮은 제3 도전층을 형성하는 불휘발성 반도체 메모리 셀의 제조 방법.
  16. 제12항에 있어서,
    상기 게이트 측벽 절연막을 형성한 후에, 상기 게이트 측벽 절연막을 마스크로서 이용하여, 상기 반도체 기판 내에 도우펀트 이온을 주입하여 소스/드레인 확산층을 형성하는 불휘발성 반도체 메모리 셀의 제조 방법.
  17. 제12항에 있어서,
    상기 전극간 절연막은 실질적으로 평탄한 구조이며, 상기 부유 게이트 전극에 접하는 상기 터널 절연막의 면적을, 상기 부유 게이트 전극에 접하는 상기 전극간 절연막의 면적의 70% 이하로 설정하는 불휘발성 반도체 메모리 셀의 제조 방법.
  18. 제12항에 있어서,
    상기 게이트 측벽 절연막을 형성하기 위해, RTP법에 의해 상기 도전층을 열 산화하는 불휘발성 반도체 메모리 셀의 제조 방법.
  19. 반도체 기판 상에 터널 절연막을 형성하는 단계와,
    상기 터널 절연막 위에 부유 게이트 전극으로 되는 제1 도전층을 형성하는 단계와,
    상기 제1 도전층 상에 산화제의 투과를 억제하는 제1 산화제 배리어층, 중간 절연층, 및 제2 산화제 배리어층으로 이루어지는 전극간 절연막을 형성하는 단계와,
    상기 전극간 절연막 상에 제어 게이트 전극 하층으로 되는 제2 도전층을 형성하는 단계와,
    상기 제2 도전층 상에 제3 산화제 배리어층을 형성하는 단계와,
    상기 제1, 제2 도전층, 전극간 절연막, 및 제3 산화제 배리어층을 선택적으로 에칭함으로써 적층 게이트 구조부를 형성하는 단계와,
    상기 적층 게이트 구조부의 측면을 산화 또는 산질화함으로써, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 막 두께가 두꺼워지는 제1 측벽 절연막을 형성함과 함께, 상기 제어 게이트 전극 하층의 측부에서 중앙부보다도 상기 산화제 배리어층측이 얇은 제2 측벽 절연막을 형성하는 단계와,
    상기 제3 산화제 배리어층을 제거한 후에 상기 제어 게이트 전극 하층 상에 상기 하층보다도 저항이 낮은 제어 게이트 전극 상층을 형성하는 단계
    를 포함하는 불휘발성 반도체 메모리 셀의 제조 방법.
  20. 복수의 불휘발성 메모리 셀을 갖는 메모리 칩과, 상기 메모리 칩을 제어하는 컨트롤러를, 동일한 배선 기판 상에 탑재하여 구성되고,
    상기 메모리 셀은,
    반도체 기판 상에 적층 형성된, 터널 절연막, 부유 게이트 전극, 전극간 절연막, 및 제어 게이트 전극으로 이루어지고, 또한 전극간 절연막을 제1 산화제 배리어층, 중간 절연층, 제2 산화제 배리어층의 3층 구조로 형성한 적층 게이트 구조부, 및
    상기 적층 게이트 구조부의 양 측면에 각각 형성된 게이트 측벽 절연막을 구비하여 이루어지며,
    상기 게이트 측벽 절연막의 막 두께는, 상기 부유 게이트 전극의 측부에서 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 증가되며, 상기 부유 게이트 전극의 채널 길이 방향의 폭은, 상기 전극간 절연막측으로부터 상기 터널 절연막측을 향해 감소되어 있는 메모리 카드.
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