KR100525256B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 불휘발성 반도체 기억 장치에 관한 것으로서, 특히 전기적으로 기입 및 소거 가능한 MOS형 반도체 기억 장치 및 그 제조 방법에 관한 것으로서, 메모리 셀의 고집적화에 따른 트랜지스터의 스케일링칙(則)에 의한 소자 특성의 불안정성을 증가시키는 일이 없이, 메모리의 판독과 기입 시간을 단축할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 해결 수단은 메모리 소자에 종형 MOS 트랜지스터를 채용하고, 홈 개구부의 주변 길이를 드레인과 소스 영역에서 변경하여 콘트롤 게이트와 플로팅 게이트간 정전 용량과 드레인의 기생 용량이 소스의 기생 용량보다 충분히 커지는 구성으로 한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 불휘발성 반도체 기억 장치에 관한 것이며, 특히 전기적으로 기입 및 소거 가능한 MOS형 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
도 21은 종래의 NOR형 플래시 메모리의 메모리 셀의 단면 구조를 나타낸다. 참조번호 1은 p-형 실리콘 반도체 기판, 2는 소자 분리의 400nm∼800nm 정도의 두께의 산화막, 3은 불휘발성 메모리의 제1 게이트 절연막으로서, 실리콘 반도체 기판을 열산화하여 만드는 법에 의해 형성한 10nm 정도의 두께의 산화막, 4는 제1 다결정 실리콘막으로 이루어지는 플로팅 게이트, 5는 두께 20nm 정도의 제2 게이트 절연막, 6은 제2 다결정 실리콘막으로 이루어지는 콘트롤 게이트, 7은 소스 확산층을 고내압으로 하기 위한 기판과 역도전형의 불순물 확산층, 8과 9는 각각 소스와 드레인의 n+ 확산층, 10은 게이트 전극의 측벽 절연막, 11은 층간 절연막, 12, 13 및 14는 각각 소스, 드레인 및 콘트롤 게이트의 도출 전극용의 금속 배선이다. 이와 같은 구조의 불휘발성 반도체 기억 장치의 동작 특성으로는 기입시에는 콘트롤 게이트 전극(14)과 드레인 전극(13) 간에 전압을 인가하여, 드레인(9)과 기판(1) 간에 애벌런시 핫 일렉트론(Avalanche Hot-electron)을 발생시켜서 플로팅 게이트(4)에 일렉트론을 주입한다. 또 소거시에는 콘트롤 게이트 전극(14)과 소스 전극(12) 간에 전압을 인가하여, 파울러 노르드하임형 터널링(Fowler-Nordheim tunneling 또는 F-N 터널) 전류에 의해 플로팅 게이트(4)로부터 소스(8)로 일렉트론을 빼내고 있다.
종래예의 구조에서는, 메모리의 대용량화에 따른 MOS 트랜지스터의 스케일링을 할 때는 다음과 같은 문제가 생긴다. (1) F-N 터널 전류를 이용하는 메모리 셀에서는 터널 산화막의 박막 한계가 약 8nm라고 말하고 있으며, 그 이하의 막 두께의 박막에서는 스케일링칙(則)(미세화할 때의 소자 치수와 인가 전압과의 비례 축소칙)이 성립하지 않게 된다. (2) 미세화에 따라 실효 채널 길이를 짧게 하면 펀치 스루 내압(punch-through breakdown voltage)이나 리크 전류의 제어가 곤란해진다. (3) 플로팅 게이트에 결합하는 정전 용량의 감소에 따라 소거나 기입 특성의 열화가 일어난다. 하기에 상기 제3항의 문제를 보다 상세히 설명한다.
도 1은 플로팅형 반도체 메모리 셀의 정전 용량 모델을 나타낸다. 이것을 사용하여 기입시 및 소거시의 각각의 플로팅 게이트 전압 Vfg(W) 및 Vfg(E)는 다음 식으로 표시된다.
기입 :
…(1)
소거 :
…(2)
여기서 C1, C2, C3 및 C4는 각각 플로팅 게이트(4)와 기판(1) 간의 정전 용량, 콘트롤 게이트(6)와 플로팅 게이트(4) 간의 정전 용량, 플로팅 게이트(4)와 드레인 확산층(9) 간의 정전 용량, 및 플로팅 게이트(4)와 소스 확산층(8) 간의 정전 용량, 또 Vcg, Vs 및 Vd는 각각 콘트롤 게이트 전압, 소스 전압 및 드레인 전압이다.
일반적으로 기입 효율을 향상시키기 위해서는 Vcg 및 Vd는 다 같이 정(正)이므로, 식 (1)에서 C2 및 C3의 정전 용량을 크게 취하면 플로팅 게이트에 걸리는 실효적인 전압 Vfg(W)가 높아져서 애벌런시 핫일렉트론의 플로팅 게이트 주입 효율, 즉 기입 효율이 향상하고, 그 결과 기입 시간이 빨라진다.
한편 소거시에는 Vcg는 부(負) 또는 0, Vs는 정이므로, 식 (2)에서 C2 》C4인 정전 용량치의 관계가 최적 조건이 되고, 이 조건일 때의 플로팅 게이트에 걸리는 실효적인 전압 Vfg(E)가 높아진다. 따라서, F-N 터널 전류에 의한 플로팅 게이트로부터 소스로의 일렉트론의 인출 효율, 즉 소거 효율이 향상하고, 그 결과 소거 시간이 빨라진다.
이상의 이유로 인해, MOS 트랜지스터의 형상을 변경하지 않고서 스케일링칙에 따라서만 미세화를 진행시키면, 상기 정전 용량치의 선택의 여지가 좁아져 버리는 문제가 생긴다. 그래서, 미세화할 때에 이와 같은 문제가 생기기 어려운 불휘발성 반도체 기억 장치가 요망되고 있었다.
본 발명의 불휘발성 반도체 기억 장치는 반도체 기판에 대하여 깊이 방향으로 형성한 홈 내벽면을 소자 형성 영역으로 하고, 채널 영역이 깊이 방향으로 형성되도록 소스와 드레인 확산층, 플로팅 게이트 전극 및 콘트롤 게이트 전극을 배치한 불휘발성 반도체 기억 장치로서, 홈 저면을 더욱 좁게 하고, 또한 드레인 확산층과 플로팅 게이트를 오버랩시켜서 홈 상부의 주변 길이를 길게 취하고, 아울러 긴 주변 길이를 둘러쌈으로써 플로팅 게이트와 콘트롤 게이트의 중첩도 커지도록 홈을 형성하여 구성된다. 이와 같은 홈 구조에 의해, MOS 트랜지스터의 스케일링에 대하여 C2 및 C3의 정전 용량치를 크게 취하고, 또한 C2 》C4가 되는 불휘발성 반도체 기억 장치가 실현된다.
(실시예)
도 2는 메모리 셀이 교차하는 비트 라인(BL)과 워드 라인(WL)의 각 교점에 배치되고, 소스(S)를 공통으로 하는 플로팅형 반도체 메모리 셀(Tr)로 구성되는 NOR 접속형 플래시 메모리 어레이 등가 회로의 4 비트분을 나타낸다.
도 3은 도 2에 대응하는 부분의 본 발명에 의한 메모리 셀 어레이의 레이아웃도를 나타낸다. 반도체 소자 영역은 워드 라인(WL) 방향으로 연속하고, 또한 비트 라인(BL) 방향으로는 등간격으로 배치된 홈형 절연 분리층(트랜치 아이솔레이션)(26)에 의해 절연 분리된다. 그 홈형 절연 분리층 간의 반도체 소자 영역 전면(全面)에 워드 라인(WL) 방향으로 연속한 매립 소스 확산층이 형성되고, 매립 소스 확산층 상부의 에피택시얼층(25)의 표면에는, 각 메모리 셀마다 고립된 드레인 확산층(28)이 형성되고, 에피택시얼층(25)의 양 확산층 간에 상하로 끼인 부분을 관통하는 제1 및 제2 홈(30, 32)이 형성되고, 그 측벽에 채널이 형성되도록 플로팅형 반도체 메모리 셀(Tr)이 구성된다. 비트 라인(BL)(40)은 드레인 도출 전극(41)에 의해 드레인 확산층(28)과 접속하고, 워드 라인(WL)(43)은 홈을 메우는 플로팅 게이트 전극과 접속하고 있다. A-A'와 B-B'는 비트 라인(BL)(40)과 워드 라인(WL)(43)의 각각을 따른 절단면을 표시하고, 이하에 나타내는 공정의 단면도로 참조된다.
실시예 1
도 4∼도 9는 본 발명의 불휘발성 반도체 기억 장치의 제1 실시 형태로서, 도 4∼도 6, 및 도 8은 각각의 제조 공정마다 도중의 장치 단면을 나타낸 장치 단면도, 도 7은 도 6의 공정 도중에서의 단면 사시도, 도 9는 도 8의 최종 공정에서의 단면도이다.
도 4a 참조 : P형 반도체 기판(21) 상의 이온 주입시의 손상 및 오염 방지를 위한 스루(through)막으로서 산화막(22)을 10nm 정도 형성하고, 그 위로부터 비소 이온(As+)(23)을 가속 전압 60keV, 도즈량 3.0×1015dose/cm2로 이온 주입하고, 900℃의 어닐로 활성화를 행하여, 소스 영역이 될 수 있는 n+ 확산층(24)을 형성하고, 그 후에 산화막(22)을 제거한다.
도 4b 참조 : P형 반도체 기판에 형성한 n+ 확산층(24) 상에 P형 에피택시얼층(25)을 1㎛ 성장시킨다. 이 P형 에피택시얼층(25)은 종형 MOS 트랜지스터의 채널이 형성되는 영역이므로, 불순물 농도나 막 두께는 MOS 트랜지스터의 소스·드레인 간 내압이나 채널 길이 등에 맞추어서 선택된다.
도 4c 참조 : 에피택시얼층(25) 상 전면에 질화막(막 두께 200nm, Si3N4) 등의 절연막을 성장시키고, 포토리소그래피 기술로 워드 라인(WL)(도 3의 43)에 평행한 소자 분리 영역 상에만 좁은 창을 갖는 패턴을 형성하고(도 3의 26의 위치), 이것을 마스크로 하여 실리콘(Si)을 수직으로 에칭하여, 소자 분리 영역에 깊이 1.5㎛의 홈을 형성한다. 이어서 도 4c를 참조한다. 홈의 깊이는 매몰한 n+ 확산층(24)의 하부보다 깊어서, 완전히 n+ 확산층(24)을 분단한다. 다음에, 통상의 방법으로 홈을 산화막으로 되메워서 홈형 절연 분리층(트랜치 아이솔레이션)(26)을 형성하며, 소스 n+ 확산층(24)은 띠 형상으로 분리된다. 그리고, 홈을 산화막으로 되메우기 전에, 비스듬한 방향으로부터의 이온 주입으로 홈의 측벽 및 저면에 홈형 절연 분리층(26)이 접하는 P형 에피택시얼층(25) 및 P형 기판(21)의 계면에 채널 컷용의 P+ 확산층이 형성된다(도시하지 않음).
도 4d 참조 : 포토리소그래피 기술로 레지스트 등의 마스크에 패턴을 형성하고, P형 에피택시얼층(25) 표면에 선택적으로 비소 이온(As+)(27)을 이온 주입하고, 각 소자마다 분리된 드레인 영역(도 3의 28)을 형성한다. 워드 라인 방향으로 서로 이웃하는 드레인 영역 간에 보론 이온(B+)을 주입하여 기생 채널을 방지하는 채널 컷을 형성한다.
도 5e 참조 : 질화막(막 두께 150nm, Si3N4) 등의 절연막(29)을 마스크로 하여 각 소자 영역의 대략 중앙에 이방성 에칭에 의해 드레인 n+ 확산층(28)보다 깊은 제1 홈(30)을 형성하고, 전면에 산화막(막 두께 150nm, CVD SiO2)을 퇴적한 후, 이방성 에칭에 의해 그 산화막의 평탄 부분을 제거하여 제1 홈(30)의 측벽부에만 사이드 월(측벽 절연막)(31)을 남긴다.
도 5f 참조 : 이 사이드 월(31)과 절연막(29)을 마스크로 하여 제1 홈(30)의 중앙에 재차 이방성 에칭에 의해 소스 n+ 확산층(24)까지 도달하는 제2 홈(32)을 형성한다.
도 5g 참조 : 사이드 월(31)과 절연막(29)을 제거하여, 노출한 실리콘(Si) 표면을 열산화에 의해 터널 산화막(33)(막 두께 10nm의 SiO2)을 성장시키고, 그 위에 플로팅 게이트 전극이 되는 인을 도프한 다결정 실리콘막(34)(막 두께 100nm의 poly-Si)을 퇴적하여, 포토리소그래피 기술로 제2 홈(32)의 상부를 덮어서, 워드 라인(WL) 방향으로는 각 소자 영역마다 분리하고, 또한 비트 라인(BL) 방향으로는 연속한 띠 형상 패턴을 형성한다.
도 6h 참조 : 띠 형상 다결정 실리콘막(34) 상에 열산화에 의해 층간 절연막(36)(막 두께 20nm의 SiO2와 Si3N4의 적층막)을 성장시키고, 이어서 콘트롤 게이트 전극이 되는 인을 도프한 다결정 실리콘막(37)(또는 고융점 메탈, 예를 들어 텅스텐(W), 코발트(Co), 탄탈륨(Ta), 몰리브덴(Mo), 티타늄(Ti) 등, 또는 이들의 고융점 메탈 실리사이드, 예를 들어 텅스텐 실리사이드(WSi2), 코발트 실리사이드(CoSi2), 탄탈륨 실리사이드(TaSi2), 몰리브덴 실리사이드(MoSi2), 티타늄 실리사이드(TiSi2) 등, 또는 인을 도프한 다결정 실리콘막과 메탈 실리사이드막의 2층 구조 등, 또는 인을 도프한 다결정 실리콘막과 고융점 메탈 간에 티타늄 나이트라이드(TiN) 등의 배리어 메탈을 끼운 샌드위치 구조 등이어도 좋다)을 홈부가 평탄화되도록 형성한다.
도 6i 참조 : 포토리소그래피 기술로 제2 홈(32)의 상부를 덮고, 비트 라인(BL) 방향으로는 각 소자 영역마다 상하 다결정 실리콘막(34, 37) 및 층간 절연막(36)을 절단 분리하고, 또한 워드 라인(WL) 방향으로는 다결정 실리콘막(37)이 연속한 띠 형상 패턴을 형성한다. 이 상태는 도 7의 단면 사시도에 나타낸다.
도 8j 참조 : 노출된 실리콘 표면에 산화막(SiO2 : 100nm)과 제1 층간 절연막(BPSG : 900nm 등)(39)을 형성한 후, 드레인 확산층(28)의 콘택트(41)와 비트 라인(BL)(40)의 패턴과, 제2 층간 절연막(44)을 퇴적하고, 또한 콘트롤 게이트의 저항을 저감시키기 위한 금속 배선(43)을 형성한다. 도 9는 워드 라인(WL)(43)의 각각을 따른 절단면(B-B')에서의 단면도를 표시하고, 콘트롤 게이트(38)의 도출 전극(42)과 소스 확산층의 도출 전극(45)이 각각 형성되는 것을 나타낸다. 도시되어 있지는 않지만, 또한 패시베이션용의 커버막을 웨이퍼 전면에 퇴적하고, 본딩 패드용의 콘택트 홀을 형성하여 웨이퍼 프로세스가 완성된다.
실시예 2
본 발명의 실시예 2에 대해 도 10∼도 13을 참조하여 설명한다.
우선, 웨이퍼 프로세스 공정의 최초로부터 제2 홈의 에칭에 의한 형성 직전까지는 실시예 1의 도 4a∼d, 도 5e∼f와 완전히 같으므로, 설명과 도면을 생략한다. 실시예 1의 도 5f에서는 제2 홈(32)은 매립 소스 확산층(24)에 도달한 위치에서 멈추게 하고 있으나, 실시예 2의 도 10g에서는 제2 홈(32)은 매립 소스 확산층(24)을 관통하여 그 아래의 반도체 기판(21)까지 도달하고 있다. 이 점이 실시예 1과 구조 상의 차이이다. 제조 방법으로서는, 실리콘의 이방성 에칭 시간을 홈(32)의 깊이만큼 길게 하면 된다. 제2 홈(32)의 형성 후의 공정은 실시예 1과 본질적으로 같으며, 도 10h ∼ 도 12는 도 6h ∼ 도 9에 각각 대응시켜 이해할 수 있다. 디바이스 특성 상, 실시예 1과 2의 어느 쪽이 유리한가는 주로 소스 확산층(24)과 제1 게이트 산화막(33)이 중첩하는 면적에 따른 정전 용량 C4의 대소 관계와, 반도체 기판(21)과 제1 게이트 산화막(33)이 중첩하는 면적에 따른 정전 용량 C1의 증가분을 감안해서 결정된다.
실시예 3
본 발명의 실시예 3에 대해 도 14∼도 18을 참조하여 설명한다.
우선, 웨이퍼 프로세스 공정의 최초로부터 제2 홈의 에칭에 의한 형성 직전까지는 실시예 1의 도 4a∼d와 본질적으로 같으므로, 설명과 도면을 생략한다. 실시예 1의 도 5e에서는 제1 홈(30)은 실리콘의 이방성 에칭에 의해 수직한 측벽이 만들어지는 데 비해, 도 14e에서는 제1 홈(50)은 실리콘의 등방성 에칭에 의해, 홈(50)의 측벽은 곡면을 이루고 있는 점이 구조적으로 다르다. 등방성 에칭에서는 에칭 마스크(절연막)(29)의 끝에 오버행(overhang)이 생기므로, 에칭 마스크(절연막)(29)의 개구는 완성된 제1 홈(50)의 개구부보다 작게 설계해야만 하는 것은 당연하다. 도 14f에서는, 에칭 마스크를 재차 사용하여 실리콘의 이방성 에칭을 행하여, 수직한 측벽을 갖는 제2 홈(52)을 형성한다. 제2 홈(52)은 저면이 매립 소스 확산층(24)에 도달한 위치에서 멈추게 하고 있다. 제1 홈의 등방성 에칭 후에, 동일한 에칭 마스크로 즉시 이방성 에칭을 행하여 제2 홈(52)을 형성할 수 있으므로, 공정의 간략화의 점에서 유리하다. 제2 홈(52)을 형성한 이후의 공정은 실시예 1의 경우와 본질적으로 같으므로, 설명의 반복을 생략한다.
실시예 4
본 발명의 실시예 4에 대해 도 19를 참조하여 설명한다.
구조에 관해서는, 제1 홈은 실시예 3과 마찬가지로 등방성 에칭에 의해, 홈의 측벽은 곡면을 이루고, 제2 홈은 실시예 2와 마찬가지로 매립 소스 확산층(24)을 관통해서 그 아래의 반도체 기판(21)까지 도달하고 있다. 따라서, 제조 공정에 관해서는, 제1 홈의 에칭에 의한 형성 직전까지는 실시예 1의 도 4a∼d와 본질적으로 같고, 제1 홈의 형성은 실시예 3과 본질적으로 같으며, 제2 홈의 형성은 실시예 2와 본질적으로 같으므로, 설명과 공정 도중의 도면을 생략한다.실시예 1 내지 실시예 4에서는, 어느 것이나 제1 홈의 깊이가 드레인 확산층보다 깊게 형성되어 있지만, 이것은 발명의 필요 조건은 아니다. 단, 소자의 미세화에 따라서, 일반적으로 얕은 드레인 확산층의 형성 기술은 성숙되어 있지만, 그보다도 더욱 얕은 제2 홈의 형성은 반드시 용이하다고 말할 수 없다. 따라서, 드레인 확산층이 극단적으로 얕은 경우에는, 제2 홈의 깊이는 그보다 깊게 되도록 설계해 두는 쪽이 소자 특성의 변동을 좁게 억제하는 관점에서 유리하다.
실시예 5
본 발명의 실시예 5에 대해 도 20을 참조하여 설명한다.
구조 상의 특징은 제1 홈의 깊이가 드레인 확산층(28)보다 얕게 형성되어 있는 점이다. 공정 상은 상술한 바와 같이 드레인 확산층이 극단적으로 얕을 경우에는, 제1 홈의 깊이가 드레인 확산층보다 깊어지지 않도록 세심한 주의가 필요하다. 소자 특성 상에서는, 제1 및 제2 홈의 개구 에어리어를 S1 및 S2라 하면, 실시예 1의 경우와 비교해서 양 개구에 끼인 에어리어(S1-S2)에 대응하여 드레인과 플로팅 게이트 간의 정전 용량 C3이 증대하고, 반대로 (S1-S2)의 에어리어에 대응하여 채널이 형성되는 영역의 에피택시얼층(25)과 플로팅 게이트 간의 정전 용량 C1이 감소한다. 또한, 부수적으로 C2 > C1도 가능해진다. 이러한 경향은 상술한 고속의 기입 및 판독이 가능한 플로팅형 반도체 메모리 셀에 대한 기술적 요청인 "C2와 C3이 모두 크고, C2 》C4"의 면에서도 바람직하다고 말할 수 있다.
본 발명에 의하면, 메모리 셀 구조를 반도체 기판 표면에 대해서 세로 방향으로 형성함으로써, 반도체 소자의 스케일링칙에 구속받지 않는 메모리 셀의 형성이 가능해진다. 플로팅 게이트 전극과 콘트롤 게이트 전극의 대향 면적을 종형 홈의 측벽부 전표면도 포함하도록 형성함으로써, 콘트롤 게이트와 플로팅 게이트 전극 간의 정전 용량 C2를 일반적인 종래형의 메모리 셀 구조에 비해 크게 취할 수 있으며, 종형 홈의 개구 주위 길이를 상부 드레인 영역에서는 넓게, 하부 소스 영역에서는 좁게 형성함으로써, 정전 용량 C3을 크게 하고, 하부 소스에서의 정전 용량 C4를 작게 할 수 있어서 C2 》C4가 가능해진다. 이에 따라, 플로팅 게이트에 걸리는 실효적인 Vfg가 높아지고, 결과적으로 기입 시간의 단축과 소거 시간의 단축이 가능해진다. 또한, n+ 소스 확산층을 절연 분리층 사이에 끼인 전 영역으로 넓힘으로써, 저저항의 매립 소스 라인의 형성이 가능해졌다. 이것도 소거 효율의 향상에 기여하고 있다. 환언하면, 소자 성능을 유지한 채로 고집적의 불휘발성 반도체 기억 장치를 제조할 수 있다.
도 1은 플로팅형 반도체 메모리 셀의 정전 용량 모델.
도 2는 본 발명의 실시예 1∼5에 의한 플로팅형 반도체 메모리 셀 어레이의 등가 회로.
도 3은 도 2에 대응한 레이아웃도.
도 4는 실시예 1의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(1).
도 5는 실시예 1의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(2).
도 6은 실시예 1의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(3).
도 7은 실시예 1의 도 6의 공정(i)에서의 도 3의 A-A'로 나타낸 선을 따라 절단한 단면 사시도.
도 8은 실시예 1의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(4).
도 9는 실시예 1의 도 8의 공정(j)에서의 도 3의 B-B'로 나타낸 선을 따라 절단한 단면 사시도.
도 10은 실시예 2의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(1).
도 11은 실시예 2의 도 7의 공정(i)에서의 도 3의 A-A'로 나타낸 선을 따라 절단한 단면 사시도.
도 12는 실시예 2의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(2).
도 13은 실시예 2의 도 12의 공정(j)에서의 도 3의 B-B'로 나타낸 선을 따라 절단한 단면도.
도 14는 실시예 3의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(1).
도 15는 실시예 3의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(2).
도 16은 실시예 3의 도 16의 공정(i)에서의 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도.
도 17은 실시예 3의 플로팅형 반도체 메모리 셀 어레이의 제조 공정을 나타내며, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도(3).
도 18은 실시예 3의 도 17의 공정(j)에서의 도 3의 B-B'로 나타낸 선을 따라 절단한 단면도.
도 19는 실시예 4의, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면도이며, 실시예 3의 도 15의 공정(i)에 대응하는 공정.
도 20은 실시예 5의, 도 3의 A-A'로 나타낸 선을 따라 절단한 단면 사시도.
도 21은 종래의 MOS형 불휘발성 반도체 기억 장치의 메모리 셀의 단면도.
[부호의 설명]
1, 21 반도체 기판 2 소자 분리의 산화막
3, 33, 53 제1 게이트 산화막 4 플로팅 게이트
5, 36, 56 제2 게이트 산화막 6, 38, 58 콘트롤 게이트
7 저농도 소스 불순물 확산층 8, 24 고농도 소스 불순물 확산층
9, 28 드레인 불순물 확산층 10, 31 사이드 월(측벽 절연막)
11, 39, 44 층간 절연막 12, 45 소스 도출 전극
13, 41 드레인 도출 전극 14, 42 콘트롤 게이트 도출 전극
C1 플로팅 게이트와 반도체 기판 간의 정전 용량
C2 콘트롤 게이트와 플로팅 게이트 간의 정전 용량
C3 플로팅 게이트와 드레인 불순물 확산층 간의 정전 용량
C4 플로팅 게이트와 소스 불순물 확산층 간의 정전 용량
BL, 40 비트 라인
WL, 43 워드 라인
Tr 트랜지스터
S 소스 라인
22 산화막
23, 27 이온 주입
25 에피택시얼층
26 홈형 절연 분리층
29 절연막(에칭 마스크)
30, 50 제1 홈
32, 52 제2 홈
34, 37, 54, 57 다결정 실리콘막

Claims (10)

1 도전형 반도체 기판 표면에 획정된 하나의 소자 영역에서, 상기 기판 표면에 형성된 역도전형의 소스층과,
상기 소스층 표면에 형성된 1 도전형 반도체층과,
상기 1 도전형 반도체층 표면에 형성된 드레인층과,
상기 드레인층을 관통하여 상기 1 도전형 반도체층까지 도달하는 제1 홈과,
상기 제1 홈의 저부에 형성되며 상기 1 도전형 반도체층을 관통하여 상기 소스층까지 도달하는 제2 홈과,
상기 홈의 내벽을 덮도록 형성된 제1 절연층과,
상기 홈 내에서 상기 제1 절연층 표면을 덮도록 형성된 제1 도체층과,
상기 홈 내에서 상기 제1 도체층 표면을 덮도록 형성된 제2 절연층과,
상기 홈 내에서 상기 제2 절연층을 덮도록 형성된 제2 도체층을 가지며,
상기 제1 홈의 개구부는 상기 제2 홈의 개구부보다 큰 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 반도체 기판의 상기 표면은 서로 교차하는 경계선에 의해 분할된 복수의 구획을 포함하며, 상기 소자 영역의 각각이 상기 구획의 각각을 점유하고, 상기 교차하는 경계선의 제1 방향에 평행한 경계선 상에 상기 드레인층 상면으로부터 상기 소스층 하면보다 깊은 위치까지 도달하는 연속된 절연 분리층을 가지며, 서로 이웃하는 한쌍의 상기 절연 분리층 사이에 끼인 영역 내에 서로 인접하여 나란히 선 제1 그룹에 속하는 일련의 복수의 소자 영역에 걸쳐서 상기 소스층이 연속해서 연재(延在)하고, 상기 제1 그룹에 속하는 일련의 복수의 소자 영역마다의 적어도 1 개소에 상기 연재하는 소스층으로부터 상기 표면 절연층 상면까지 도달하는 도출 전극을 가지며, 상기 도출 전극에 소스 배선층이 전기적으로 접속되고, 또한 상기 끼인 영역에 나란히 선 제2 그룹에 속하는 일련의 복수의 소자 영역에 걸쳐서 상기 제2 도체층이 연속해서 연재하고, 상기 제2 그룹에 속하는 일련의 복수의 소자 영역마다의 적어도 1 개소에 워드 배선층이 전기적으로 접속되고, 상기 제1 방향과 교차하는 제2 방향으로 나란히 선 제3 그룹에 속하는 일련의 복수의 소자 영역에 걸쳐서 비트 배선층이 연속해서 연재하고, 상기 제3 그룹에 속하는 각 소자 영역의 상기 드레인층마다에 상기 비트 배선층이 각각 전기적으로 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 소스층과 상기 드레인층 간의 상기 1 도전형의 반도체층으로서, 상기 제1 절연층에 의해 덮인 상기 홈의 내벽을 채널 영역으로 하고, 상기 제1 절연층을 게이트 절연층, 상기 제1 도체층을 플로팅 게이트 전극, 상기 제2 절연층을 플로팅 게이트·콘트롤 게이트 전극 간 절연층, 상기 제2 도체층을 콘트롤 게이트 전극으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서, 상기 콘트롤 게이트 전극과 상기 플로팅 게이트 전극 간의 정전 용량을 C2라 하고, 상기 플로팅 게이트 전극과 상기 소스층 간의 정전 용량을 C4라 할 때, C2 》C4의 관계가 성립하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 홈의 저면이 상기 소스층의 하면보다 아래에 위치하고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 홈의 상기 드레인층의 하면에서의 개구부의 주변 길이가 상면에서의 개구부의 길이보다 작은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제3항에 있어서, 상기 게이트 절연층은 상기 소스 배선층, 상기 비트 배선층, 상기 워드 배선층의 각 배선층에 인가하는 전압치의 소정의 조합에 의해 소정의 상기 소자 영역의 드레인층과 인접하는 상기 1 도전형의 반도체층 간의 애벌런시 브레이크다운(Avalanche breakdown)에 의해 발생한 핫 일렉트론(Hot-electron)이 투과하여 상기 플로팅 게이트 전극에 축적되고, 또 상기 전압치의 다른 소정의 조합에 의해 파울러 노르드하임형 터널링(Fowler-Nordheim tunneling)에 의해 상기 플로팅 게이트 전극으로부터 축적 전하를 소스층으로 빼낼 수 있는 막 두께를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
1 도전형 반도체 기판 표면에 제1 역도전형 반도체층을 형성하는 공정과,
상기 제1 역도전형 반도체층 상에 1 도전형의 반도체층을 형성하는 공정과,
상기 1 도전형의 반도체층 표면으로부터 상기 제1 역도전형 반도체층의 저면보다 깊은 위치까지 도달하는 절연 분리층을 서로 평행하게 등간격으로 형성하는 공정과,
상기 절연 분리층에 끼인 상기 1 도전형 반도체층 표면에 상기 절연 분리층에 평행한 방향으로 등간격으로 서로 떨어지고, 또한 상기 제1 역도전형 반도체층 상면보다 윗쪽으로 소정 거리 떨어진 복수의 제2 역도전형 반도체층을 형성하는 공정과,
상기 제2 역도전형 반도체층의 각각의 대략 중앙에 상기 제1 역도전형 반도체층보다 얕은 제1 홈을 형성하는 공정과,
상기 제1 홈의 저부 대략 중앙에 개구부의 주변 길이가 상기 제2 역도전형 반도체층의 상면에서의 상기 제1 홈의 개구부의 주변 길이보다 작은 개구를 가지며 적어도 상기 제1 역도전형 반도체층의 상면에 도달하는 제2 홈을 형성하는 공정과,
적어도 상기 제1 및 제2 홈 내의 표면을 덮도록 막 두께가 거의 균일한 제1 절연층을 형성하는 공정과,
적어도 상기 제1 및 제2 홈 내의 상기 제1 절연층의 표면을 덮고 또한 상기 제2 역도전형 반도체층 영역마다 적어도 상기 절연 분리층에 평행한 방향에 관해서는 서로 분리된 제1 도체층을 형성하는 공정과,
상기 제1 도체층의 표면 상에 상기 제1 및 제2 홈 내의 표면을 덮도록 막 두께가 거의 균일한 제2 절연층을 형성하는 공정과,
상기 제2 절연층 표면을 포함하는 상기 반도체 기판 표면에 상기 제1 및 제2 홈을 되메우고, 또한 상면이 거의 평탄한 제2 도체층을 형성하는 공정과,
상기 제2 도체층, 상기 제2 절연층 및 상기 제1 도체층을 형성하는 공정과,
상기 제2 도체층의 적어도 상기 제2 홈의 개구의 상부를 덮으며 상기 절연 분리층에 수직한 방향에 관해서는 서로 분리되고, 또한 상기 절연 분리층에 평행한 방향으로 연속하는 상기 제2 도체층의 영역을 남기고 다른 영역을 제거하는 공정과,
상기 남겨진 제2 도체층 영역 바로 아래의 상기 제2 절연층 및 상기 제1 도체층을 남기고 다른 영역의 상기 제2 절연층 및 상기 제1 도체층을 제거하는 공정과,
적어도 상기 남겨진 제2 도체층 및 제1 도체층의 노출 표면에 산화막을 형성하는 공정과,
이어서 전(全) 표면에 층간 절연층을 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
제8항에 있어서, 상기 제1 홈을 형성한 후, 상기 표면에 상기 제1 홈의 측면 상과 저면 상에서의 막 두께가 거의 균일한 실리콘 산화막을 형성하는 공정과, 상기 제1 홈의 측면 상에 상기 실리콘 산화막을 남기고 상기 표면의 평면 상의 상기 실리콘 산화막 및 상기 제1 홈의 저면 상의 상기 실리콘 산화막의 평탄부를 제거하는 공정과, 상기 제1 홈의 측면 상에 남겨진 상기 실리콘 산화막을 마스크로 하여 상기 제1 홈의 노출된 저면의 반도체층에 수직 방향으로 이방성 에칭을 행하여 상기 제2 홈을 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
제8항에 있어서, 상기 제1 홈을 형성하는 공정에서, 상기 제2 역도전형 반도체층의 형성 후, 상기 제2 역도전형 반도체층의 대략 중앙에 개구를 갖는 질화막을 형성하는 공정과, 상기 질화막을 마스크로 하여 하층의 반도체층에 등방성 에칭을 행하여 상기 제1 홈을 형성하는 공정과, 상기 마스크를 재차 사용하여 수직 방향으로 이방성 에칭을 행하여 상기 제2 홈을 형성하는 공정을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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