KR100677801B1 - 반도체 기억 장치와 그 제조 방법 - Google Patents

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KR100677801B1
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가부시끼가이샤 도시바
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Abstract

메모리 셀 영역과 주변 회로 영역을 갖는 반도체 기억 장치에 있어서, 메모리 셀 영역에 있어서는 수율 향상을 위해 트렌치 홈을 얕게 형성하고, 주변 회로의, 특히 고전압 트랜지스터 영역에 있어서는, 소자 분리 내압을 높이기 위해 트렌치 홈을 깊게 형성한 반도체 기억 장치 및 제조 방법을 제공한다.
메모리 셀 영역에 있어서는, 전하 축적 절연막인 ONO 막(15)을 배치한 복수의 메모리 셀 트랜지스터를 형성하고, 이 트랜지스터에 적용되는 소자 분리 홈(6)은 가늘고 얕게 형성하고, 주변 회로 영역에 있어서는, 메모리 셀 영역에 있어서의 ONO막(15)과는 다른 구조의 게이트 절연막(16, 17)을 배치하고, 고전압용과 저전압용의 2가지 종류의 트랜지스터를 형성하고, 적어도 고전압용의 트랜지스터에 적용되는 소자 분리 홈(23)은 굵고 깊게 형성하는 것에 의해, 메모리 셀 영역의 집적도와 수율을 향상시키고, 주변 회로부에서의 내압을 확보한다.
메모리 셀 영역, 주변 회로 영역, 소자 분리 홈, 내압

Description

반도체 기억 장치와 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1는 본 발명의, 실시예 1의 반도체 기억 장치의 단면도.
도 2는 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 3은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 4는 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 5는 본 발명의, 실시예 l의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 6은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 7은 본 발명의, 실시예 l의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 8은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 9는 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 10은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 11은 본 발명의, 실시예 l의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 12는 본 발명의, 실시예 1의 반도체 기억 장치의 제조 분주를 설명하기 위한 하나의 공정 단면도.
도 13은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 14는 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 15는 본 발명의, 실시예 l의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 16은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 17은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 18은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설문하기 위한 하나의 공정 단면도.
도 19는 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 20은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 21은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 22는 본 발명의, 실시예 l의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 23은 본 발명의, 실시예 1의 반도체 기억 장치의 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 24는 본 발명의, 실시예 l의 반도체 기억 장치의 제조 공정에서의 특성을 설명하기 위한 단면도.
도 25는 본 발명의 실시예 2의 반도체 기억 장치의 단면도.
도 26은 본 발명의 실시예 3의 반도체 기억 장치의 단면도이.
도 27은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 28은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 29는 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 30은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 31은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 32는 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 33은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 34는 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 35는 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 36은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 37은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 38은 본 발명의 실시예 3의 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 39는 본 발명의 실시예 4의 반도체 기억 장치의 구조와 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 40은 본 발명의, 실시예 4의 십 도체 기억 장치의 구조와 제조 방법을 설명하기 위한 하나의 공정 단면도.
도 41은 종래의 NOMOS 형의 반도체 기억 장치의 일례를 도시하는 평면도.
도 42는 도 41에 도시한 메모리 셀부의, 제1 구성 예인 AND 형의 구성을 나타내는 등가 회로도.
도 43은 도 41에 도시한 메모리 셀부의, 제2 구성 예인 NOR 형의 구성을 나타내는 등가 회로도.
도 44는 도 41에 도시한 메모리 셀부의, 제3 구성 예인 Virtual Ground Array 형의 구성을 나타내는 등가 회로도.
도 45는 도 41에 도시한 메모리 셀부의, 제4의 구성예인 NAND 형의 구성을 도시하는 부분 등가 회로도.
도 46은 도 45에 도시한 바와 같은 구성의 메모리 셀(1)을 갖는 반도체 기억 장치의 부분 평면도.
도 47은 종래의 반도체 기억 장치의 단면도.
도 48은 종래의 반도체 기억 장치의 제조 공정을 설명하기 위한 하나의 공정 단면도.
도 49는 종래의 반도체 기억 장치의 제조 공정을 설명하기 위한 하나의 공정 단면도.
도 50은 종래의 반도체 기억 장치의 제조 공정을 설명하기 위한 하나의 공정 단면도.
도 51은 공정의 하나로서 리소그래피 공정을 이용하여 형성한 메모리 영역과 고 내압 Tr 영역의 경계부의 주요부에 있어서의 평면도와 단면도를 상호 관련시켜 나타낸 도면.
도 52는 공정의 하나로서 자기 정합적인 공정을 이용하여 형성한 메모리 영역과 고 내압 Tr 영역의 경계부의 주요부에 있어서의 평면도와 단면도를 상호 관련시켜 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 메모리 셀
2: 주변 회로부
3: 소스선 컨택트
4: 비트선 컨택트
5: NAND 셀 블록
6, 23: 소자 분리홈
7: 소자 분리 영역
8: 소스·드레인 영역
9: P형 기판
10: N형 웰
11: P형 웰
12: 터널 절연막
13: 전하축적층
14: 블록 절연막
15: ONO 막
16, 17: 게이트 절연막
18: 제1 게이트 전극
19: 제2 게이트 전극
20: 마스크 절연막
21: 배리어 절연막
22: 층간 절연막
24: 신호선
25: 컨택트
26: 기판
27: P형 영역
28, 29, 34, 36: 레지스트
30: 제1 절연막
31: 제2 절연막
32: 단차부
33: 절연재
35: 게이트 전극재
37: 측벽 절연막
38: 게이트 전극 상면
39: 소자 분리 상면
40: 층간막 상면
41: 기억 영역
42: 제어 영역
43: 게이트 컨택트 플러그
44: 게이트 배선
본 발명은, 반도체 기억 장치와 그 제조 방법에 관한 것으로, 특히, 불휘발성 메모리 셀의 고밀도화와 고 내압화를 양립시킨 장치와 그 제조 방법에 관한 것이다.
전기적으로 기입 소거 가능한 불휘발성의 반도체 기억 장치의 일종으로서, 실리콘 질화막 중에 전하를 트랩시킴으로써 데이터를 기억하는, 소위 MONOS(금속- 산화 실리콘막- 질화 실리콘막- 산화 실리콘막- 반도체)형 메모리 셀이 알려져 있다. MONOS형 메모리는 부유 게이트형 메모리와 비교하여 저전압으로 기입, 소거가 가능하고, 또한, 적층 게이트 구조가 필요한 부유 게이트형 메모리 셀에 대하여, 단층 게이트 구조의 MONOS 형 메모리 셀은 게이트의 어스펙트비가 작기 때문에, 소자의 미세화에 적합하다고 하는 특징이 있다(예를 들면, 특허 문헌 l 참조).
이 문헌에 개시된 반도체 기억 장치는, 도 41의 평면도에 도시한 바와 같이, MONOS형 트랜지스터로 구성되는 메모리 셀(1) 외에, MOS 형 트랜지스터에 의한 로직 회로를 구성하는 주변 회로부(2)를 갖는다. 주변 회로부(2)는, 또한, 박막의 게이트 산화막을 갖는 저전압계 트랜지스터와, 후막의 게이트 산화막을 갖는 고전압계 트랜지스터로 구성된다.
도 42는, 도 41에 도시된 메모리 셀(1)의, 제1 예의 등가 회로도를 도시하는 것으로, 특히 AND 형의 구성을 예시하는 것이다.
도 42에서 도시한 바와 같이, 메모리 셀(1)은, 매트릭스 형상으로 배치되는 트랜지스터 MOl, MO2, MO3, ···, Ml1, M22, M33,···, M153에 의해 구성된다. 각 트랜지스터는 주지의 MONOS 구조를 이루고, 각각의 게이트에 부유 게이트에 의한 전하 축적층을 구비하여, EEPROM으로서의 기능이 부여되어 있다.
그런데, 이러한 기본 구조를 갖는 메모리 셀(1)에는, 복수개의 데이터 선택을 위한 워드선 WLO, WL1, WL2, WL3∼WL14, WL15가 접속된다. 그리고, 워드선 WLO는, 트랜지스터 MO1, M02, M03의 각 제어 게이트에 접속되고, 워드선 WL1은, 트랜지스터 Ml1, M12, M13의 각 제어 게이트에 접속되며, 이하 마찬가지로 워드선 WLl5까지, 각각 대응하는 트랜지스터의 각 제어 게이트에 접속된다.
또한, 트랜지스터 MO1, M11, M21∼M15l은, 병렬로 배치되지만, 각각의 일단(드레인)은, 선택 트랜지스터 SS1을 개재하여 데이터 전송선인 비트선 BL1에 접속되고, 각각의 타단(소스)은, 선택 트랜지스터 GS1를 개재하여 공통 소스선 SL에 접속된다. 마찬가지로 하여, 트랜지스터 M02, M12, M22∼M152는, 병렬로 배치되고, 각각의 일단은, 선택 트랜지스터 SS2를 개재하여 비트선 BL2에 접속되고, 각각의 타 단은, 선택 트랜지스터 GS2를 개재하여 공통 소스선 SL에 접속된다. 트랜지스터 M02, M12, M22∼M152에 대해서도 마찬가지이다.
이상과 같은 구성을 통하여, 소위 AND 형의 메모리 셀(1)이 구성된다. 또, 그 동작에 대해서는, 잘 알려져 있기 때문에, 설명을 생략한다.
도 43는, 도 4l에 도시한 메모리 셀(1)의, 제2 예의 등가 회로도를 도시하는 것dmfh, 특히 NOR 형의 구성을 예시하는 것이다.
도 43에서 도시한 바와 같이, 메모리 셀(1)은, 매트릭스 형상으로 배치되는 트랜지스터 MO1, MO2, ···, Mll, M12, ···, M22에 의해 구성된다. 각 트랜지스터는 주지의 MONOS 구조를 이루고, 각각의 게이트에 부유 게이트에 의한 전하 축적층을 구비하여, EEPR0M으로서의 기능이 부여되어 있다.
그런데, 이러한 기본 구조를 갖는 메모리 셀(1)에는, 복수개의 데이터 선택선인 워드선 WLO, WL1, WL2, ···가 접속된다. 그리고, 워드선 WLO는, 트랜지스터 M01, M02의 각 제어 게이트에 접속되고, 데이터 선택선 WL1은, 트랜지스터 Ml1, M12의 각 제어 게이트에 접속되고, 이하 마찬가지로, 각각 대응하는 트랜지스터의 각 제어 게이트에 접속된다.
또, 트랜지스터 MOl, Mll, M21의 각각의 일단(드레인)은, 데이터 전송선인 비트선 BL1에 접속되고, 각각의 타단(소스)은, 공통 소스선 SL에 접속된다.
이상과 같은 구성을 통하여, 소위 NOR 형의 메모리 셀(1)이 구성된다. 또, 그 동작에 대해서는, 잘 알려져 있기 때문에, 설명을 생략한다.
도 44는, 도 41에 도시된 메모리 셀(1)의, 제3 예의 등가 회로도를 도시하는 것으로, 특히 Virtual Ground Array 형의 구성을 예시하는 것이다.
도 44에서 도시한 바와 같이, 메모리 셀(1)은, 매트릭스 형상으로 배치되는 트랜지스터 M(m), M(m)', M(m+ 1), M(m+ 1)' ···에 의해 구성된다. 각 트랜지스터는 주지의 MONOS 구조를 이루고, 각각의 게이트에 부유 게이트에 의한 전하 축적층을 구비하여, EEPROM으로서의 기능이 부여되어 있다.
그런데, 이러한 기본 구조를 갖는 메모리 셀(1)에는, 복수개의 데이터 선택선인 워드선 WL(m), WL(m+1), ···이 접속된다. 그리고, 워드선 W(m)은, 트랜지스터 M(m), M(m)', ···의 각 제어 게이트에 접속되고, 워드선 WL(m+ 1)은, 트랜지스터 M(m+ 1), M(m+ 1)',···의 각 제어 게이트에 접속된다.
또, 트랜지스터 M(m), M(m+ 1) 또는 M(m)', M(m+ 1)'은, 병렬로 배치되지만, 각각의 일단(드레인)은, 선택 트랜지스터 SS2를 개재하여, 데이터 전송선인 비트선 BL(n)에 접속되고, 각각의 타단(소스)은, 선택 트랜지스터 SSl, SS3을 개재하여, 비트선 BL(n+ 1)에 접속된다.
이상과 같은 구성을 통해, 소위 Virtual Ground Array 형의 메모리 셀(1)이 구성된다. 또, 그 동작에 대하여는, 잘 알려져 있기 때문에, 설명을 생략한다.
도 45는, 도 41에 도시된 메모리 셀(1)의, 제4 예의 등가 회로도를 도시하는 것으로, 특히 도 41의 메모리 셀(1)로서 일반적으로 알려진 NAND 형 EEPROM을 채용한 경우를 예시하는 것이다.
도 45에서 도시한 바와 같이, 메모리 셀(1)의 1 번들분을 구성하는 MOS 형 트랜지스터 M0, M1, M2, M3,···, Ml4, M15는 직렬 접속된다. 각 트랜지스터는 주지의 MONOS 구조로, 전하 축적 전극을 갖는 MIS 트랜지스터로 이루어지는 불휘발성 메모리 기능이 부여되어 있다. 각 트랜지스터 M0∼M15의 게이트 전극, 다시 말하면 제어 게이트에는 워드선을 구성하는 데이터 선택선 WLO∼WL15가 접속된다. 또, 각 트랜지스터 MO∼M15의 백 게이트에는 웰 전위 WeLL이 공급된다.
직렬 접속되는 트랜지스터 M0∼M15의 일단의 트랜지스터 M0은, 선택 트랜지스터 S1을 개재하여 비트선 BL에 접속되고, 타단의 트랜지스터 M15는, 선택 트랜지스터 S2를 개재하여 소스선 SL에 접속된다. 또, 선택 트랜지스터 Sl의 게이트에는 SSL 신호선이 접속되고, 선택 트랜지스터 S2의 게이트에는 GSL 신호선이 접속된다.
여기서 메모리 셀(l)에는, SSL 신호선 및 GSL 신호선이 접속되지만, 이들의 블록 선택선은, 하나의 블록에는 적어도 하나 있으면 되고, 예를 들면 고밀도화를 위해, 데이터 선택선 WLO∼WL15과 동일 방향에 형성된다.
이상과 같은 구성을 통하여, 소위 NAND 셀 블록이 구성되지만, 그 동작이나 구성 등에 대해서는, 잘 알려져 있기 때문에, 설명을 생략한다.
도 46는, 도 45에 도시한 바와 같은 구성의 메모리 셀(1)을 갖는 반도체 기억 장치의 부분 평면도 패턴을 도시하는 것으로, 셀 구조를 알기 쉽게 나타내기 위해, 제어 게이트 전극보다도 아래의 구조만을 나타내고 있다.
도 46로부터 알 수 있듯이, 메모리 셀(1)은, 도면에서 상하 방향으로 뻗어있는 복수의 비트선 BL이 형성되어 있다. 이 비트선 BL의 두께 방향의 하측에는, 도면 중 가로 방향으로 뻗어있는 복수의 워드선 WLO∼WL15가 배치되어 있다. 각 워드선 WL0∼WL15의 사이에는, 비트선 BL의 아래 이외의 부분에 소자 분리 영역(7)이 형성되어, 소스·드레인 영역(8)이 절연 분리되어 있다. 또한 비트선 BL의 SSL 신호선에 인접한 소스·드레인 영역(8)에는, 비트선 컨택트(4)가 형성되어 있고, 비트선 BL의 GSL 신호선에 인접한 영역에는, 접지 전위가 공급되는 소스선 컨택트(3)가 접속되어 있다.
도 47은, 종래의 반도체 기억 장치의 단면도를 도시하는 것으로, 도 46의 A-A'선으로 얻은 단면을 (A)에, B-B'선으로 얻은 단면을 (B)에 각각 도시함 와 같이, 도 41의 주변 회로부(2)의 단면을(C),(D)에 각각 도시한다. 또, 도 47(A)는 메모리 셀(1)의 게이트 단면에 상당하며, 동도(B)는, 메모리 셀(1)의 소자 분리 단면에 상당한다. 또한, (C)는 주변 회로부(2)의 저전압 트랜지스터 영역에 대응하며, (D)는 주변 회로부(2)의 고전압 트랜지스터 영역에 상당한다.
도 47(A),(B)에 있어서 도시한 바와 같이, 메모리 셀(1) 영역에서는, P형 기판(9)의 위에 N형 웰(10)이 형성되고, N형 웰(10)의 위에는, 예를 들면, 보론또는 인듐 등의 불순물 농도가 1014∼1019(㎝-3)의 P형 웰(11)이 형성되어 있다. 즉, 메모리 셀(1)부에서는, P형 기판(9)의 위에, N형 웰(10), P형 웰(11)을 형성하여, 기판(26)이 구성된다.
메모리 셀(1)의 영역에서는, 이 기판(26)의 소스·드레인 영역(8)에 끼워지는 영역에, 예를 들면, 0.5∼l0nm의 두께의 실리콘 산화막 또는 옥시니트라이드막에 의한 터널 절연막(12)이 제1 절연막으로서 형성되어 있다.
또한, 터널 절연막(12)의 위에는, 예를 들면, 실리콘 질화막으로 이루어진 전하 축적층(13)이 3∼50 nm의 두께로 형성되어 있다.
이 위에, 예를 들면, 실리콘 산화막 또는 옥시나이트라이드막으로 이루어진 블록 절연막(14)을 형성한다.
이상과 같이 하여, 터널 절연막(12), 전하 축적층(13), 블록 절연막(14)의 적층 구조로 구성된 ONO 막(15)이 형성된다.
계속해서, ONO 막(15)의 위에는, 예를 들면, 인이 1×1019∼1× 1021(cm-3)의 범위에서 불순물이 첨가된 폴리실리콘층으로 이루어지는 제1 게이트 전극(18)이 l0∼5OOnm의 두께로 형성되어 있다.
그 위에, 예를 들면, WSi, NiSi, MoSi, TiSi, CoSi 등의 금속의 뒷받침층을 1∼500 nm의 두께로 형성하여, 제2 전극(19)을 구성한다. 또한, 그 위에, 실리콘 산화막 또는 실리콘 질화막 등의 마스크 절연막(20)이, 10∼300nm의 두께로 형성된다.
이상과 같이 하여 형성되는 게이트 영역에서는, 트랜지스터의 측벽에 측벽 절연막(37)이 배치된다.
또한, 그 위에, 배리어 절연막(21), 층간 절연막(22)이 적층되고, 층간 절연막(22)의 위에 비트선 BL이 배치된다. 비트선 BL과 소스·드레인 영역(8)의 사이는, 비트선 컨택트(4)에 의해서 접속된다.
메모리 셀(1) 영역에서는, P형 웰(11)은 N형 웰(10)에 의해서 P형 기판(9)와는 분리되어 있기 때문에, P형 웰(11)에는, P형 기판(9)과 독립적으로 전압을 인가 할 수 있다. 이러한 구조는, 메모리 소거 시의 승압 회로의 부하를 경감하여, 소비 전력을 억제하기 때문에 바람직하다.
한편, 도 47(C)에 도시한 바와 같이, 주변 회로부(2)의 저전압계 트랜지스터 영역(LV 영역)에서는, P형 기판(9)의 위에 P형 웰(11)을 형성하여, 기판(26)이 구성된다.
저전압 트랜지스터 영역에서는, 이 기판(26)의 소스·드레인 영역(8)에 끼워지는 영역에, 예를 들면, 0.5∼10 nm의 두께의 실리콘 산화막 또는 옥시니트라이드막에 의한 게이트 절연막(16)이 형성된다. 그 위에는, 폴리실리콘층으로 이루어지는 10∼500 nm의 두께의 제1 게이트 전극(l8)이 형성되어 있다.
그 위에, 예를 들면, WSi, NiSi, MoSi, TiSi, CoSi 등의 금속의 뒷받침층을 1∼500 nm의 두께로 형성하여, 제2 전극(19)을 구성한다. 또한, 그 위에, 실리콘 산화막 또는 실리콘 질화막 등의 마스크 절연막(20)이, 10∼300 nm의 두께로 형성된다.
이상과 같이 형성되는 트랜지스터의 측벽에는 측벽 절연막(37)이 배치된다.
또한, 그 위에, 배리어 절연막(21), 층간 절연막(22)이 적층되고, 층간 절연막(22)의 위에 신호선(24)이 배치된다. 신호선(24)과 소스· 드레인 영역(8)의 사이는, 컨택트(25)에 의해서 접속된다.
또한, 도 47(D)에 도시한 바와 같이, 고전압계 트랜지스터 영역(HV 영역)에서는, P형 기판(9) 상의, 소스. 드레인 영역(8)에 끼워지는 영역에, 예를 들면, 10∼50 nm의 두께의 실리콘 산화막 또는 옥시나이트라이드막에 의한 게이트 절연막(17)이 형성된다. 또한, 그 위에는, 폴리실리콘층으로 이루어지는 10∼500 nm의 두께의 제1 게이트 전극(18)이 형성되어 있다.
그 위에, 예를 들면, WSi, NiSi, MoSi, TiSi, CoSi 등의 금속의 뒷받침층을 1∼500 nm의 두께로 형성하여, 제2 전극(19)을 구성한다.
또한, 그 위에, 실리콘 산화막 또는 실리콘 질화막 등의 마스크 절연막(20)이, 10∼300 nm의 두께로 형성된다.
이상과 같이 하여 형성되는 트랜지스터의 측벽에는 측벽 절연막(37)이 배치된다.
또한, 그 위에, 배리어 절연막(21), 층간 절연막(22)이 적층되고, 층간 절연막(22)의 위에 신호선(24)이 배치된다. 신호선(24)과 소스·드레인 영역(8)의 사이는, 컨택트(25)에 의해서 접속된다.
또, 저 전압 트랜지스터 영역에서의 게이트 절연막(16)의 두께와, 고 전압 트랜지스터 영역에서의 게이트 절연막(17)의 두께를 비교하면, 고전압 트랜지스터 영역쪽이 두껍지만, 이것은 내압을 얻기 위해서이다.
또한, 도 47(B),(C),(D)에 도시한 바와 같이, 메모리 셀(1)의 소자 분리 영역 및 주변 회로부(2)의 저전압 트랜지스터 영역, 고전압 트랜지스터 영역에는, 소자 분리를 위해, STI 홈(트렌치 홈)이 소자 분리홈(6, 23)으로서 형성된다.
또한, 도 47(D)에 도시한 바와 같이, 고전압 트랜지스터 영역의 소자 분리홈(23)의 바닥부에는, 불순물에 의한 P형 영역(27)이 형성되지만, P형 영역(27)의 불순물 농도는, P형 기판(9)보다도 고농도인 것이, 소자 분리 내압을 높이는 점에서 바람직하다.
도 47의 (B),(C)로부터 분명한 바와 같이, 메모리 셀(1)의 영역 및 주변 회로부(2)의 저전압 트랜지스터 영역에서는, 비교적 깊은 트렌치홈에 의해, 비교적 깊은 소자 분리홈(6)이 형성된다.
한편, 도 47(D)로부터 분명한 바와 같이, 주변 회로부(2)의 고전압 트랜지스터 영역에서는, 비교적 얕은 트렌치홈에 의해, 비교적 얕은 소자 분리부(2)가 형성된다.
계속해서, 이상과 같은 구성을 갖는 종래의 반도체 기억 장치의 제조 방법에 대하여, 도 48 - 도 50의 단면도에 기초하여, 순서대로 설명한다.
덧붙여서 말하면, 도 48 - 도 50의, 각각(A),(B),(C),(D)은, 도 47의(A),(B),(C),(D)에 도시한 영역에 대응한다.
또, 도 48 - 도 50에서는, 설명을 간단히 하기 위해서, P형 기판(9) 상의, N형 웰(l0)이나 P형 웰(11), 소자 분리홈(23)의 바닥부의 P형 영역(27)은 도시하지 않으나, 이들을 통합하여 기판(26)으로서 도시한다.
우선, 도시되어 있지는 않으나, 기판(26) 위에, 5 nm ~ 15 nm의 희생 산화막을 형성한 후, 필요에 따라, 메모리 셀(1) 및 주변 회로부(2)의 웰이나 채널 불순물의 주입을 행하여, 기판(26)의 기본 구성을 만든다.
계속해서, 희생 산화막을 박리하여, 기판(26)의 위, 전체에 주변 회로부(2)의 고전압 트랜지스터 영역에서의 게이트 절연막(17)이 되는 실리콘 산화막 또는 실리콘 질화막을 형성한다. 여기서 게이트 절연막(17)은, 후의 공정에서 막 두께가 변동하는 것을 예상하여, 최종적으로 목표하는 막 두께로 되도록, 예를 들면 400nm 정도의 막 두께로 조정해 둔다.
계속해서, 고전압 트랜지스터 영역을 레지스트로 피복하여 메모리 셀 영역 및 저전압 트랜지스터 영역에서 게이트 절연막(17)을 박리한다. 그 결과, 고전압 트랜지스터 영역에 있어서 게이트 절연막(17)이 남는다.
계속해서, 레지스트를 박리하고, MONOS 메모리 셀의 터널 절연막(12)으로서, 예를 들면 0.5 nm∼5 nm의 두께로 이루어지는 실리콘 산화막 또는 실리콘 질화막을 형성한다. 또한, 그 위에, 실리콘 산화막이나 실리콘 질화막, HfO2, Ta2O5, TiO2, A12O3 등의 절연막을 퇴적하여, 전하 축적층(13)을 형성한다.
이 위에, 1 nm∼20 nm의 실리콘 산화막 또는 실리콘 질화막의 블록 절연막(14)을 형성한다.
이상과 같은 공정을 거쳐, 메모리 셀 영역 및 저 전압 트랜지스터 영역에서는, 터널 절연막(12), 전하 축적층(13), 블록 절연막(14)의 3층 구조로 이루어지는 ONO 막(15)이, 고전압 트랜지스터 영역에서는 게이트 절연막(17), 전하 축적층(13), 블록 절연막(14)으로 이루어지는 ONO 막(15)이 각각 형성되는 것으로 된다.
계속해서, 소자 분리 영역의 매립재를 평탄화하는 CMP 법의 스토퍼막(30)으로서, 예를 들면, 10 nm∼500 nm 정도의 실리콘 질화막을 퇴적한다. 또한, 그 위에, 소자 분리 영역의 이방성 에칭의 마스크재(3l)로서, 예를 들면, 10 nm ~ 500 nm의 실리콘 산화막을 퇴적한다.
이상과 같은 공정을 거쳐, 도 48(A)∼(D)에 도시한 바와 같은 각 영역의 단면이 얻어지지만, 도면에서도 알 수 있듯이, 고전압 트랜지스터 영역의 게이트 절연막(l7)의 막 두께는, 게이트 영역이나 소자 분리 영역 및 저전압 트랜지스터 영역의 터널 절연막(12)의 막 두께에 비교하여 두껍다. 이 때문에, 고전압 트랜지스터 영역에서의 마스크재(31)의 상표면의 높이는, 다른 영역에서의 마스크재(31)의 상표면의 높이에 비교하여 높다.
계속해서, 도 49에 도시한 바와 같이, 포토리소그래피에 의해, 도시하지 않은 레지스트를 패터닝하여, 마스크재(31)를 이방성 에칭 가공하고, 계속해서, 스토퍼막(30)을 가공한다.
또한, 이어서, 도 50(3)에 도시한 바와 같이, 또한, 이방성 에칭에 의해, 블록 절연막(14), 전하 축적층(13), 터널 절연막(12), 게이트 절연막(17), P형 웰(11)을 원하는 깊이까지 에칭 가공하여, 소자 분리 영역 및 저전압 트랜지스터 영역에서의 소자 분리홈(6), 및 고전압 트랜지스터 영역에서의 소자 분리홈(23)으로서 트렌치를 형성한다.
이 때에, 도 50(B),(C) 및(D)에 도시한 바와 같이, 고전압 트랜지스터 영역에서는, 게이트 절연막(17)의 막 두께가, 소자 분리 영역이나 저전압 트랜지스터 영역의 터널 절연막(12)의 막 두께보다도 두껍기 때문에, 그 두께의 추가분에 대응하여, 고전압 트랜지스터 영역에서 소자 분리홈(23)의 깊이는, 소자 분리 영역 및 저전압 트랜지스터 영역에서의 소자 분리홈(6)의 깊이보다도 얕다.
또, 도 48 - 도 50(A),(B)에 도시하는 메모리 셀(1)의 영역에서의 트랜지스터의 크기는, 도 48 - 도 50(C),(D)에 도시하는 주변 회로(2)의 영역에서의 트랜지스터의 크기에 대하여, 비교적 작기 때문에, 소자 분리홈(6)의 폭이나 간격은 작게 형성되어 있다.
이상 설명한 바와 같은 공정 외에, 종래 기술로서 인용한 특개2002-313967호 공보에 개시된 것과 마찬가지의 공정을 더 거쳐, 도 47의 단면도에 나타낸 바와 같은 반도체 기억 장치를 얻는다.
이상과 같은 공정을 거쳐, 도 47에 도시한 바와 같은 반도체 기억 장치를 제조하지만, 일반적으로, 소자 분리 내압을 높게 유지하기 위해서는, 소자 분리홈(6, 23)은 깊은 것이 바람직하다. 덧붙여서 말하면, 여기서 소자 분리홈의 깊이는 기판(26)의 상면의 높이로부터, 소자 분리홈(6,23)의 저면까지의 거리로 정의한다. 즉, 고전압 트랜지스터 영역에서는, 내압을 높이기 위해서, 소자 분리홈(23)은 깊은 쪽이 바람직하다.
한편, 메모리 영역에서는, 대용량화를 위해서는, 소자의 고밀도화나 소자의 고정밀화가 큰 과제이고, 소자 분리홈(6)은, 그 폭, 간격을 모두 좁게 형성할 필요가 있다. 그 때에, 제조를 쉽게 하여, 수율을 향상시키기위해서는, 소자 분리홈(6, 23)은 얕은 쪽이 좋다. 이것은 트렌치홈이 깊으면, 트렌치홈을 매립할 때의, 매립 어스펙트비가 커져, 양호한 매립 특성을 실현하는 것이 곤란하게 되기 때문이다.
이것에 대하여, 종래의 반도체 기억 장치와 그 제조 방법에 따르면, 고전압 트랜지스터 영역에서의 소자 분리홈(23)의 깊이는, 메모리 셀 영역이나 저전압 트 랜지스터 영역의 소자 분리홈(6)의 깊이보다도 얕게 형성되어 있다.
[특허 문헌1] 특개2002-313967호 공보
종래의 반도체 기억 장치와 그 제조 방법은, 이상 설명한 바와 같이 구성되어 있기 때문에, 이하에 열거하는 문제점이 있다.
고전압 트랜지스터 영역에서, 소자 분리 내압을 높게 유지하기 위해서는, 깊게 형성되는 것이 바람직하다고 되는, 소자 분리홈(23)이, 다른 영역에 비교하고 얕게 형성되어 있다. 즉, 내압을 높이는 것이 곤란한 구성으로 되어 있다.
한편, 메모리 영역에서는, 제조 수율을 향상시키기 위해서는, 얕게 형성되는 것이 바람직하다고 되는, 소자 분리홈(6)이, 비교적 깊게 형성되어 있다. 즉, 수율 향상이 곤란한 구성으로 되어 있다.
또한, 주변 회로부(2)에서도, 저전압 트랜지스터 영역에서는, 취급하는 전압이 낮기 때문에, 소자 분리홈(6)을 구성하는 트렌치홈은, 특히 깊을 필요는 없고, 수율을 떨어뜨리면서까지, 깊은 소자 분리홈(6)으로 할 필요는 없다.
즉, 종래의 반도체 기억 장치와 그 제조 방법에서는, 수율 향상을 위해, 얕은 쪽이 바람직한 메모리 셀(1) 영역에서의 트렌치홈이, 깊게 형성되고, 소자 분리 내압을 높이기 위해서는 깊은 쪽이 바람직한 주변 회로부(2)의 고전압 트랜지스터 영역에서의 트렌치홈이, 역으로 얕게 형성된다고 한다고 하는 상반되는 문제점이 있다.
따라서, 본 발명의 목적은, 상기한 바와 같은 종래 기술의 문제점을 해소하 여, 메모리 셀 영역에서는 수율 향상를 위해 트렌치홈을 얕게 형성하고, 주변 회로부의 고전압 트랜지스터 영역에 있어서는 소자 분리 내압을 높이기 위해서 트렌치홈을 깊게 형성하는 반도체 기억 장치와 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 반도체 기판 상에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역을 구비하고, 상기 제1 영역에 형성된 소자 분리 트렌치의, 상기 반도체 기판의 표면으로부터의 깊이를 상기 제2 영역에 형성된 소자 분리 트렌치의, 반도체 기판의 표면으로부터의 깊이보다 얕게 설정한 것을 특징으로 하는 반도체 장치를 제공한다.
상기 목적을 달성하기 위해서, 본 발명은, 반도체 기판 상에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 별도이고 또한 상기 제2 게이트 절연막보다도 얇은 막 두께의 제3 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제3 영역을 구비하고, 상기 제1 영역에 형성된 소자 분리 트렌치의, 반도체 기판 표면으로부터의 깊이를, 상기 제2 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이보다도 얕고, 상기 제3 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와 실질적으로 같게 설정한 것을 특징으로 하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은, 반도체 기판 위에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역을 구비한 반도체 장치의 제조 방법으로서, 상기 제2 영역의 상기 반도체 기판을 에칭하여 제2 소자 분리 트렌치를 형성할 때에는, 상기 제1 영역에서는, 상기 전하 축적 절연막을 에칭 스토퍼로서 기능시키는 것에 의해 상기 반도체 기판이 에칭되지 않도록 한, 임의의 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은, 반도체 기판 위에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 별도이고 또한 상기 제2 게이트 절연막보다도 얇은 막 두께의 제3 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제3 영역을 구비한 반도체 장치의 제조 방법으로서, 상기 제1 및 제3 영역에서는, 상기 반도체 기판 상에, 적어도 상기 제1 게 이트 절연막과 그 위에 형성된 게이트 전극을 배치하고, 상기 제2 영역에서는, 상기 반도체 기판 상에, 적어도 상기 제2 게이트 절연막과 그 위에 형성된 게이트 전극을 배치하고, 이 상태에서, 상기 반도체 기판을, 상기 게이트 전극에 대하여 자기 정합적으로 에칭하는 것에 의해, 상기 제1, 제2, 제3 영역에 소자 분리 트렌치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다.
이하, 도면을 참조하면서, 본 발명의 실시예에 대하여 설명한다.
<실시예 1>
도 1은 본 발명의 실시예 l에 따른, 반도체 기억 장치의 단면도로서, (A)는 메모리 셀 영역의 게이트 단면(도 46의 AA' 단면에 상당)을, (B)는 메모리 셀 영역의 소자 분리 영역 단면(도 46의 BB' 단면에 상당)을, (C)는 주변 회로부의 저전압 트랜지스터 영역(LV 영역)의 단면을, (D)는 주변 회로부의 고전압 트랜지스터 영역(HV 영역)의 단면을, 각각 도시하는 것이다.
도 1의 구성의, 도 47의 구성과 다른 점은, (B),(C),(D)에 도시한 바와 같이, 메모리 셀 영역의 소자 분리 영역에 형성되어 있는 소자 분리홈(6)의 깊이나 주변 회로부의 저전압 트랜지스터 영역에 형성되어 있는 소자 분리홈(6)의 깊이와 비교하여, 주변 회로부의 고전압 트랜지스터 영역에 형성되어 있는 소자 분리홈(23)의 깊이가, 깊게 형성되어 있는 점에 있다.
즉, 도 1의 (B),(C)에 도시한 바와 같이, 메모리 셀(1)의 영역 및 주변 회로부(2)의 저전압 트랜지스터 영역에서는, 트렌치홈에 의해, 비교적 얕은 소자 분리 홈(6)이 형성된다.
한편, 도 1(D)에 도시한 바와 같이, 주변 회로부(2)의 고전압 트랜지스터 영역에서는, 트렌치홈에 의해, 비교적 깊은 소자 분리홈(23)이 형성된다.
즉, 실시예 1의 반도체 기억 장치에 따르면, 고전압 트랜지스터 영역에서, 소자 분리 내압을 높게 유지하기 위해서는, 깊게 형성되는 것이 바람직하다고 되는, 소자 분리홈(23)이, 다른 영역에 비교하여 깊게 형성되어 있다. 즉, 내압을 높이는 데 적합한 구성으로 되어 있다.
또한, 실시예 l의 반도체 기억 장치에 따르면, 메모리 영역에서는, 제조 수율을 향상시키기 위해서는, 얕게 형성되는 것이 바람직하다고 되는, 소자 분리홈(6)이, 고전압 트랜지스터 영역에 비교하여, 얕게 형성되어 있다. 즉, 메모리 셀의 고정밀화, 대용량화 시에, 제조를 쉽게 하여, 수율을 향상시키는 데 적합한 구성으로 되어 있다.
또한, 주변 회로부(2)에서도, 저전압 트랜지스터 영역에서는, 취급하는 전압이 낮아짐에 대응하여 소자 분리홈(6)을 구성하는 트렌치홈은 얕게 되어 있고, 불필요하게 수율을 떨어뜨리지 않도록 하는 합리적인 구성으로 되어 있다.
또한, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의, 금속 뒷받침층으로서의 제1 게이트 전극(18), 제2 게이트 전극(19), 마스크 절연막(20)은, 모두 동층으로 형성되는 것으로부터, 공정의 간략화에 적합한 구조로 되어 있다.
즉, 본 발명의 실시예 l의 반도체 기억 장치에 의하면, 수율 향상을 위해 얕 은 쪽이 바람직하다고 되는 메모리 셀(1)의 영역에서의 트렌치홈이, 얕게 형성되고, 소자 분리 내압을 높이기 위해서는 깊은 쪽이 바람직하다고 되는 주변 회로부(2)의 고전압 트랜지스터 영역에서의 트렌치홈은, 깊게 형성되어 있기때문에, 제조가 용이하여, 수율이 높고, 또한 소자 분리 내압이 높고 성능이 우수한 반도체 기억 장치를 실현할 수 있다.
계속해서, 본 발명의 실시예 1에 따른, 반도체 기억 장치의 제조 방법에 대하여, 도 2 - 도 23의 단면도에 기초하여, 순서대로 설명한다.
덧붙여서 말하면, 도 2 - 도 23의, 각각 (A),(B),(C),(D)는, 도 1의 (A),(B),(C),(D)에 도시한 영역에 대응한다.
도 2 - 도 23에서는, 설명을 간단히 하기 위해서, P형 기판(9) 상의, N형 웰(10)이나 P형 웰(11), 소자 분리홈(23)의 바닥부의 P형 영역(27)은 도시하지 않았으나, 이들을 통합하여 기판(26)으로서 도시한다.
우선, 도 2에 도시한 바와 같이, 미리 불순물로서 붕소를 1014∼1019(cm-3)의 농도로 포함하는 P형의 실리콘 기판 상에, 도시하지 않았지만, 1∼1OOnm의 희생 산화막을 형성한 후, 레지스트를 도포하고, 리소그래피를 행하여, 예를 들면, 인, 비소, 안티몬 등의 이온을, 예를 들면 30∼1500 KeV의 가속 에너지, 1×1011∼1×1015(cm-2)의 도우즈량으로 주입하여, 메모리 셀 영역에 N형 웰을 형성한다.
또한, 메모리 셀 영역 및 저전압 트랜지스터 영역에는, 예를 들면, 붕소를 100∼1000 KeV의 가속 에너지, 1×1011∼1×1015(cm-2)의 도우즈량으로 주입하여 P형 웰을 형성한다.
또한, 레지스트를 도포한 후, 리소그래피를 행하여, 메모리 셀 영역 및 고전압 트랜지스터 영역에, 붕소나 인듐 등의 불순물을, 1×1011∼1×1014(cm-2)의 도우즈량으로, 채널 이온으로서 주입한다.
계속해서, 희생 산화막을 박리한 후에, 기판(26)의 위에, MONOS의 메모리 셀 영역에서의 터널 절연막(12)으로 되는 실리콘 산화막 또는 옥시니트라이드막을 0.5∼1Onm의 두께로 형성한다.
그 위로부터, 전하 축적층(13)으로 되는, 3∼50 nm의 두께의 실리콘 질화막을 형성한다.
또한, 그 위에, 블록 절연막(14)이 되는, 3∼30 nm의 두께의 실리콘 산화막 또는 옥시니트라이드막을 형성한다.
이상과 같은 공정을 거쳐서, 게이트 산화막으로 되는, 터널 절연막(12), 전하 축적층(13), 블록 절연막(14)으로 이루어진 ONO 막(15)을 형성한다.
다음에, 연속하여, ONO 막(15) 위에, 제1 게이트 전극(18)으로 되는 비정질 실리콘 또는 폴리실리콘을 10∼500 nm의 두께로 전면에 퇴적한다.
또, 제1 게이트 전극(18)을 구성하는 실리콘막은, 불순물을 첨가하지 않은 막인 것이 바람직하지만, 예를 들면 인이 1×1019∼1×1021(cm-3)의 범위에서 불순물이 첨가된 폴리 실리콘막을 퇴적해도 된다.
다음에, 도 3에 도시한 바와 같이, 고전압 트랜지스터 영역을 제외하는 영역에서, 레지스트(28)를 걸고, 계속해서, 도 4에 도시한 바와 같이, 리소그래피와 등방성 또는 이방성 에칭에 의해서, 제1 게이트 전극(18) 및 ONO 막(15)을 제거한다. 에칭 종료 후는, 레지스트(28)도 제거한다.
계속해서, 도 5에 도시한 바와 같이, 고전압 트랜지스터 영역의 게이트 절연막(17)으로 되는 산화막 또는 옥시나이트라이드막을 10∼500 nm의 두께로 형성하고, 또한, 고전압 트랜지스터 영역의 제1 게이트 전극(18)으로 되는 폴리실리콘 또는 비정질 실리콘을 10∼5O0 nm의 두께로 퇴적한다.
여기서 퇴적하는 실리콘막의 두께는, ONO 막(15)에 퇴적한 실리콘막과 동일한 두께라도 좋고, 메모리 셀 영역이나 저전압 트랜지스터 영역에 먼저 퇴적한 제1 게이트 전극(18)의 높이와, 고전압 트랜지스터 영역에 새롭게 퇴적한 제1 게이트 전극(18)의 높이가 동일하게 되도록 해도 된다.
또, 고전압 트랜지스터 영역에서, 기판(26) 위에, 게이트 절연막(17) 및 제1 게이트 전극(18)을 퇴적하는 것에 수반하여, 메모리 셀 영역이나 저전압 트랜지스터 영역의 제1 게이트 전극(18) 위에도, 동일하게, 산화막 또는 실리콘막이 형성된다.
계속해서, 도 6에 도시한 바와 같이, 고전압 트랜지스터 영역에서, 레지스트(29)를 걸고, 도 7에 도시한 바와 같이, 리소그래피와 등방성 또는 이방성 에칭에 의해, 메모리 셀 영역 및 저전압 트랜지스터 영역에서의 산화막이나 실리콘막을 제거한다.
이상과 같은 공정을 거쳐, ONO 막(15)과 게이트 절연막(17)을 구별하여 만들고, 각각의 위에, 제1 게이트 전극(18)을 적층한 구조를 얻는다. 이러한 구조에 이르는 공정은, 이상으로 한정되는 것이 아니고, 예를 들면, 먼저, ONO 막(15)을 게이트 절연막(17)을 구별하여 만들어 두고, 그 위에, 제1 게이트 전극(18)을 퇴적하도록 해도 좋고, 최종적으로, 도 7에 도시한 바와 같이, 기판(26) 위에서, 메모리 셀 영역이나 저전압 트랜지스터 영역에서는, ONO 막(15)과 제1 게이트 전극(18)의 적층 구조가 생기고, 고전압 트랜지스터 영역에서는, 게이트 절연막(17)과 제1 게이트 전극(18)의 적층 구조가 생기면 된다.
다음에, 도 8에 도시한 바와 같이, 실리콘 질화막 등의 제1 절연막(30)과 실리콘 산화막 등의 제2 절연막(31)을, 각각 10∼200 nm 정도의 두께로 웨이퍼 전면에 퇴적한다.
계속해서, 도 9에 도시한 바와 같이, 리소그래피와 이방성 에칭에 의해서, 제1 절연막(30)과 제2 절연막(31)과, 제1 게이트 전극(18)으로 되는 폴리실리콘막을 가공한다. 또, 도 9에서 에칭을 개시하지만, 이 때, 에칭 마스크는, 메모리 셀(1) (A),(B) 및 LV 영역(C)에 있어서는, 게이트 절연막 절연막(ONO 막(15)) 상의, 메모리 트랜지스터의 전극 재료(18)에 의해 구성한 마스크체를 이용하고 있다고 할 수 있다. 또한, HV 영역(D)에 있어서는, 두꺼운 게이트 산화막(17) 상의 전극 재료(18)에 의해서 구성한 마스크체를 이용하고 있다고 할 수 있다.
이것에 계속해서, 도 10에 도시한 바와 같이, 메모리 셀 영역 및 저전압 트랜지스터 영역의 블록 절연막(14)과, 고전압 트랜지스터 영역의 게이트 절연막(17) 을, 제1 절연막(30), 제2 절연막(31)을 마스크로 하여, 이방성 에칭에 의해 가공한다. 이 때, 메모리 셀 영역 및 저전압 트랜지스터 영역에서, 실리콘 질화막의 전하 축적 절연막인 전하 축적층(13)이 남도록 한다.
또한, 도 11에 도시한 바와 같이, 실리콘 질화막에 대하여 선택성을 갖는 에칭 조건에서, 제1 절연막(30)과 제2 절연막(31)을 마스크로 하여, 이방성 에칭을 실시함으로써, 고전압 트랜지스터 영역의 실리콘 기판을 1O∼1OOnm 정도의 깊이까지 에칭하여, 소자 분리홈의 단차부(32)를 형성한다. 이 때의 에칭 조건은, 기판(26)의 에칭 레이트가, 전하 축적층(13)의 에칭 레이트의 10배 이상으로 되도록 한 조건을 선택하는 것이 바람직하다. 이러한 에칭 조건을 채용함으로써, 포토리소그래피를 이용하지 않고, 고전압 트랜지스터 영역에 충분한 깊이의 소자 분리홈을 위한 단차부(32)를 형성할 수 있다.
계속해서, 도 12에 도시한 바와 같이, 이방성 에칭에 의해서, 제1 절연막(30)과 제2 절연막(31)을 마스크로 하여, 메모리 셀 영역 및 저전압 트랜지스터 영역의 전하 축적층(13) 및 터널 절연막(12)을 에칭한다. 이 때, 기판(26)에 대하여 선택성이 낮은 에칭 조건을 이용함으로써, 고전압 트랜지스터 영역에서의 기판(26)도 에칭된다. 그 결과, 메모리셀 영역 및 저전압 트랜지스터 영역에 있어서는, 기판(26)이 노출하고, 한편, 고전압 트랜지스터 영역에서는, 소자 분리홈의 단차부(32)가 5∼50 nm 정도로 더욱 커지게 된다.
다음에, 도 13에 도시한 바와 같이, 제1 절연막(30)과 제2 절연막(31)을 마스크로 하는 이방성 에칭에 의해, 기판(26)을 에칭하여, 메모리 셀 영역 및 저전압 트랜지스터 영역에 30∼500 nm의 깊이의 소자 분리홈(6)을 형성한다. 이 때, 고전압 트랜지스터 영역에서는, 미리 소자 분리홈을 위한 단차부(32)가 형성되어 있기 때문에, 소자 분리홈(6)보다도 10∼150 nm 정도 깊이가 큰 소자 분리홈(23)이 형성된다.
이 후, 도 14에 도시한 바와 같이, 소자 분리홈(6) 및 소자 분리홈(23)을, 실리콘 산화막 등의 절연재(33)로 매립하여, CMP(Chemical Mechanical Polishing) 등의 방법으로 평탄화한다. 이 때, 제2 절연막(31)은 CMP로 제거되고, 제1 절연막(30)이 CMP의 에칭 스토퍼로서 기능한다.
이 CMP에 앞서서, 도 5로 도시한 바와 같이, 메모리 셀 영역이나 저전압 트랜지스터 영역에서, ONO 막(15) 위에 형성되는 제1 게이트 전극(18)의 높이와, 고전압 트랜지스터 영역에서, 게이트 절연막(17) 위에 형성되는 제1 게이트 전극(18)의 높이를 가지런히 하여 두면, 소자 분리홈(6,23)의 깊이가, 영역마다 서로 다른 경우라도, 에칭 스토퍼로 되는 제1 절연막(30)의 높이가, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의 모든 영역에서 동일하게 되기 때문에, CMP 에서의 가공이 용이해져, 수율을 향상시키는 것이 가능하게 된다.
계속해서, 도 15에 도시한 바와 같이, 웨트 에칭 등의 방법으로, 제1 절연막(30)을 제거함으로써, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의 모든 영역에서, 제1 게이트 전극(18)이 노출한다.
다음에, 도 16에 도시한 바와 같이, 포토리소그래피에 의해, 메모리 셀 영역과 고전압 트랜지스터 영역을 레지스트(34)로 피복하여, 저전압 트랜지스터 영역을 개구한다.
그 후, 도 17에 도시한 바와 같이, 이방성 에칭 또는 등방성 에칭을 이용하여, 저전압 트랜지스터 영역의 제1 게이트 전극(18)과 ONO 막(15)을 제거하고, 레지스트(34)를 박리한다. 이 때, 저전압 트랜지스터 영역의 소자 분리홈(6)의 매립재인 절연재(33)의 상부도 동시에 에칭되기 때문에, 메모리 셀 영역이나 고전압 트랜지스터 영역의 소자 분리홈(6,23)에 비교하여, 저전압 트랜지스터 영역의 소자 분리홈(6)은, 그 상면의 높이가 낮게 된다. 여기서, 소자 분리 높이는, 기판(26)의 높이와, 소자 분리 매립재인 절연재(33)의 상면의 높이로 정의한다.
계속해서, 도 18에 도시한 바와 같이, 두께 0.5~ 15 nm의 범위의 실리콘 산화막으로 이루어지는 저전압 트랜지스터 영역용의 게이트 절연막(16)을 형성하고, 그 위에, 폴리실리콘층으로 이루어지는 10∼500 nm 두께의 게이트 전극재(35)를 퇴적한다. 이 때, 메모리 셀 영역과 고전압 트랜지스터 영역에도, 게이트 절연막(16)과 게이트 전극재(35)가 형성된다.
다음에, 도 19에 도시한 바와 같이, 포토리소그래피에 의해, 저전압 트랜지스터 영역을 레지스트(36)로 피복하고, 이방성 에칭 또는 등방성 에칭에 의해, 도 20에 도시한 바와 같이, 메모리 셀 영역과 고전압 트랜지스터 영역에 형성된, 게이트 절연막(16)과 게이트 전극재(35)를 제거한다.
덧붙여서 말하면, 메모리 셀 영역과 고전압 트랜지스터 영역에서는, 제1 게이트 전극(18)이 소자 분리홈(6,23)의 절연재(33) 위에는 배치되어 있지 않은 데 대하여, 저전압 트랜지스터 영역에서는, 소자 분리홈(6)의 절연재(33) 위에, 게이 트 전극재(35)가 배치되어 있다. 이것은, 저전압 트랜지스터 영역만, 소자 분리홈(6)에 절연재(33)를 매립한 후에, 게이트 절연막(16)과 게이트 전극재(35)를 형성했기 때문이다. 이와 같이 하여 형성한 게이트 전극재(35)가, 저전압 트랜지스터 영역에서의 제1 게이트 전극(18)으로서 기능하게 된다.
저전압 트랜지스터 영역의 게이트 전극재(35)의 막 두께는, 메모리 셀 영역이나 고전압 트랜지스터 영역의 제1 게이트 전극(18)의 막 두께와 동일하여도 좋고, 제1 게이트 전극(18)의 상면과, 게이트 전극재(35)의 상면이 동일하게 되도록 해도 된다. 전자의 경우는, 제1 게이트 전극(18)이나 게이트 전극재(35)를 가공할 때의 에칭량이, 메모리 셀 영역이나 고전압 트랜지스터 영역과 동일하게 되기 때문에, 게이트 가공 시의 가공 마진을 향상시키는 효과가 있고, 후자인 경우는, 기판(26)의 면에서 본 트랜지스터의 게이트 전극의 높이가, 메모리 셀 영역이나 고전압 트랜지스터 영역과 동일하게 되기 때문에, 층간 절연막을 퇴적했을 때의 높이의 변동이 작아져, 컨택트 배선의 수율을 높일 수 있는 효과가 있다.
이후, 게이트 전극재(35)를, 저전압 트랜지스터 영역에서의 제1 게이트 전극(18)이라고 부르기로 한다.
계속해서, 도 21에 도시한 바와 같이, 예를 들면, WSi, NiSi, MoSi, TiSi, CoSi 등의 금속의 뒷받침층을 1∼500 nm의 두께로 형성하여, 제2 전극(19)을 구성한다. 그 위에, 실리콘 산화막 또는 실리콘 질화막의 마스크 절연막(20)을 10∼300 nm 두께로 형성한다.
이상과 같은 공정을 거친 결과, 메모리 셀 영역과 고전압 트랜지스터 영역에 서는, 소자 분리홈(6,23)의 절연재(33) 위에, 제2 전극(19)이 직접 접촉하는 데 대하여, 저전압 트랜지스터 영역에서는, 소자 분리홈(6)의 절연재(33) 위에, 제1 게이트 전극(18)을 개재하여 제2 전극(19)이 배치되는 것으로 된다.
다음에, 도 22에 도시한 바와 같이, 포토리소그래피와 이방성 에칭에 의해서, 제1 게이트 전극(18), 제2 전극(19), 마스크 절연막(20)을 가공하여, 각 트랜지스터의 게이트 구조를 만든다.
이것에 계속해서, 도 23에 도시한 바와 같이, 트랜지스터의 측벽 절연막(37)과 소스·도레인 영역(8)을 형성한 후에, 각 트랜지스터를 배리어 절연막(21)으로 피복하고, 그 위에, 층간 절연막(22)을 퇴적한다. 계속해서, 층간 절연막(22)을 평탄화한 후에, 메모리 셀 영역에서는, 비트선 컨택트(4), 저전압 트랜지스터 영역, 고전압 트랜지스터 영역에서는 컨택트(25)를 형성하고, 각각의 컨택트에 접속하는 형태로, 메모리 셀 영역에서는 금속성의 비트선 BL을, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역에서는 금속성의 신호선(24)을 각각 배선한다.
위와 같은 공정 후에, 패시베이션막을 퇴적하는 것 등을 하여, 최종적인 불휘발성의 반도체 기억 장치를 완성한다.
또, 전술된 도 20, 도 21의 공정에서는, 이 중에서, 저전압 트랜지스터 영역에 있어서만, 소자 분리홈(6)을 충전하는 절연재(33) 위에, 제1 게이트 전극(l8)(35)이 배치되지만, 그 경우의 효과에 대하여, 설명한다.
도 24는, 각 트랜지스터 영역의, 게이트 컨택트 플러그의 상태를 도시하는 단면도로서, (a), (b), (c)는 각각 메모리 셀 영역, 저전압 트랜지스터 영역, 고전 압 트랜지스터 영역을 도시하는 것이다.
도 24에 있어서 도시한 바와 같이, 게이트로부터 게이트 컨택트 플러그(43)에 의해 배선이 인출되고, 층간 절연막(22)의 위에 형성된 게이트 배선(44)과 접속되어 있다. 또, 동도에 있어서, 제1 게이트 전극(18)과 제2 전극(19)의 사이를 소자 분리 상면(39), 제2 전극(19)과 마스크 절연막(20)의 사이를 게이트 전극 상면(38), 층간 절연막(22)의 상면을 층간막 상면(40)으로 한다. 또한, 메모리 셀 영역에서는, 층간막 상면(40)과 게이트 전극 상면(38)의 사이의 거리, 즉 게이트 컨택트 에칭 깊이를 L1, 층간막 상면(40)과 소자 분리 상면(39)의 사이의 거리를 L4로 한다. 한편, 저전압 트랜지스터 영역에서는, 층간막 상면(40)과 게이트 전극 상면(38)의 사이의 거리를 L2, 층간막 상면(40)과 소자 분리 상면(39)의 사이의 거리를 L5로 한다. 덧붙여, 고전압 트랜지스터 영역에서는, 층간막 상면(40)과 게이트 전극 상면(38)의 사이의 거리를 L3, 층간막 상면(40)과 소자 분리 상면(39)의 사이의 거리를 L6으로 한다.
게이트 컨택트 플러그(43)는, 각 트랜지스터의 소자 분리 영역에서, 게이트 전극인 제2 전극(19)과 접속되어 있다. 따라서, 각각의 영역에서, 게이트 컨택트 플러그(43)를 형성하기 위한 컨택트홀 형성 시의 에칭량은, 층간막 상면(40)과 소자 분리 상면(39)의 사이의 거리 Ll, L2, L3을 반영한다.
또, 이 단계에서, 저전압 트랜지스터 영역의 소자 분리 상면(39)은, 다른 영역의 소자 분리 상면(39)보다도 낮은 위치에 있기 때문에, 소자 분리 상면(39)으로부터 층간막 상면(40)의 사이의 거리 L5는, 다른 영역의 거리 L4, L6에 비교하여 길다. 그러나, 저전압 트랜지스터 영역에만 배치된 제1 게이트 전극(18)의 두께가, 소자 분리 상면(39)의 높이의 차를 상쇄하기 때문에, 각 영역에서의 실제의 컨택트 에칭량인, 거리 L1, L2, L3은, 대개 동일하게 할 수 있다. 이 때문에, 게이트 컨택트 플러그(43)를 형성하기 위한 컨택트홀 형성 시의 가공 마진이 확대되어, 제조 시의 수율 향상에 효과적이다.
이상 설명했던 바와 같은 공정을 거쳐, 도 1에 도시한 본 발명의 실시예 1의 반도체 기억 장치를 얻을 수 있다.
그 결과, 메모리 셀 영역에서는, 소자 분리홈(6)을 매립할 때의 어스펙트비가 커지기 때문에, 양호한 매립 특성을 얻는 것이 가능하기 때문에, 수율을 향상시킬 수 있다.
또한, 고전압 트랜지스터 영역에서는, 소자 분리홈(23)이 깊기 때문에, 소자 분리 내압을 개선하는 것이 가능하여, 디바이스를 고성능화하는 것이 가능하다.
즉, 실시예 l에 의하면, 메모리 셀 영역에서의 소자 분리홈(6)의 매립 특성과, 고전압 트랜지스터 영역에서의 소자 분리 내압을, 동시에 향상시킬 수 있다.
덧붙여, 터널 절연막(12), 전하 축적층(13), 블록 절연막(14)의 3층 구조로, 비교적 얇은 ONO 막(15)을 게이트 절연막으로서 갖는 메모리 셀 영역과 동일하도록, 비교적 얇은 게이트 절연막(16)을 갖는 트랜지스터 영역의 소자 분리홈(6)의 깊이가, 비교적 두꺼운 게이트 절연막(17)을 갖는 고전압 트랜지스터 영역의 소자 분리홈(23)보다도 앝은 메모리 셀 영역의 소자 분리홈(6)과 실질적으로 동일하기 때문에, 저전압 트랜지스터 영역에서도 소자 분리홈(6)의 양호한 매립 특성 을 얻을 수 있다.
한편, 비교적 얇은 게이트 절연막(16)을 갖는 저전압 트랜지스터 영역의 소자 분리홈(6)의 높이는, 비교적 얇은 ONO 막(15)을 게이트 절연막으로서 이용하는 메모리 셀 영역의 소자 분리홈(6)이나 비교적 두꺼운 게이트 절연막(17)을 갖는 고전압 트랜지스터 영역의 소자 분리홈(23)의 높이보다도 낮다. 이 때문에, 저전압 트랜지스터 영역에서는, 소자 영역과 소자 분리 영역의 단차가 작고, 따라서, 도 2(20)에 도시한 바와 같이, 공정 중에서, 제1 게이트 전극(18)(35)을 퇴적했을 때의, 단차를 작게 할 수 있다. 이 때문에, 제1 게이트 전극(18)을 이방성 에칭할 때에, 저전압 트랜지스터 영역에서의 에칭 레이트의 균일성을 높게 유지하는 것이 가능하다.
일반적으로, 저전압 트랜지스터 영역에서는, 게이트 절연막(16)이, 고전압 트랜지스터 영역에 비교하여 얇기 때문에, 에칭의 균일성이 나쁘면, 에칭 레이트가 큰 부분에서, 게이트 절연막(16)이 에칭 제거되고, 이 때문에 기판(26)까지가 에칭되는 것이 적지 않다. 이 때문에, 트랜지스터의 성능 및 제조 시의 수율 악화를 야기하는 것이 많다. 그러나, 본 실시예 1에 따르면, 저전압 트랜지스터 영역에서, 소자 분리홈(6)의 높이를 낮게 함으로써, 제1 게이트 전극(18)의 에칭 가공의 균일성을 향상시키는 것이 가능해지므로, 저전압 트랜지스터 영역의 고성능화 및 제조시의 고수율을 실현할 수 있다.
또한, 실시예 1의 구조를 실현하기 위한, 제조 방법에 따르면, 고전압 트랜지스터 영역의 기판(26)을 이방성 에칭하여 소자 분리홈(23)을 형성할 때에, 메모 리 셀 영역에서, 터널 절연막(12), 전하 축적층(13), 블록 절연막(14)으로 이루어지는 ONO 막(15)을 에칭 스토퍼막으로서 이용하는 것으로, 메모리 셀 영역에서 기판(26)이 에칭되는 것을 방지하고, 다음에, ONO 막(15)을 제거한 후에, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의 각각의 영역에서 기판(26)을 에칭하여, 소자 분리홈(6,23)을 형성하는 공정으로 했기 때문에, 포토리소그래피를 이용하지 않고, 메모리 셀 영역이나 저전압 트랜지스터 영역의 소자 분리홈(6)을, 고전압 트랜지스터 영역의 소자 분리홈(23)보다도 얕게 형성하는 것이 가능해져, 저비용으로 제조가 가능하게 된다. 덧붙여, 저전압 트랜지스터 영역에서도, 메모리 셀 영역과 마찬가지로, 얕은 소자 분리홈(6)을 형성하는 것이 가능하게 되기 때문에, 메모리 셀 영역과 마찬가지로 양호한 매립 특성을 실현할 수 있다.
또한, 본 실시예 1의 제조 방법에 있어서는, 메모리 셀 영역, 저전압 트랜지스터영역, 고전압 트랜지스터 영역의 각 영역에서, 소자 분리홈(6,23)을, 제1 게이트 전극(18)에 대하여, 자기 정합적으로 형성하여, 소자 분리홈(6,23)을 절연재(33)에 의해서 매립한 후에, 저전압 트랜지스터 영역의 ONO 막(15)과 제1 게이트 전극(18)만을 제거하고, 그 후, 게이트 절연막(16)과 게이트 전극재(35)(후에, 제1 게이트 전극(18)으로 칭함)를 형성하고 있다. 이 때, 메모리 셀 영역이나 고전압 트랜지스터 영역의 ONO 막(15), 게이트 절연막(17), 제1 게이트 전극(18)은 제거하지 않고 남겨둔다. 또한, 저전압 트랜지스터 영역의 채널 불순물은, 소자 분리홈(6)을 형성한 후에 주입하고 있다.
이러한 제조 방법을 적용함으로써, 메모리 셀 영역 및 고전압 트랜지스터 영역에서는, 소자 분리단에서의 전계 집중에 기인하는 특성 변동을 없앨 수 있게 된다. 또한, 소자를 고신뢰성 또한 고밀도로 형성하는 것이 가능하게 된다. 동시에, 저전압 트랜지스터 영역의 트랜지스터에서는, 채널 불순물 프로파일을 급격하게 하여, 쇼트 채널 특성에 기인하는 트랜지스터의 성능 열화를 회피할 수 있다. 즉, 저전압 트랜지스터는 고전압 트랜지스터에 비교하여, 게이트 길이가 짧기 때문에, 쇼트 채널 특성을 개선하는 효과가 크다.
또, 상기의 반도체 기억 장치의 제조 방법에 있어서는, 소자 분리홈(6)의 깊이와, 소자 분리홈(23)의 깊이의 차는, 10 nm ~ l50 nm의 범위로 설정하는 것이 바람직하다.
또한, 소자 분리홈(6)의 깊이와, 소자 분리홈(23)의 깊이의 차는, ONO 막(15)의 두께 이상으로 되도록 설정하여도 된다.
또한, 본 실시예 1의 반도체 기억 장치의 제조 방법은, 종래 기술로서 예시한 특개2002-313967호 공보에 개시된 방법과 달리, 메모리 셀 영역과 고전압 트랜지스터 영역의 제1 게이트 전극(18)을, 소자 분리홈(6,23)의 형성전의 단계의, ONO 막(15)이나 게이트 절연막(17)의 형성후에 연속하여 퇴적하기 때문에, ONO 막(15)이나 게이트 절연막(17)이 불순물에 의해서 오염될 걱정이 없어, 소자를 고신뢰화하는 데에 있어서 유효하다.
<실시예 2>
도 25는, 본 발명의 실시예 2의 반도체 기억 장치의 단면도로서, 동도(A)는 메모리 셀 영역의 게이트 단면, 동도(B)는 메모리 셀 영역의 소자 분리 단면, 동도(C)는 저전압 트랜지스터 영역, 동도(D)는 고전압 트랜지스터 영역의 단면을 각각 도시하는 것이다.
도 4의 구성의, 도 1의 구성으로 도시한 실시예 1와의 차이는, 도 25(A)에 도시한 메모리 셀 영역의 게이트 단면에 있다.
실시예 1 에서는, 메모리 셀 영역의 트랜지스터에 대해서는, 기억용의 트랜지스터도, 이들을 선택 제어하기 위한 트랜지스터도, 동일한 MONOS 구조로 하는 경우를 예시했지만, 본 실시예 2에 있어서는, 메모리 셀 영역의 트랜지스터에 대하여, 정보를 기억하기 위한 기억 영역(41)과 셀을 선택하기 위한 제어 영역(42)으로 나눠, 기억 영역(41)에 있어서는, 실시예 1의 메모리 셀 영역의 트랜지스터와 동일한 MONOS 구조로 하고, 제어 영역(42)에 있어서는, 도 25(C)에 도시한, 저전압 트랜지스터 영역과 동일한 MOS 구조로 하고 있다.
즉, 제어 영역(42)에 있어서는, 트랜지스터는 기억 기능을 필요로 하지 않고, 저전압 트랜지스터 영역의 트랜지스터와 동일하게 스위칭 기능만을 필요로 하기 때문에, 이 부분만, 저전압 트랜지스터 영역과 동일한 구조로 할 수 있다.
또, 제어 영역(42)의 트랜지스터의 형성에 있어서는, 실시예 1에서 저전압 트랜지스터 영역을 구성한 경우와 동일한 공정이 적용된다. 이 때문에, 메모리 셀 영역에서도, 제어 영역(42)에 한해서는, 트랜지스터에는 ONO 막(15)에 대신하여 게이트 절연막(16)이 적용되고, 제1 게이트 전극(18)의 형성 과정도 저 전압 트랜지스터 영역인 경우와 동일하게 된다. 따라서, 소자 분리홈(6)의 깊이 및 높이는, 저 전압 트랜지스터 영역에서의 것과 동일하게 되기 때문에, 저전압 트랜지스터 영역에서 얻어진 효과가, 메모리 셀 영역의 제어 영역(42)에 배치되는 선택 트랜지스터에도 파급한다.
<실시예 3>
도 26는, 본 발명의, 실시예 3의 반도체 기억 장치의 단면도이다. 도 26의 구성의, 도 1의 구성과 다른 점은, 저전압 트랜지스터 영역에서의 소자 분리홈(6)의 깊이가, 메모리 셀 영역에서의 소자 분리홈(6)의 깊이보다도 깊고, 고전압 트랜지스터 영역에 있어서의 소자 분리홈(23)과 대략 동일한 깊이라는 것이다.
즉, 실시예 3의 반도체 기억 장치에 의하면, 고전압 트랜지스터 영역 및 저전압 트랜지스터 영역에서, 소자 분리 내압을 높게 유지하기 위해서, 깊게 형성되는 것이 바람직하다고 되는, 소자 분리홈(6,23)가, 메모리 셀 영역에 비교하여 깊게 형성되어 있다. 즉, 내압을 높이는 데 적합한 구성으로 되어 있다.
또한, 실시예 3의 반도체 기억 장치에 따르면, 메모리 영역에서는, 제조 수율을 향상시키기 위해서는, 얕게 형성되는 것이 바람직하다고 되는, 소자 분리홈(6)이, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에 비교하여, 얕게 형성되어 있다. 즉, 메모리 셀의 고정밀화, 대용량화 시에, 제조를 쉽게 하여, 수율을 향상시키는 데 적합한 구성으로 되어 있다.
즉, 본 발명의 실시예 3의 반도체 기억 장치에 따르면, 수율 향상을 위해 얕은 쪽이 바람직하다고 되는, 메모리 셀 영역에 있어서의 트렌치홈이 얕게 형성되고, 소자 분리 내압을 높이기 위해서는 깊은 쪽이 바람직하다고 되는 주변 회로부 의 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에서의 트렌치홈은, 깊게 형성되어 있기 때문에, 제조가 용이하여, 수율이 높고, 또한 소자 분리 내압이 높아, 성능이 우수한 반도체 기억 장치를 실현할 수 있다.
계속해서, 본 발명의 실시예 3에 따른, 반도체 기억 장치의 제조 방법에 대하여, 도 27 - 도 38의 단면도에 기초하여, 순서대로 설명한다.
덧붙여서 말하면, 도 27 - 도 38의, 각각 (A),(B),(C),(D)는, 도 26의 (A),(B),(C),(D)에 도시한 영역에 대응한다.
또, 도 27 - 도 38에서는, 설명을 간단히 하기 위해서, 실시예 1을 설명할 때에 이용한 도 1에 도시되어 있는, P형 기판(9) 상의, N형 웰(10)이나 P형 웰(11), 소자 분리홈(23)의 바닥부의 P형 영역(27)은 도시하지 않고, 이들을 통합하여 기판(26)으로서 도시한다.
우선, 도 27에 도시한 바와 같이, 미리 불순물로서 붕소를 1014∼1019(cm-3)의 농도로 포함하는 P형의 실리콘 기판 상에, 도시는 하지 않았지만, 1∼1OOnm의 희생 산화막을 형성한 후, 레지스트를 도포하고, 리소그래피를 행하여, 예를 들면, 인, 비소, 안티몬 등의 이온을, 예를 들면 30∼1500 KeV의 가속 에너지, 1×1011∼1×1015(cm-2)의 도우즈량으로 주입하여, 메모리 셀 영역에 N형 웰을 형성한다.
또한, 메모리 셀 영역 및 저전압 트랜지스터 영역에는, 예를 들면, 붕소를 100∼1000 KeV의 가속 에너지, 1×1011∼1×l015(cm-2)의 도우즈량으로 주입하여 P형 웰을 형성한다.
또한, 레지스트를 도포한 후, 리소그래피를 행하여, 메모리 셀 영역 및 고전압 트랜지스터 영역에, 붕소나 인듐 등의 불순물을, 1×1011∼1×1014(cm-2)의 도우즈량으로, 채널 이온으로서 주입한다.
계속해서, 희생 산화막을 박리한 후에, 메모리 셀 영역의 기판(26) 위에, MONOS의 메모리 셀의 터널 절연막(12)으로 되는 실리콘 산화막 또는 옥시니트라이드막을 0.5∼10 nm의 두께로 형성한다.
그 위로부터, 전하 축적층(13)으로 되는, 3∼50 nm의 두께의 실리콘 질화막을 형성한다.
또한, 그 위에, 블록 절연막(14)으로 되는, 3∼30 nm의 두께의 실리콘 산화막 또는 옥시니트라이드막을 형성한다.
이상과 같은 공정을 거쳐, 게이트 산화막으로 되는, 터널 절연막(12),전하 축적층(13), 블록 절연막(14)으로 이루어진 ONO 막(15)을 형성한다.
한편, 저전압 트랜지스터 영역에서는, 두께 0.5 nm의 범위의 실리콘 산화막 또는 옥시니트라이드막을 퇴적하여, 게이트 절연막(16)을 형성하고, 고전압 트랜지스터 영역에서는, 산화막 또는 옥시니트라이드막을 10∼50 nm의 두께로 퇴적하여, 게이트 절연막(17)을 형성한다.
또한, 각각의 절연막인 ONO 막(15), 게이트 절연막(16, 17) 위에는, 게이트 전극재로 되는 비정질 실리콘 또는 폴리실리콘을 10∼500 nm의 두께로 전면에 퇴적 한다.
덧붙여서 말하면, 제1 게이트 전극(18)으로 되는 실리콘막은, 후의 공정에서 불순물을 주입하여 서로 다른 도전형의 게이트 전극을 구분 제작하는 것을 생각하면, 이 단계에서는 불순물을 첨가하지 않는 막인 것이 바람직하지만, 예를 들면, 불순물로서, 인을 1×1019∼1×1021(cm-3)의 범위에서 첨가된 폴리실리콘이더라도 좋다. 또한, 제1 게이트 전극(18)의 막 두께는, 모든 영역에서 동일한 막 두께로 되도록해도 좋지만, ONO 막(15)에 제1 게이트 전극(18)의 막 두께를 더한 메모리 셀 영역의 합계 막 두께와, 게이트 절연막(16)에 제1 게이트 전극(18)의 막 두께를 더한 저전압 트랜지스터 영역의 합계 막 두께와, 게이트 절연막(17)에 제1 게이트 전극(18)의 막 두께를 더한 고전압 트랜지스터 영역의 합계 막 두께 중 적어도 두개가 동일하게 되도록 해도 된다.
계속해서, 도 28에 도시한 바와 같이, 전면에 실리콘 질화막 등의 제1 절연막(30)과 실리콘 산화막 등의 제2 절연막(31)을 각각 10∼200 nm 정도의 두께로 웨이퍼 전면에 퇴적한다.
계속해서, 도 29에 도시한 바와 같이, 리소그래피와 이방성 에칭에 의해서, 제1 절연막(30)과 제2 절연막(31)과, 제1 게이트 전극(18)으로 되는 폴리실리콘막을 가공한다.
이것에 계속하여, 도 30에 도시한 바와 같이, 메모리 셀 영역의 블록 절연막(14)과, 저전압 트랜지스터 영역의 게이트 절연막(16), 고전압 트랜지스터 영역의 게이트 절연막(17)을, 제1 절연막(30), 제2 절연막(31)을 이방성 에칭에 의해 가공한다. 이 때, 메모리 셀 영역에서, 실리콘 질화막의 전하 축적 절연막인 전하 축적층(13)이 남도록 한다.
또한, 도 31에 도시한 바와 같이, 실리콘 질화막에 대하여 선택성을 갖는 에칭 조건에서, 제1 절연막(30)과 제2 절연막(31)을 마스크로 하여, 이방성 에칭을 실시함으로써, 고전압 트랜지스터 영역의 실리콘 기판을 1O∼1 OOnm 정도의 깊이까지 에칭하여, 소자 분리홈의 단차부(32)를 형성한다. 이 때의 에칭 조건은, 기판(26)의 에칭 레이트가, 전하 축적층(13)의 에칭 레이트의 10배 이상으로 되는 조건을 선택하는 것이 바람직하다. 이러한 에칭 조건을 채용함으로써, 포토리소그래피를 이용하지 않고, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역에 충분한 깊이의 소자 분리홈을 위한 단차부(32)를 형성하는 것이 가능하다.
계속해서, 도 32에 도시한 바와 같이, 이방성 에칭에 의해서, 제1 절연막(30)과 제2 절연막(31)을 마스크로 하여, 메모리 셀 영역의 전하 축적층(13) 및 터널 절연막(12)을 에칭한다. 이 때, 기판(26)에 대하여 선택성이 낮은 에칭 조건을 이용하는 것으로, 저전압 트랜지스터 영역과 고전압 트랜지스터 영역에서의 기판(26)도 에칭된다. 그 결과, 메모리 셀 영역 및 저전압 트랜지스터 영역에서는, 기판(26)이 노출하고, 한편, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에 있어서는, 소자 분리홈의 단차부(32)가 또한 5∼50 nm 정도 더 커지게 된다.
다음에, 도 33에 도시한 바와 같이, 제1 절연막(30)과 제2 절연막(31)을 마스크로 하는 이방성 에칭에 의해, 기판(26)을 에칭하여, 메모리 셀 영역에 30∼500 nm의 깊이의 소자 분리홈(6)을 형성한다. 이 때, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에서는, 미리 소자 분리홈을 위한 단차부(32)가 형성되어 있기 때문에, 메모리 셀 영역의 소자 분리홈(6)보다도 10∼150 nm 정도 깊이가 큰 소자 분리홈(6,23)이 형성된다.
이 후, 도 34에 도시한 바와 같이, 소자 분리홈(6) 및 소자 분리홈(23)을, 실리콘 산화막 등의 절연재(33)로 매립하고, CMP 등의 방법으로 평탄화한다. 이 때, 제2 절연막(31)은 CMP로 제거되어, 제1 절연막(30)이 CMP의 에칭 스토퍼로서 기능한다.
또한, 이 CMP에 앞서서, 도 27에 도시한 바와 같이, 메모리 셀 영역에서, ONO 막(15) 위에 형성되는 제1 게이트 전극(18)의 높이와, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에서, 게이트 절연막(17) 위에 형성되는 제1 게이트 전극(18)의 높이를 가지런히 하여 놓으면, 소자 분리홈(6,23)의 깊이가, 영역마다 서로 다른 경우라도, 에칭 스토퍼로 되는 제1 절연막(30)의 높이가, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의 모든 영역에서 동일하게 되기 때문에, CMP로의 가공이 용이해져, 수율을 향상시키는 것이 가능하게 된다.
계속해서, 도 35에 도시한 바와 같이, 웨트 에칭 등의 방법으로, 제1 절연막(30)을 제거함으로써, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의 모든 영역에서, 제1 게이트 전극(18)이 노출한다.
다음에, 도 36에 도시한 바와 같이, 예를 들면, WSi, NiSi, MoSi, TiSi, CoSi 등의 금속의 뒷받침층을 1∼500 nm의 두께로 형성하여, 제2 전극(19)을 구성 한다. 또한, 그 위에, 실리콘 산화막 또는 실리콘 질화막의 마스크 절연막(20)을 10∼3OOnm의 두께로 형성한다.
다음에, 도 37에 도시한 바와 같이, 포토리소그래피와 이방성 에칭에 의해서, 제1 게이트 전극(18), 제2 전극(19), 마스크 절연막(20)을 가공하여, 각 트랜지스터의 게이트 구조를 만든다.
이것에 계속해서, 도 38에 도시한 바와 같이, 트랜지스터의 측벽 절연막(37)과 소스·드레인 영역(8)을 형성한 후에, 각 트랜지스터를 배리어 절연막(21)으로 피복하여, 그 위에, 층간 절연막(22)을 퇴적한다. 계속해서, 층간 절연막(22)을 평탄화한 후에, 메모리 셀 영역에서는, 비트선 컨택트(4), 저전압 트랜지스터 영역, 고전압 트랜지스터 영역에서는 컨택트(25)를 형성하여, 각각의 컨택트에 접속하는 형태로, 메모리 셀 영역에서는 금속성의 비트선 BL을, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역에서는 금속성의 신호선(24)을 각각 배선한다.
이상과 같은 공정 후에, 패시베이션막을 퇴적하는 등을 하여, 도 5에 도시한 본 발명의 실시예 3의 반도체 기억 장치를 완성한다.
그 결과, 메모리 셀 영역에서는, 소자 분리홈(6)을 매립할 때의 어스펙트비가 크게 되기 때문에, 양호한 매립 특성을 얻을 수 있어, 수율을 향상시키는 것이 가능하다.
또한, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에서는, 소자 분리홈(23)이 깊기 때문에, 소자 분리 내압을 개선하는 것이 가능하여, 디바이스를 고성능화하는 것이 가능하다.
즉, 실시예 3에 의하면, 메모리 셀 영역에서의 소자 분리홈(6)의 매립 특성과, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역에서의 소자 분리 내압을, 동시에 향상시킬 수 있다. 즉, 메모리 셀 영역에서의 소자 분리홈(6)의 매립성을, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역의 트랜지스터 내압을 손상시키지 않고 향상시킬 수 있다.
또한, 비교적 얇은 ONO 막(15)을 게이트 절연막으로 하는 메모리 셀 영역의 소자 분리홈(6)의 홈 깊이가, 비교적 얇은 게이트 절연막(16)을 갖는 저전압 트랜지스터 영역의 소자 분리홈(6)이나, 비교적 두꺼운 게이트 절연막(17)을 갖는 고전압 트랜지스터 영역의 소자 분리홈(23)보다도 얕음에도 불구하고, 각각의 소자 분리홈(6, 23)의 절연재(33)의 매립 높이가, 각 영역에서 실질적으로 동일하기 때문에, 웨이퍼 전면에서, 소자 분리 높이를 실질적으로 가지런히 하는 것이 가능해져, 게이트 전극 가공 등의 후공정에서의 가공 변동을 저감하여, 수율을 향상시키는 것이 가능하다.
또한, 실시예 3의 구조를 실현하기 위한, 제조 방법에 따르면, 저 전압 트랜지스터 영역이나 고전압 트랜지스터 영역의 기판(26)을 이방성 에칭하여 소자 분리홈(6, 23)을 형성할 때에, 메모리 셀 영역에서, 터널 절연막(12), 전하 축적층(13), 블록 절연막(14)으로 이루어지는 ONO 막(15)을 에칭 스토퍼막으로서 이용하는 것으로, 메모리 셀 영역에서 기판(26)이 에칭되는 것을 방지하고, 다음에, ONO 막(15)을 제거한 후에, 메모리 셀 영역, 저전압 트랜지스터 영역, 고전압 트랜지스터 영역의 각각의 영역에서 기판(26)을 에칭하여, 소자 분리홈(6, 23)을 형성하는 공정으로 했기 때문에, 포토리소그래피를 이용하는 일없이, 메모리 셀 영역의 소자 분리홈(6)을, 저전압 트랜지스터 영역이나 고전압 트랜지스터 영역의 소자 분리홈(6, 23)보다도 얕게 형성하는 것이 가능해져, 저비용으로 제조를 할수 있다. 또한, 저전압 트랜지스터 영역에서도, 고전압 트랜지스터 영역과 마찬가지로, 깊은 소자 분리홈(6)을 형성하는 것이 가능해져, 고전압 트랜지스터 영역과 마찬가지인 양호한 내압 특성과 소자 분리 성능을 실현할 수 있다.
또, 상기의 반도체 기억 장치의 제조 방법에 있어서는, 소자 분리홈(6)의 깊이와, 소자 분리홈(23)의 깊이의 차는, 10 nm ~ 150 nm의 범위로 설정하는 것이 바람직하다.
또한, 소자 분리홈(6)의 깊이와, 소자 분리홈(23)의 깊이의 차는, ONO 막(15)의 막 두께 이상으로 되도록 설정해도 된다.
<실시예 4>
도 39는, 본 발명의 실시예 4의 반도체 기억 장치의 단면도로서, 동도(a)는 단면 구조, (b)는 제조 공정의 일부를 도시하는 단면도이다. 또, 각 도면에 있어서,(A)은 메모리 셀 영역의 게이트 단면(AA' 단면 상당), 동도(B)는 메모리 셀 영역의 소자 분리 단면(BB 단면 상당), 동도(C)는 저전압 트랜지스터 영역(LV 영역),동도(D)는 고전압 트랜지스터 영역(HV 영역)의 단면을 각각 도시하는 것이다.
도 39의 구성의, 도 26의 구성으로 나타낸 실시예 3과의 차이는, 도 39의 (A)에 도시한 메모리 셀 영역의 게이트 단면에 있다.
실시예 3에 있어서는, 메모리 셀 영역의 트랜지스터에 대해서는, 기억용의 트랜지스터도, 이들을 선택 제어하기 위한 트랜지스터도, 동일한 MONOS 구조로 하는 경우를 예시했지만, 본 실시예 4에 있어서는, 메모리 셀 영역의 트랜지스터에 대하여, 정보를 기억하기 위한 기억 영역(41)과 셀을 선택하기 위한 제어 영역(42)으로 구분하고, 기억 영역(41)에 있어서는, 실시예 1의 메모리 셀 영역의 트랜지스터와 동일한 MONOS 구조로 하고, 제어 영역(42)에 있어서는, 도 39(a)의 (C)에 도시한, 저전압 트랜지스터 영역과 동일한 MOS 구조로 하고 있다.
즉, 제어 영역(42)에 있어서는, 트랜지스터는 기억 기능을 필요로 하지 않고, 저전압 트랜지스터 영역의 트랜지스터와 동일하게 스위칭 기능만을 필요로 하기 때문에, 이 부분만, 저전압 트랜지스터 영역과 동일한 구조로 할 수 있다.
또, 제어 영역(42)의 트랜지스터의 형성에 있어서는, 도 40의(A)에 도시한 바와 같이, 메모리 셀 영역에서는, 제어 영역(42)에 한하여, 트랜지스터에는 ONO 막(15)에 대신하여, 저전압 트랜지스터 영역과 동일한, 게이트 절연막(16)을 적용하고, 공정적으로도, 저전압 트랜지스터 영역과 동일한 공정을 적용한다. 그 결과, 소자 분리홈(6)의 깊이 및 높이는, 저전압 트랜지스터 영역에서의 것과 동일하게 되기 때문에, 저전압 트랜지스터 영역에서 얻어지는 효과가, 메모리 셀 영역의 제어 영역(42)에 배치되는 선택 트랜지스터에 대해서도 파급한다.
또, 상기 각 실시예는, 도 45에 회로예를 나타낸 NAND 형 EEPROM을 예로 들어 설명했지만, 실시예는, 이것에 한정되는 것이 아니고, 도 42에 도시한 바와 같은, AND 형 EEPROM, 도 43에 도시한 바와 같은 NOR 형 EEPROM, 도 44에 도시한 바와 같은 Virtual Ground Array 형의 EEPROM에도 적용 가능한 것은 물론 이다.
위에서, 설명한 바와 같이 본 발명에서는, 깊이가 서로 다른 소자 분리홈을, 게이트 절연막인 ONO와 SiO2의 경계에 대하여, 자기 정합적으로 형성하는 것에 특징이 있다.
이것에 대하여 설명한다.
도 51 및 도 52는, 메모리 셀 영역과 고 내압 Tr 영역의 경계부를 도시한 것이다. 설명을 간단하게 하기 위해, 소자 영역(반도체 기판)과 소자 분리홈만을 도시하고 있다.
소자 영역은, 예를 들면, 트랜지스터의 채널 또는 가이드링 등이다.
도 51는, 메모리 셀 영역과 주변 회로 영역의 소자 분리홈의 깊이를 리소그래피를 이용하여 구분하여 만드는 경우의 평면도 및 단면도이다. 이 경우, 메모리 셀 영역과 고전압 Tr 영역의 게이트 절연막을 구별하여 만들기 위한 리소그래피와, 소자 분리홈의 깊이를 구분하여 만들기 위한, 리소그래피는 별도로 행한다. 따라서, 게이트 절연막 경계와 소자 분리 깊이 경계와의 사이에 맞춤 어긋남이 발생한다. 그 결과, 도 51의 단면도에 도시한 바와 같이, 경계부의 소자 분리홈에 2 개소의 단차가 형성된다.
이와 같이, 소자 분리홈의 깊이를 리소그래피에 의해서 구별하여 만든 경우, 공정 수가 증가하는 것에 더하여, 경계부의 소자 분리홈의 면적이 커지게 되는 문제가 있다.
도 52는 본 발명의 실시예 1∼4로 설명한 바와 같이, 소자 분리홈의 깊이를, 게이트 절연막의 구분 제작 경계에 대하여 자기 정합적으로 형성한 경우 이다. 이 경우, 소자 분리 홈 깊이 구분 제작의 경계와 게이트 절연막 구분 제작의 경계는 일치하기 때문에, 경계부의 소자 분리홈에서는 단차는 일 개소도 형성되지 않는다.
따라서, 소자 분리홈의 깊이를, 게이트 절연막의 구분 제작 경계에 대하여 자기정합적으로 형성한 경우에는, 소자 분리 깊이의 구분 제작을 위한 리소그래피 공정을 생략 가능하는 것에 더하여, 경계부의 소자 분리홈의 면적을 삭감하는 효과가 있다.
또, 상기 각 실시예에서는, 동일한 반도체 기판상에, 전하 축적 절연막을 갖는 메모리 셀과, 그 주변 회로를 구성하는 트랜지스터를 배치한, 불휘발성 반도체 기억 장치를 예로 들고 설명했지만, 예를 들어, 실리콘 질화막을 게이트 절연막으로 하는 트랜지스터와, 실리콘 산화막을 게이트 절연막으로 하는 트랜지스터가, 동일한 반도체 기판상에 형성되고, 실리콘 질화막의 트랜지스터의 소자 분리홈을, 실리콘 산화막의 트랜지스터의 소자 분리홈보다도 앝게 형성하고자 하는 경우에도 유효하게 적용할 수 있는 것이다.
또한, 상기 각 실시예에서는, 메모리 셀의 게이트 절연막으로서 실리콘 질화막을 이용한 경우를 설명했지만, 실시예는 이것에 한하지 않는다. 주변 회로 Tr의 게이트 절연막인 실리콘 산화막에 대하여 에칭 선택비를 갖는 막이면, 상기 실시예로 설명한 것과 마찬가지의 효과를 얻을 수 있다. 예를 들면, 전하 축적층으로서, HfO2나 Al2O3, Ta2O5, TiO2 등을 이용하여도 좋다.
이상 진술한 바와 같이, 본 발명에 따르면, 고전압 트랜지스터 영역이나 저전압 트랜지스터 영역과 메모리 셀 영역을 혼재하는 반도체 기억 장치에 있어서, 고전압 트랜지스터 영역과 저전압 트랜지스터 영역 중 적어도 고전압 트랜지스터 영역에서는 소자 분리홈을 깊게 형성하여 소자 분리 성능과 내압을 향상시키고, 메모리 셀 영역에서는 소자 분리홈을 얕게 형성하는 것에 의해, 고밀도화, 고성능화, 높은 제조 수율을 실현할 수 있는 반도체 기억 장치의 구조와, 그 제조 방법을 얻는 것이 가능한다.

Claims (14)

  1. 반도체 기판 상에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역을 구비하고,
    상기 제1 영역에 형성된 소자 분리 트렌치의, 상기 반도체 기판의 표면으로부터의 깊이를 상기 제2 영역에 형성된 소자 분리 트렌치의, 반도체 기판의 표면으로부터의 깊이보다 얕게 설정하고,
    상기 제1 영역에 형성된 소자 분리 트렌치와, 상기 제2 영역에 형성된 소자 분리 트렌치의 깊이가 전환되는 경계가, 상기 제1 게이트 절연막과, 상기 제2 게이트 절연막과의 경계에 대하여, 자기 정합적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와, 상기 제2 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와의 차를 10 nm 이상 150 nm 이하의 범위로 설정한 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와, 상기 제2 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이의 차를, 상기 전하 축적 절연막의 막 두께보다도 크게 설정한 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 반도체 기판 상에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 별도이고 또한 상기 제2 게이트 절연막보다도 얇은 막 두께의 제3 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제3 영역을 구비하고,
    상기 제1 영역에 형성된 소자 분리 트렌치의, 반도체 기판 표면으로부터의 깊이를, 상기 제2 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이보다도 얕고, 상기 제3 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와 실질적으로 같게 설정하고,
    상기 제1 영역에 형성된 소자 분리 트렌치와, 상기 제2 영역에 형성된 소자 분리 트렌치의 깊이가 전환되는 경계가, 상기 제1 게이트 절연막과, 상기 제2 게이트 절연막과의 경계에 대하여, 자기 정합적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 메모리 셀 트랜지스터와, 상기 제2 영역에서의 트랜지스터와, 상기 제3 영역에서의 트랜지스터 각각에서의 게이트 전극을, 각각의 게이트 절연막 상에 배치된 하측의 제1 게이트 전극과, 제1 게이트 전극 상에 전기적으로 접속되어 배치되는 상측의 제2 게이트 전극의 2층으로서 구성하고,
    상기 제2 게이트 전극은, 상기 제1 영역과 상기 제2 영역에 있어서는, 상기 소자 분리 트렌치 상면에 접하여 배치되고,
    상기 제3 영역에서는, 상기 소자 분리 트렌치의 상면에, 상기 제1 게이트 전극을 개재하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와, 상기 제2 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와의 차를, 10 nm 이상 150 nm 이하의 범위로 설정한 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이와, 상기 제2 영역에 형성된 상기 소자 분리 트렌치의, 상기 반도체 기판 표면으로부터의 깊이의 차를, 상기 전하 축적 절연막의 막 두께보다도 큰 것으로 설정한 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 반도체 기판 위에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역을 구비한 반도체 장치의 제조 방법으로서,
    상기 제2 영역의 상기 반도체 기판을 에칭하여 제2 소자 분리 트렌치를 형성할 때에는, 상기 제1 영역에서는, 상기 전하 축적 절연막을 에칭 스토퍼로서 기능시키는 것에 의해 상기 반도체 기판이 에칭되지 않도록 한, 임의의 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 임의의 공정 후에,
    상기 제1 영역의, 상기 전하 축적 절연막을 포함하는 상기 제1 게이트 절연막을 에칭하여, 제1 소자 분리 트렌치를 형성함과 함께, 이 때 동시에 상기 제2 영역의 상기 반도체 기판을 에칭하여, 상기 제2 소자 분리 트렌치를 더 깊게 에칭하고, 상기 제1 영역에 형성된 상기 제1의 소자 분리 트렌치의, 상기 반도체 기판의 표면으로부터의 깊이를 상기 제2 영역에 형성된 제2 소자 분리 트렌치의, 반도체 기판의 표면으로부터의 깊이보다 얕게 되도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판 위에 형성된, 게이트 절연막으로서, 적어도 전하 축적 절연막을 포함하는 적층 구조의 제1 게이트 절연막을 이용한, 복수의 메모리 셀 트랜지스터가 형성된 제1 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 다른 제2 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제2 영역과, 게이트 절연막으로서, 상기 전하 축적 절연막과는 별도이고 또한 상기 제2 게이트 절연막보다도 얇은 막 두께의 제3 게이트 절연막을 이용한, 복수의 트랜지스터가 형성된 제3 영역을 구비한 반도체 장치의 제조 방법으로서,
    상기 제1 및 제3 영역에서는, 상기 반도체 기판 상에, 적어도 상기 제1 게이트 절연막과 그 위에 형성된 게이트 전극을 배치하고,
    상기 제2 영역에서는, 상기 반도체 기판 상에, 적어도 상기 제2 게이트 절연막과 그 위에 형성된 게이트 전극을 배치하고,
    이 상태에서, 상기 반도체 기판을, 상기 게이트 전극에 대하여 자기 정합적으로 에칭하는 것에 의해, 상기 제1, 제2, 제3 영역에 소자 분리 트렌치를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 소자 분리홈을, 절연체에 의해서 매립한 후, 상기 제3 영역에 형성된 상기 제1 게이트 절연막 및 상기 마스크체를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 게이트 절연막 및 상기 마스크체를 제거한 후, 적어도 상기 제3 영역의 반도체 기판 상에, 상기 제3 게이트 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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