CN105244350A - 驱动装置的集成电路及其制作方法 - Google Patents

Abstract

本发明公开了一种驱动装置的集成电路及其制作方法，所述集成电路包括一基底，所述基底包括一高压区域及一低压区域；多个第一沟槽，形成于所述高压区域；多个第一隔离层，形成于所述高压区域的该多个第一沟槽中；多个第二沟槽，形成于所述低压区域；以及多个第二隔离层，形成于所述低压区域的所述多个第二沟槽中；其中，每一第一沟槽与每一第二沟槽间具有一深度差。

Description

驱动装置的集成电路及其制作方法

技术领域

本发明涉及一种集成电路及其制作方法，尤其涉及指一种用于驱动装置的集成电路及其制作方法。

背景技术

集成电路(IntegratedCircuit，IC)，又被称为是「信息产业之母」，是信息产品最基本、也是最重要的元件。集成电路是将晶体管、二极管、电阻器及电容器等电路元件，聚集在硅芯片上，形成完整的逻辑电路，以达成控制、计算或记忆等功能，为人们处理各种事务。

依据不同应用，集成电路中可能包括应用于不同电压范围(如一高电压范围及一低电压范围)的电路元件。随着制程技术的演进，制程中高电压范围的最大电压值呈现持续上升的趋势而低电压范围的最大电压值则呈现持续下降的趋势。然而，当高电压范围的最大电压值上升及╱或低电压范围的最大电压值下降时，由于阻绝电子元件间电子传递的效果受到电压范围改变影响，造成电路元件的最小尺寸及制程设计限制却无法随着制程技术的演进下降。因此，如何在增强阻绝电子元件间电子传递的效果便成为业界亟欲探讨的议题。

发明内容

为了解决上述的问题，本发明提供一种具有不同深度的隔离层的集成电路及其制造方法。

本发明公开一种用于一驱动装置的集成电路，所述集成电路包括一基底，包括一高压区域，包括多个第一沟槽及形成于所述多个第一沟槽的多个第一隔离层；以及一低压区域，包括多个第二沟槽及形成于所述多个第二沟槽的多个第二隔离层；其中，每一第一沟槽与每一第二沟槽间具有一深度差。

本发明还公开一种制作一驱动装置中一集成电路的方法，包括在一基底上由下而上依序形成一遮蔽层及一第一光阻(photoresistor)层；利用一第一光罩，使所述第一光阻层形成一开口图样(openingpattern)；执行一第一蚀刻程序，以蚀刻所述遮蔽层；去除所述第一光阻层；执行一第二蚀刻程序，以在所述基底的一高压区域形成多个第一沟槽以及在所述基底的一低压区域形成多个第二沟槽；在所述基底上形成一第二光阻层；利用一第二光罩，去除覆盖于所述高压区域的所述第二光阻层；执行一第三蚀刻程序，以蚀刻所述多个第一沟槽；去除所述第二光阻层；在所述基底上，填补一绝缘材料，以形成一绝缘层；研磨所述绝缘层，以使所述绝缘层与所述遮蔽层的高度相同；执行一第四蚀刻程序，以在所述高压区域的所述多个第一沟槽中形成多个第一隔离层及在所述低压区域的所述多个第二沟槽中形成多个第二隔离层；以及执行一第五蚀刻程序，以去除所述遮蔽层。

附图说明

图1为本发明实施例中一集成电路的剖面图。

图2A～2I为制造图1所示的集成电路的过程中集成电路的剖面图。

图3为本发明实施例另一集成电路的示意图。

图4A～4L为制造图3所示的集成电路的过程中集成电路的剖面图。

图5为本发明实施例中一流程的流程图。

图6为本发明实施例中另一流程的流程图。

其中，附图标记说明如下：

10、30集成电路

100、300基底

102、104、302、304区域

106、306第一沟槽

108、308第一隔离层

110、310第二沟槽

112、312第二隔离层

200遮蔽层

202绝缘层

50、60流程

500～528、600～636步骤

HDP_OX绝缘层202

HV高电压范围

LV低电压范围

MASK1、MASK2、MASK3光罩

PR1、PR2、PR3光阻层

具体实施方式

请参考图1，图1为本发明实施例中一集成电路10的剖面图。集成电路10可用于显示系统中一驱动装置。举例来说，集成电路10可为一驱动集成电路(driverintegratedcircuit)。如图1所示，集成电路10包括一基底(substrate)100。基底100可为一硅基底，且包括区域102、104。区域102包括多个第一沟槽106及多个第一隔离层(isolation)108，区域104包括多个第二沟槽110及多个第二隔离层112。区域102用来配置应用于一高电压范围HV的电路元件(如金氧半场效晶体管)(未绘示于图1中)，且区域104用来配置应用于一低电压范围LV的电路元件(未绘示于图1中)。举例来说，高电压范围HV的最大电压可介于13.5伏特至27伏特之间，且低电压范围LV的最大电压可介于1.2伏特至3.3伏特之间。在此实施例中，第一沟槽106与第二沟槽110间具有一深度差。由于第一沟槽106具有较深的深度(即第一隔离层108具有较深的深度)，即使高电压范围HV的最大电压持续上升及╱或低电压范围LV的最大电压持续下降，应用于高电压范围HV及低电压范围LV的电路元件的最小尺寸仍不受影响，进而降低集成电路10的尺寸以及制造成本。更甚者，通过加深第一隔离层108的深度，集成电路10中产生晶格错位(dislocation)的机率也会降低。

详细来说，第一隔离层108及第二隔离层112可为浅沟渠隔离层(Shallowtrenchisolation,STI)，用来隔离基底100中电路元件间电子的导通。通过特殊制造流程，第一沟槽106与第二沟槽110间具有500埃(angstrom)至8000埃的深度差。也就是说，相较于第二隔离层112，第一隔离层108具有较深的深度，从而增强隔离区域102中的电路元件(即应用于高电压范围HV的电路元件)间及区域102与区域104的电路元件间(即应用于高电压范围HV的电路元件与应用于低电压范围LV的电路元件)电子传递的效果。如此一来，即使高电压范围HV的最大电压持续上升及╱或低电压范围LV的最大电压持续下降，区域102、104中的电路元件的最小尺寸(如晶体管栅极的最小宽度)不受电压范围改变影响且可随着制程技术的演进而持续缩小，从而降低集成电路10的尺寸及制造成本。进一步地，通过加深第一隔离层108的深度，集成电路10中产生晶格错位的机率也会降低。

请参考图2A～2I，图2A～2I为制造图1所示的集成电路10的过程中集成电路10的剖面图。在图2A中，一遮蔽层200(如一氮化硅(Si3N4)层)及一光阻层PR1依序由下到上形成(如沈积、涂布(coat))在基底100上。通过一光罩MASK1，部分光阻层PR1被去除而形成一特定图样。在图2B中，一蚀刻程序P1(如干蚀刻(dryetch))被执行，以使遮蔽层200也形成为特定图样。接下来，通过执行一蚀刻程序P2(如一沟槽蚀刻(trenchetch))，区域102中形成多个第一沟槽106且区域104中形成多个第二沟槽110，如图2C所示。

请参考图2D～2F。为了加深第一沟槽106的深度，一光阻层PR2形成于(如涂布于)基底100上。在通过一光罩MASK2去除覆盖于区域102上的光阻层PR2后，再度执行一蚀刻程序(如一干蚀刻)P3以加深第一沟槽106的深度。由于第一沟槽106经历过二次氧化物蚀刻程序，第一沟槽106的深度将会大于第二沟槽110的深度。此外，通过控制蚀刻程序P2的时间，第一沟槽106与第二沟槽110间的深度差可介于500～8000埃。

请继续参考图2G～2I。为了在第一沟槽106、第二沟槽110分别形成第一隔离层108、第二隔离层112，一绝缘材质(如高密度电浆氧化物(highdensityplasmaoxide))被填补于基底100上，以形成一绝缘层202。接下来，进行一研磨程序P4(如一化学机械研磨(Chemical-MechanicalPlanarization))，以使绝缘层202与遮蔽层200具有相同的高度。在针对绝缘层202进行一蚀刻程序P5后，第一隔离层108、第二隔离层112即分别形成于第一沟槽106、第二沟槽110中。最后，一蚀刻程序P6(如一干蚀刻)被执行，以去除遮蔽层200，并取得图1所示的集成电路10。

请参考图3，图3为本发明实施例一集成电路30的示意图。集成电路30可用于显示系统中一驱动装置。举例来说，集成电路30可为一驱动集成电路(driverintegratedcircuit)。相似于图1所示的集成电路10，集成电路30包括一基底300。基底300可为一硅基底，且包括区域302、304。区域302包括多个第一沟槽306及多个第一隔离层308，区域304包括多个第二沟槽310及多个第二隔离层312。区域302用来配置应用于高电压范围HV的电路元件(未绘示于图3中)，且区域304用来配置应用于低电压范围LV的电路元件(未绘示于图3中)。相较于集成电路10，第一隔离层108与第二隔离层112间除了具有一深度差之外亦具有一高度差，从而进一步加强隔离区域102中的电路元件间及区域102与区域104的电路元件间电子传递的效果。如此一来，即使高电压范围HV的最大电压持续上升及╱或低电压范围LV的最大电压持续下降，应用于高电压范围HV及低电压范围LV的电路元件的最小尺寸不受影响且可随着制程技术的演进而持续缩小，进而降低集成电路30的尺寸以及制造成本。更甚者，通过加深第一隔离层308的深度，集成电路30中产生晶格错位(dislocation)的机率也会降低。

请参考图4A～4L，图4A～4L为制造图3所示的集成电路30的过程中集成电路30的剖面图。其中，图4A～4H中所进行的制造流程类似于图2A～2H的制造流程，为求简洁，在此不赘述。

请参考图4I～4L。为了使第一隔离层308、第二隔离层312具有不同的高度，一光阻层PR3形成于(如涂布于)基底300上。随后，通过一光罩MASK3，覆盖于区域304的光阻层PR3被去除。此时，一蚀刻程序P7(如一干蚀刻)被执行，以蚀刻位于区域304内的绝缘层202。然后，光阻层PR3被完全去除，并再次进行一蚀刻程序P8(如一干蚀刻)，以同时蚀刻位于区域302、304的绝缘层202。如此一来，由于位于区域304的绝缘层202经过二次蚀刻程序而位于区域302的绝缘层202仅经过一次蚀刻程序，因此第一隔离层308与312间具有一高度差。通过调整第4K图中所进行的蚀刻程序P7，第一隔离层308、第二隔离层312间的高度差可介于150埃～450埃。最后，执行蚀刻程序P6，以去除遮蔽层200并取得如图3所示的集成电路30。

根据不同应用及设计理念，本领域技术人员应可实施合适的更动及修改。举例来说，集成电路中应用于相同电压范围的隔离层具有相同的高度，且应用于不同电压范围的隔离层可具有相同的深度但具有相异的高度。

关于制造集成电路10的流程，可被进一步归纳为一流程50，如图5所示。流程50用来制造显示系统中一驱动装置且包括以下步骤：

步骤500：开始。

步骤502：由下而上依序形成一遮蔽层及一第一光阻层在一基底。

步骤504：利用一第一光罩，使所述第一光阻层形成一开口图样。

步骤506：执行一第一蚀刻程序，以蚀刻所述遮蔽层。

步骤508：去除所述第一光阻层。

步骤510：执行一第二蚀刻程序，以在所述基底的一高压区域形成多个第一沟槽以及在所述基底的一低压区域形成多个第二沟槽。

步骤512：在所述基底上形成一第二光阻层。

步骤514：利用一第二光罩，去除覆盖于所述高压区域的所述第二光阻层。

步骤516：执行一第三蚀刻程序，以蚀刻所述多个第一沟槽。

步骤518：去除所述第二光阻层。

步骤520：在所述基底上，填补绝缘材料，以形成一绝缘层。

步骤522：执行一研磨程序，以使所述绝缘层与所述遮蔽层的高度相同。

步骤524：执行一第四蚀刻程序，以在所述高压区域的所述多个第一沟槽中形成多个第一隔离层及在所述低压区域的所述多个第二沟槽中形成多个第二隔离层。

步骤526：执行一第五蚀刻程序，以去除所述遮蔽层。

步骤528：结束。

依据流程50，集成电路中应用于不同电压范围的隔离层可具有相异的深度，以使应用于相异电压范围的电路元件的最小尺寸不受电压范围改变影响且可随着制程技术的演进而持续缩小。更甚者，集成电路中产生晶格错位的机率也会被降低。关于流程50的详细操作过程，可参照前述，为求简洁，在此不赘述。

关于制造集成电路30的流程，可被进一步归纳为一流程60，如图6所示。流程60用来制造显示系统中一驱动装置且包括以下步骤：

步骤600：开始。

步骤602：由下而上依序形成一遮蔽层及一第一光阻层在一基底上。

步骤604：利用一第一光罩，使所述第一光阻层形成一第一开口图样。

步骤606：执行一第一蚀刻程序，以蚀刻所述遮蔽层。

步骤608：去除所述第一光阻层。

步骤610：执行一第二蚀刻程序，以在所述基底的一高压区域形成多个第一沟槽以及在所述基底的一低压区域形成多个第二沟槽。

步骤612：在所述基底上形成一第二光阻层。

步骤614：利用一第二光罩，去除覆盖于所述高压区域的所述第二光阻层。

步骤616：执行一第三蚀刻程序，以蚀刻所述多个第一沟槽。

步骤618：去除所述第二光阻层。

步骤620：在所述基底上，填补绝缘材料，以形成一绝缘层。

步骤622：执行一研磨程序，以使所述绝缘层与所述遮蔽层的高度相同。

步骤624：在所述基底上形成一第三光阻层。

步骤626：利用一第三光罩，去除覆盖于所述低压区域的所述第三光阻层。

步骤628：执行一第四蚀刻程序，以蚀刻覆盖于所述低压区域的所述绝缘层。

步骤630：去除所述第三光阻层。

步骤632：执行一第五蚀刻程序，以在所述高压区域的所述多个第一沟槽中形成多个第一隔离层及在所述低压区域的所述多个第二沟槽中形成多个第二隔离层。

步骤634：执行一第六蚀刻程序，以去除所述遮蔽层。

步骤636：结束。

依据流程60，集成电路中应用于不同电压范围的隔离层可具有相异的深度及相异的高度，以使应用于相异电压范围的电路元件的最小尺寸不受电压范围改变影响且可随着制程技术的演进而持续缩小，进而降低集成电路的尺寸以及制造成本。更甚者，集成电路中产生晶格错位的机率也会被降低。关于流程60的详细操作过程，可参照前述，为求简洁，在此不赘述。

综上所述，上述实施例的集成电路中应用于相异电压范围的隔离层具有相异的深度及╱或相异的高度。据此，应用于相异电压范围的电路元件的最小尺寸可不受电压范围改变影响且可随着制程技术的演进而持续缩小。更甚者，具有相异深度的隔离层亦可降低集成电路中产生晶格错位的机率。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种驱动装置的集成电路，用于一驱动装置，该集成电路包括：

一基底，包括一高压区域及一低压区域；

多个第一沟槽，形成于所述高压区域；

多个第一隔离层，形成于所述高压区域的所述多个第一沟槽中；

多个第二沟槽，形成于所述低压区域；以及

多个第二隔离层，形成于所述低压区域的所述多个第二沟槽中；

其中，每一第一沟槽与每一第二沟槽间具有一深度差。

2.如权利要求1所述的集成电路，其特征在于：所述多个第一隔离层及所述多个第二隔离层为浅沟渠隔离层。

3.如权利要求1所述的集成电路，其特征在于：所述深度差介于500埃～8000埃。

4.如权利要求1所述的集成电路，其特征在于：每一第一隔离层与每一第二隔离层间具有一高度差。

5.如权利要求4所述的集成电路，其特征在于：所述高度差介于150埃～450埃。

6.如权利要求1所述的集成电路，其特征在于：所述高压区域包括多个工作于一高电压范围的电路元件且所述低压区域包括多个工作于一低电压范围的电路元件，其中所述高电压范围的最大电压介于13.5伏特至27伏特之间，且所述低电压范围的最大电压介于1.2伏特至3.3伏特之间。

7.一种制作一驱动装置中一集成电路的方法，包括：

在一基底上由下而上依序形成一遮蔽层及一第一光阻层；

利用一第一光罩，使所述第一光阻层形成一开口图样；

执行一第一蚀刻程序，以蚀刻所述遮蔽层；

去除所述第一光阻层；

执行一第二蚀刻程序，以在所述基底的一高压区域形成多个第一沟槽以及在所述基底的一低压区域形成多个第二沟槽；

在所述基底上形成一第二光阻层；

利用一第二光罩，去除覆盖于所述高压区域的所述第二光阻层；

执行一第三蚀刻程序，以蚀刻所述多个第一沟槽；

去除所述第二光阻层；

在所述基底上，填补一绝缘材料，以形成一绝缘层；

执行一研磨程序，以使所述绝缘层与所述遮蔽层的高度相同；

执行一第四蚀刻程序，以在所述高压区域的所述多个第一沟槽中形成多个第一隔离层及在所述低压区域的所述多个第二沟槽中形成多个第二隔离层；以及

执行一第五蚀刻程序，以去除所述遮蔽层。

8.如权利要求7所述的方法，其特征在于：所述多个第一隔离层及所述多个第二隔离层为浅沟槽渠隔离层。

9.如权利要求7所述的方法，其特征在于：每一第一沟槽与每一第二沟槽的深度差介于500埃～8000埃。

10.如权利要求7所述的方法，其特征在于：所述遮蔽层为一氮化硅层。

11.如权利要求7所述的方法，其特征在于：所述绝缘材料为一高密度电浆氧化物。

12.如权利要求7所述的方法，其特征在于：执行所述第四蚀刻程序，以在所述高压区域的所述多个第一沟槽中形成所述多个第一隔离层及在所述低压区域的所述多个第二沟槽中形成所述多个第二隔离层的步骤包括：

在所述基底上形成一第三光阻层；

利用一第三光罩，去除覆盖于所述低压区域的所述第三光阻层；

执行一第六蚀刻程序，以蚀刻覆盖于所述低压区域的所述绝缘层；

去除所述第三光阻层；以及

执行一第七蚀刻程序，以在所述高压区域的所述多个第一沟槽中形成所述多个第一隔离层及在所述低压区域的所述多个第二沟槽中形成所述多个第二隔离层。

13.如权利要求12所述的方法，其特征在于：每一第一隔离层与每一第二隔离层间的高度差介于150埃～450埃。

14.如权利要求7所述的方法，其特征在于：还包括：

在所述高压区域形成多个工作于一高压范围的电路元件；以及

在所述低压区域形成多个工作于一低压范围的电路元件；

其中所述高电压范围的最大电压介于13.5伏特至27伏特之间，且所述低电压范围的最大电压介于1.2伏特至3.3伏特之间。