TWI550766B - 驅動裝置的積體電路及其製作方法 - Google Patents
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Description
本發明係指一種積體電路及其製作方法，尤指一種用於驅動裝置的積體電路及其製作方法。
積體電路(Integrated Circuit，IC)，又被稱為是「資訊產業之母」，是資訊產品最基本、也是最重要的元件。積體電路是將電晶體、二極體、電阻器及電容器等電路元件，聚集在矽晶片上，形成完整的邏輯電路，以達成控制、計算或記憶等功能，為人們處理各種事務。
依據不同應用，積體電路中可能包含有應用於不同電壓範圍(如一高電壓範圍及一低電壓範圍)的電路元件。隨著製程技術的演進，製程中高電壓範圍的最大電壓值呈現持續上升的趨勢而低電壓範圍的最大電壓值則呈現持續下降的趨勢。然而，當高電壓範圍的最大電壓值上升及/或低電壓範圍的最大電壓值下降時，由於阻絕電子元件間電子傳遞的效果受到電壓範圍改變影響，造成電路元件的最小尺寸及製程設計限制卻無法隨著製程技術的演進下降。因此，如何在增強阻絕電子元件間電子傳遞的效果便成為業界亟欲探討的議題。
為了解決上述的問題，本發明提供一種具有不同深度的隔離層的積體電路及其製造方法。
本發明揭露一種積體電路，用於一驅動裝置，該積體電路包含有一基底，包含有一高壓區域，包含有複數個第一溝槽及形成於該複數個第一溝槽的複數個第一隔離層；以及一低壓區域，包含有複數個第二溝槽及形成於該複數個第二溝槽的複數個第二隔離層；其中，每一第一溝槽與每一第二溝槽間具有一深度差。
本發明另揭露一種製作一驅動裝置中一積體電路的方法，包含有於一基底上由下而上依序形成一遮蔽層及一第一光阻(photo resistor)層；利用一第一光罩，使該第一光阻層形成一開口圖樣(opening pattern)；執行一第一蝕刻程序，以蝕刻該遮蔽層；去除該第一光阻層；執行一第二蝕刻程序，以於該基底的一高壓區域形成複數個第一溝槽以及於該基底的一低壓區域形成複數個第二溝槽；於該基底上形成一第二光阻層；利用一第二光罩，去除覆蓋於該高壓區域的該第二光阻層；執行一第三蝕刻程序，以蝕刻該複數個第一溝槽；去除該第二光阻層；於該基底上，填補一絕緣材料，以形成一絕緣層；研磨該絕緣層，以使該絕緣層與該遮蔽層的高度相同；執行一第四蝕刻程序，以於該高壓區域的該複數個第一溝槽中形成複數個第一隔離層及於該低壓區域的該複數個第二溝槽中形成複數個第二隔離層；以及執行一第五蝕刻程序，以去除該遮蔽層。
10、30‧‧‧積體電路
100、300‧‧‧基底
102、104、302、304‧‧‧區域
106、110、306、310‧‧‧溝槽
108、112、308、312‧‧‧隔離層
200‧‧‧遮蔽層
202‧‧‧絕緣層
50、60‧‧‧流程
500~528、600~636‧‧‧步驟
HDP_OX‧‧‧絕緣層絕緣層202
HV‧‧‧高電壓範圍
LV‧‧‧低電壓範圍
MASK1、MASK2、MASK3‧‧‧光罩
PR1、PR2、PR3‧‧‧光阻層
第1圖為本發明實施例中一積體電路的剖面圖。
第2A~2I圖為製造第1圖所示的積體電路的過程中積體電路的剖面圖。
第3圖為本發明實施例另一積體電路的示意圖。
第4A~4L圖為製造第3圖所示的積體電路的過程中積體電路的剖面圖。
第5圖為本發明實施例中一流程的流程圖。
第6圖為本發明實施例中另一流程的流程圖。
請參考第1圖，第1圖為本發明實施例中一積體電路10的剖面圖。積體電路10可用於顯示系統中一驅動裝置。舉例來說，積體電路10可為一驅動積體電路(driver integrated circuit)。如第1圖所示，積體電路10包含有一基底(substrate)100。基底100可為一矽基底，且包含有區域102、104。區域102包含有複數個溝槽106及複數個隔離層(isolation)108，區域104包含有複數個溝槽110及複數個隔離層112。區域102用來配置應用於一高電壓範圍HV的電路元件(如金氧半場效電晶體)(未繪示於第1圖中)，且區域104用來配置應用於一低電壓範圍LV的電路元件(未繪示於第1圖中)。舉例來說，高電壓範圍HV的最大電壓可介於13.5伏特至27伏特之間，且低電壓範圍LV的最大電壓可介於1.2伏特至3.3伏特之間。在此實施例中，溝槽106與溝槽110間具有一深度差。由於溝槽106具有較深的深度(即隔離層108具有較深的深度)，即使高電壓範圍HV的最大電壓持續上升及/或低電壓範圍LV的最大電壓持續下降，應用於高電壓範圍HV及低電壓範圍LV的電路元件的最小尺寸仍不受影響，進而降低積體電路10的尺寸以及製造成本。更甚者，透過加深隔離層108的深度，積體電路10中產生晶格錯位(dislocation)的機率也會降低。
詳細來說，隔離層108及隔離層112可為淺溝渠隔離層(Shallow trench isolation,STI)，用來隔離基底100中電路元件間電子的導通。透過特殊製造流程，溝槽106與溝槽110間具有500埃(angstrom)至8000埃的深度差。也就是說，相較於隔離層112，隔離層108具有較深的深度，從而增強隔離區域102中的電路元件(即應用於高電壓範圍HV的電路元件)間及區域102與區域104的電路元件間(即應用於高電壓範圍HV的電路元件與應
用於低電壓範圍LV的電路元件)電子傳遞的效果。如此一來，即使高電壓範圍HV的最大電壓持續上升及/或低電壓範圍LV的最大電壓持續下降，區域102、104中的電路元件的最小尺寸(如電晶體閘極的最小寬度)不受電壓範圍改變影響且可隨著製程技術的演進而持續縮小，從而降低積體電路10的尺寸及製造成本。進一步地，藉由加深隔離層108的深度，積體電路10中產生晶格錯位的機率也會降低。
請參考第2A~2I圖，第2A~2I圖為製造第1圖所示的積體電路10的過程中積體電路10的剖面圖。在第2A圖中，一遮蔽層200(如一氮化矽(Si3N4)層)及一光阻層PR1依序由下到上形成(如沈積、塗布(coat))於基底100上。透過一光罩MASK1，部分光阻層PR1被去除而形成一特定圖樣。在第2B圖中，一蝕刻程序P1(如乾蝕刻(dry etch))被執行，以使遮蔽層200也形成為特定圖樣。接下來，透過執行一蝕刻程序P2(如一溝槽蝕刻(trench etch))，區域102中形成複數個溝槽106且區域104中形成複數個溝槽110，如第2C圖所示。
請參考第2D~2F圖。為了加深溝槽106的深度，一光阻層PR2形成於(如塗布於)基底100上。於透過一光罩MASK2去除覆蓋於區域102上的光阻層PR2後，再度執行一蝕刻程序(如一乾蝕刻)P3以加深溝槽106的深度。由於溝槽106經歷過二次氧化物蝕刻程序，溝槽106的深度將會大於溝槽110的深度。此外，透過控制蝕刻程序P2的時間，溝槽106與110間的深度差可介於500~8000埃。
請繼續參考第2G~2I圖。為了於溝槽106、110分別形成隔離層108、112，一絕緣材質(如高密度電漿氧化物(high density plasma oxide))被填補於基底100上，以形成一絕緣層202。接下來，進行一研磨程序P4(如
一化學機械研磨(Chemical-Mechanical Planarization))，以使絕緣層202與遮蔽層200具有相同的高度。於針對絕緣層202進行一蝕刻程序P5後，隔離層108、112即分別形成於溝槽106、112中。最後，一蝕刻程序P6(如一乾蝕刻)被執行，以去除遮蔽層200，並取得第1圖所示的積體電路10。
請參考第3圖，第3圖為本發明實施例一積體電路30的示意圖。積體電路30可用於顯示系統中一驅動裝置。舉例來說，積體電路30可為一驅動積體電路(driver integrated circuit)。相似於第1圖所示的積體電路10，積體電路30包含有一基底300。基底300可為一矽基底，且包含有區域302、304。區域302包含有複數個溝槽306及複數個隔離層308，區域304包含有複數個溝槽310及複數個隔離層312。區域302用來配置應用於高電壓範圍HV的電路元件(未繪示於第3圖中)，且區域304用來配置應用於低電壓範圍LV的電路元件(未繪示於第3圖中)。相較於積體電路10，隔離層108與112間除了具有一深度差之外亦具有一高度差，從而進一步加強隔離區域102中的電路元件間及區域102與區域104的電路元件間電子傳遞的效果。如此一來，即使高電壓範圍HV的最大電壓持續上升及/或低電壓範圍LV的最大電壓持續下降，應用於高電壓範圍HV及低電壓範圍LV的電路元件的最小尺寸不受影響且可隨著製程技術的演進而持續縮小，進而降低積體電路30的尺寸以及製造成本。更甚者，透過加深隔離層308的深度，積體電路30中產生晶格錯位(dislocation)的機率也會降低。
請參考第4A~4L圖，第4A~4L圖為製造第3圖所示的積體電路30的過程中積體電路30的剖面圖。其中，第4A~4H圖中所進行的製造流程類似於第2A~2H圖的製造流程，為求簡潔，在此不贅述。
請參考第4I~4L圖。為了使隔離層308、312具有不同的高度，
一光阻層PR3形成於(如塗布於)基底300上。隨後，透過一光罩MASK3，覆蓋於區域304的光阻層PR3被去除。此時，一蝕刻程序P7(如一乾蝕刻)被執行，以蝕刻位於區域304內的絕緣層202。然後，光阻層PR3被完全去除，並再次進行一蝕刻程序P8(如一乾蝕刻)，以同時蝕刻位於區域302、304的絕緣層202。如此一來，由於位於區域304的絕緣層202經過二次蝕刻程序而位於區域302的絕緣層202僅經過一次蝕刻程序，因此隔離層308與312間具有一高度差。透過調整第4K圖中所進行的蝕刻程序P7，隔離層308、312間的高度差可介於150埃~450埃。最後，執行蝕刻程序P6，以去除遮蔽層200並取得如第3圖所示的積體電路30。
根據不同應用及設計理念，本領域具通常知識者應可實施合適的更動及修改。舉例來說，積體電路中應用於相同電壓範圍的隔離層具有相同的高度，且應用於不同電壓範圍的隔離層可具有相同的深度但具有相異的高度。
關於製造積體電路10的流程，可被進一步歸納為一流程50，如第5圖所示。流程50用來製造顯示系統中一驅動裝置且包含有以下步驟：步驟500：開始。
步驟502：由下而上依序形成一遮蔽層及一第一光阻層於一基底。
步驟504：利用一第一光罩，使該第一光阻層形成一開口圖樣。
步驟506：執行一第一蝕刻程序，以蝕刻該遮蔽層。
步驟508：去除該第一光阻層。
步驟510：執行一第二蝕刻程序，以於該基底的一高壓區域形成複數個第一溝槽以及於該基底的一低壓區域形成複數個第二溝槽。
步驟512：於該基底上形成一第二光阻層。
步驟514：利用一第二光罩，去除覆蓋於該高壓區域的該第二光阻層。
步驟516：執行一第三蝕刻程序，以蝕刻該複數個第一溝槽。
步驟518：去除該第二光阻層。
步驟520：於該基底上，填補絕緣材料，以形成一絕緣層。
步驟522：執行一研磨程序，以使該絕緣層與該遮蔽層的高度相同。
步驟524：執行一第四蝕刻程序，以於該高壓區域的該複數個第一溝槽中形成複數個第一隔離層及於該低壓區域的該複數個第二溝槽中形成複數個第二隔離層。
步驟526：執行一第五蝕刻程序，以去除該遮蔽層。
步驟528：結束。
依據流程50，積體電路中應用於不同電壓範圍的隔離層可具有相異的深度，以使應用於相異電壓範圍的電路元件的最小尺寸不受電壓範圍改變影響且可隨著製程技術的演進而持續縮小。更甚者，積體電路中產生晶格錯位的機率也會被降低。關於流程50的詳細操作過程，可參照前述，為求簡潔，在此不贅述。
關於製造積體電路30的流程，可被進一步歸納為一流程60，如第6圖所示。流程60用來製造顯示系統中一驅動裝置且包含有以下步驟：步驟600：開始。
步驟602：由下而上依序形成一遮蔽層及一第一光阻層於一基底上。
步驟604：利用一第一光罩，使該第一光阻層形成一第一開口圖樣。
步驟606：執行一第一蝕刻程序，以蝕刻該遮蔽層。
步驟608：去除該第一光阻層。
步驟610：執行一第二蝕刻程序，以於該基底的一高壓區域形成複數個第一溝槽以及於該基底的一低壓區域形成複數個第二溝槽。
步驟612：於該基底上形成一第二光阻層。
步驟614：利用一第二光罩，去除覆蓋於該高壓區域的該第二光阻層。
步驟616：執行一第三蝕刻程序，以蝕刻該複數個第一溝槽。
步驟618：去除該第二光阻層。
步驟620：於該基底上，填補絕緣材料，以形成一絕緣層。
步驟622：執行一研磨程序，以使該絕緣層與該遮蔽層的高度相同。
步驟624：於該基底上形成一第三光阻層。
步驟626：利用一第三光罩，去除覆蓋於該低壓區域的該第三光阻層。
步驟628：執行一第四蝕刻程序，以蝕刻覆蓋於該低壓區域的該絕緣層。
步驟630：去除該第三光阻層。
步驟632：執行一第五蝕刻程序，以於該高壓區域的該複數個第一溝槽中形成複數個第一隔離層及於該低壓區域的該複數個第二溝槽中形成複數個第二隔離層。
步驟634：執行一第六蝕刻程序，以去除該遮蔽層。
步驟636：結束。
依據流程60，積體電路中應用於不同電壓範圍的隔離層可具有相異的深度及相異的高度，以使應用於相異電壓範圍的電路元件的最小尺寸不受電壓範圍改變影響且可隨著製程技術的演進而持續縮小，進而降低積體電
路的尺寸以及製造成本。更甚者，積體電路中產生晶格錯位的機率也會被降低。關於流程60的詳細操作過程，可參照前述，為求簡潔，在此不贅述。
綜上所述，上述實施例的積體電路中應用於相異電壓範圍的隔離層具有相異的深度及/或相異的高度。據此，應用於相異電壓範圍的電路元件的最小尺寸可不受電壓範圍改變影響且可隨著製程技術的演進而持續縮小。更甚者，具有相異深度的隔離層亦可降低積體電路中產生晶格錯位的機率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧積體電路
100‧‧‧基底
102、104‧‧‧區域
106、110‧‧‧溝槽
108、112‧‧‧隔離層
Claims (13)
- 一種積體電路，用於一驅動裝置，該積體電路包含有：一基底，包含有一高壓區域及一低壓區域；複數個第一溝槽，形成於該高壓區域；複數個第一隔離層，形成於該高壓區域的該複數個第一溝槽中；複數個第二溝槽，形成於該低壓區域；以及複數個第二隔離層，形成於該低壓區域的該複數個第二溝槽中；其中，每一第一溝槽與每一第二溝槽間具有一深度差；其中，每一第一隔離層與該基底的一表面間具有一第一高度差，每一第二隔離層與該基底的該表面間具有一第二高度差，且該第一高度差相異於該第二高度差。
- 如請求項1所述的積體電路，其中該複數個第一隔離層及該複數個第二隔離層為淺溝渠隔離層(Shallow trench isolation,STI)。
- 如請求項1所述的積體電路，其中該深度差介於500埃(angstrom)~8000埃。
- 如請求項1所述的積體電路，其中該第一高度差與該第二高度差間差距介於150埃(angstrom)~450埃。
- 如請求項1所述的積體電路，其中該高壓區域包含有複數個工作於一高電壓範圍的電路元件且該低壓區域包含有複數個工作於一低電壓範圍的電路元件，其中該高電壓範圍的最大電壓介於13.5伏特至27伏特之間，且該低電壓範圍的最大電壓介於1.2伏特至3.3伏特之間。
- 一種製作一驅動裝置中一積體電路的方法，包含有：於一基底上由下而上依序形成一遮蔽層及一第一光阻(photo resistor)層；利用一第一光罩，使該第一光阻層形成一開口圖樣(opening pattern)；執行一第一蝕刻程序，以蝕刻該遮蔽層；去除該第一光阻層；執行一第二蝕刻程序，以於該基底的一高壓區域形成複數個第一溝槽以及於該基底的一低壓區域形成複數個第二溝槽；於該基底上形成一第二光阻層；利用一第二光罩，去除覆蓋於該高壓區域的該第二光阻層；執行一第三蝕刻程序，以蝕刻該複數個第一溝槽；去除該第二光阻層；於該基底上，填補一絕緣材料，以形成一絕緣層；執行一研磨程序，以使該絕緣層與該遮蔽層的高度相同；執行一第四蝕刻程序，以於該高壓區域的該複數個第一溝槽中形成複數個第一隔離層及於該低壓區域的該複數個第二溝槽中形成複數個第二隔離層；以及執行一第五蝕刻程序，以去除該遮蔽層。
- 如請求項6所述的方法，其中該複數個第一隔離層及該複數個第二隔離層為溝槽渠隔離層(Shallow trench isolation,STI)。
- 如請求項6所述的方法，其中每一第一溝槽與每一第二溝槽的深度差介於500埃(angstrom)~8000埃。
- 如請求項6所述的方法，其中該遮蔽層為一氮化矽(Si3N4)層。
- 如請求項6所述的方法，其中該遮蔽層該絕緣材料為一高密度電漿氧化物(high-density plasma oxide)。
- 如請求項6所述的方法，其中執行該第四蝕刻程序，以於該高壓區域的該複數個第一溝槽中形成該複數個第一隔離層及於該低壓區域的該複數個第二溝槽中形成該複數個第二隔離層的步驟包含有：於該基底上形成一第三光阻層；利用一第三光罩，去除覆蓋於該低壓區域的該第三光阻層；執行一第六蝕刻程序，以蝕刻覆蓋於該低壓區域的該絕緣層；去除該第三光阻層；以及執行一第七蝕刻程序，以於該高壓區域的該複數個第一溝槽中形成該複數個第一隔離層及於該低壓區域的該複數個第二溝槽中形成該複數個第二隔離層。
- 如請求項11所述的方法，其中每一第一隔離層與每一第二隔離層間的高度差介於150埃(angstrom)~450埃。
- 如請求項6所述的方法，另包含有：於該高壓區域形成複數個工作於一高壓範圍的電路元件；以及於該低壓區域形成複數個工作於一低壓範圍的電路元件；其中該高電壓範圍的最大電壓介於13.5伏特至27伏特之間，且該低電壓範圍的最大電壓介於1.2伏特至3.3伏特之間。
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| TW103122721A TWI550766B (zh) | 2014-07-01 | 2014-07-01 | 驅動裝置的積體電路及其製作方法 |
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|---|---|---|---|---|
| US20090020800A1 (en) * | 2007-07-18 | 2009-01-22 | Georg Tempel | Semiconductor Device and Method of Making Same |
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|---|---|---|---|---|
| US20090020800A1 (en) * | 2007-07-18 | 2009-01-22 | Georg Tempel | Semiconductor Device and Method of Making Same |
| US20120104540A1 (en) * | 2010-10-28 | 2012-05-03 | Texas Instruments Incorporated | Trench with reduced silicon loss |
| US20120104564A1 (en) * | 2010-11-01 | 2012-05-03 | Magnachip Semiconductor, Ltd. | Semiconductor device and method of fabricating the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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