TWI767143B - 高電壓電晶體結構及其製造方法 - Google Patents

高電壓電晶體結構及其製造方法 Download PDF

Info

Publication number
TWI767143B
TWI767143B TW108132051A TW108132051A TWI767143B TW I767143 B TWI767143 B TW I767143B TW 108132051 A TW108132051 A TW 108132051A TW 108132051 A TW108132051 A TW 108132051A TW I767143 B TWI767143 B TW I767143B
Authority
TW
Taiwan
Prior art keywords
shallow trench
trench isolation
isolation structure
sidewall
voltage transistor
Prior art date
Application number
TW108132051A
Other languages
English (en)
Other versions
TW202111944A (zh
Inventor
李信宏
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW108132051A priority Critical patent/TWI767143B/zh
Priority to US16/601,364 priority patent/US11101381B2/en
Publication of TW202111944A publication Critical patent/TW202111944A/zh
Application granted granted Critical
Publication of TWI767143B publication Critical patent/TWI767143B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一種高電壓電晶體結構，包括基板。閘極絕緣層設置在該基板上。淺溝渠隔離結構形成在該基板中，相鄰於該閘極絕緣層。該淺溝渠隔離結構有第一側壁與第二側壁。該第一側壁的頂部與該閘極絕緣層的邊緣區域合併。該淺溝渠隔離結構的底面由該第二側壁到該第一側壁在深度上是漸減。源/汲極區域是在閘極絕緣層的側邊形成於該基板中，且圍繞該淺溝渠隔離結構。

Description

高電壓電晶體結構及其製造方法
本發明是有關於半導體製造技術，更是關於高電壓電晶體結構及其製造方法。
因應電子產品的更廣泛功能的應用，對於由半導體所形成的電晶體，其操作電壓不再限於一般的低電壓操作。也就是電晶體因應一些功能也會操作在高電壓範圍。
對於高電壓電晶體的結構，其閘極絕緣層除了需要較大的厚度達到對閘極的隔離，閘極絕緣層在兩端還會增加淺溝渠隔離結構。另外在閘極兩側的高電壓源/汲極區域會圍繞淺溝渠隔離結構。在高電壓電晶體操作時，漂移電流(drift)會流通過淺溝渠隔離結構的底部及側壁，而進入閘極下方的通道區域。
如此的高電壓電晶體結構，漂移電流的路徑經過多次轉折，較難維持大的電流，且淺溝渠隔離的底部的尖端也容易造成尖端放電，干擾到漂移電流的流通。
漂移電流的品質會影響到高電壓電晶體的運作。如何設計高電壓電晶體的結構而提升漂移電流的品質是在研發中需要考慮的課題之一。
本發明是關於高電壓電晶體結構及其製造方法，其中藉由淺溝渠隔離的改良，至少可以有效提升漂移電流的品質，也因此提升高電壓電晶體的操作性能。
於一實施例，本發明提供一種高電壓電晶體結構，包括基板。閘極絕緣層設置在該基板上。淺溝渠隔離結構形成在該基板中，相鄰於該閘極絕緣層。該淺溝渠隔離結構有第一側壁與第二側壁。該第一側壁的頂部與該閘極絕緣層的邊緣區域合併。該淺溝渠隔離結構的底面由該第二側壁到該第一側壁在深度上是漸減。源/汲極區域是在閘極絕緣層的側邊形成於該基板中，且圍繞該淺溝渠隔離結構。
於一實施例，對於所述的高電壓電晶體結構，其更包括閘極層設置在該閘極絕緣層上，以及接觸摻雜區域設置在該基板中在該源/汲極區域的頂部。
於一實施例，對於所述的高電壓電晶體結構，該淺溝渠隔離結構的該底面在深度上是平滑漸減。
於一實施例，對於所述的高電壓電晶體結構，該淺溝渠隔離結構的該底面沒有尖凸結構。
於一實施例，對於所述的高電壓電晶體結構，該淺溝渠隔離結構的頂部還包括凹陷結構，與該閘極絕緣層的該邊緣區域接合。
於一實施例，對於所述的高電壓電晶體結構，在該淺溝渠隔離結構的該第一側壁下方的該源/汲極區域的深度是大於在該淺溝渠隔離結構的該第二側壁下方的該源/汲極區域的深度。
於一實施例，對於所述的高電壓電晶體結構，該淺溝渠隔離結構的該底面是傾斜面，由該第二側壁到該第一側壁在深度上是漸減。
於一實施例，對於所述的高電壓電晶體結構，該閘極絕緣層是閘極氧化層，具有在一範圍內的厚度，用以在高電壓操作下隔離在在閘極氧化層上的閘極層。
於一實施例，本發明在提供一種製造高電壓電晶體的方法。此方法包括提供基板。該基板上規劃有中間區域及與該中間區域相鄰的周邊區域。閘極絕緣層形成在該基板上的該中間區域上。淺溝渠隔離結構形成在該基板中的該周邊區域上，相鄰於該閘極絕緣層。該淺溝渠隔離結構有第一側壁與第二側壁。該第一側壁的頂部與該閘極絕緣層的邊緣區域合併。該淺溝渠隔離結構的底面由該第二側壁到該第一側壁在深度上是漸減。源/汲極區域形成在該基板中，位於閘極絕緣層的側邊，且圍繞該淺溝渠隔離結構。
於一實施例，對於所述的製造高電壓電晶體的方法，其更包括形成閘極層在該閘極絕緣層上，以及形成接觸摻雜區域於該基板中在該源/汲極區域的頂部。
於一實施例，對於所述的製造高電壓電晶體的方法，提供該基板的該步驟包括圖案化該基板，使在該周邊區域形成在高度上的下陷結構。該下陷結構的邊緣相對該中間區域有一界面表面。沿著由該中間區域到該周邊區域的方向該界面表面在高度上是漸減。
於一實施例，對於所述的製造高電壓電晶體的方法，實施一等向蝕刻製程或是一襯氧化及清潔製程，以得到該界面表面。
於一實施例，對於所述的製造高電壓電晶體的方法，形成該淺溝渠隔離結構的該步驟包括圖案化該基板以得到淺溝渠，位於在該中間區域與該周邊區域之間的該界面表面。由於該基板的該界面表面，促使該淺溝渠的底面在深度上趨向該中間區域是漸減。
於一實施例，對於所述的製造高電壓電晶體的方法，該淺溝渠隔離結構的該底面在深度上是平滑漸減。
於一實施例，對於所述的製造高電壓電晶體的方法，該淺溝渠隔離結構的該底面沒有尖凸結構。
於一實施例，對於所述的製造高電壓電晶體的方法，該淺溝渠隔離結構的頂部還包括凹陷結構，與該閘極絕緣層的該邊緣區域接合。
於一實施例，對於所述的製造高電壓電晶體的方法，形成該淺溝渠隔離結構的該凹陷結構的方法包括形成罩幕層，以覆蓋該淺溝渠隔離結構的側部，其與該側部與該閘極絕緣層相對。蝕刻該淺溝渠隔離結構被該罩幕層暴露的一部分，以減少該淺溝渠隔離結構的高度。
於一實施例，對於所述的製造高電壓電晶體的方法，在該淺溝渠隔離結構的該第一側壁下方的該源/汲極區域的深度是大於在該淺溝渠隔離結構的該第二側壁下方的該源/汲極區域的深度。
於一實施例，對於所述的製造高電壓電晶體的方法，該淺溝渠隔離結構的該底面是傾斜面，由該第二側壁到該第一側壁在深度上是漸減。
於一實施例，對於所述的製造高電壓電晶體的方法，該閘極絕緣層是閘極氧化層，具有在一範圍內的厚度，用以在高電壓操作下隔離在在閘極氧化層上的閘極層。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明提供高電壓電晶體結構及其製造方法。本發明藉由對淺溝渠隔離的設計，使其底部有漸減的深度，至少可以有效提升漂移電流的品質，也因此提升高電壓電晶體的操作性能。
以下舉一些實施例來說明本發明，但是本發明不限於所舉的多個實施例。所的多個實施例之間也允許有適當的互相結合。
圖1是依照本發明一實施例，一種高電壓電晶體結構示意圖。參閱圖1，本發明取一高電壓電晶體結構進行其操作性能的調查，進而提出其改良的結構設計。本發明的高電壓電晶體結構是在基底100上製造。在基底100會先形成淺溝渠隔離結構102。淺溝渠隔離結構102一般是用於隔離電晶體。高電壓電晶體的基本結構也包含在基板100上的閘極絕緣層104。閘極層106設置在閘極絕緣層104上。由於電晶體是操作在高電壓，閘極絕緣層104的厚度較大，使得可以在高電壓操作時，有效隔離閘極層106。在閘極層104的兩側的基板100中也有摻雜區域當作源/汲極區域108。在源/汲極區域108的頂部也形成有較高摻雜濃度的接觸摻雜區域110。在外側的淺溝渠隔離結構102一般是用於隔離電晶體。
然而針對高電壓電晶體，在源/汲極區域108中也會形成淺溝渠隔離結構102，其與閘極絕緣層104合併(merge)，使達到在高電壓操作下的隔離。由於圍繞源/汲極區域108中的淺溝渠隔離結構102，要流過通道區域的漂移電流，如路徑112，會先通過淺溝渠隔離結構102的底部。如此由淺溝渠隔離結構102佔據源/汲極區域108的空間，使得可以達到的漂移電流降低。另外，淺溝渠隔離結構102底部的尖凸結構也容易造成尖端放電的效果而更進一步影響漂移電流的品質，降低高電壓電晶體的效能。
在調查圖1的高電壓電晶體的機制後，本發明提出高電壓電晶體的結構，至少可以改善漂移電流的品質，可以提升高電壓電晶體的效能。
圖2是依照本發明一實施例，一種高電壓電晶體結構示意圖。參閱圖2，先就本發明所進一步改良的高電壓電晶體結構來描述。高電壓電晶體是形成基板100上。閘極絕緣層104是設置在基板100上。淺溝渠隔離結構102’、102”形成在基100中，相鄰於閘極絕緣層104。淺溝渠隔離結構102’、102”有第一側壁與第二側壁，其中第一側壁的頂部與閘極絕緣層104的邊緣區域合併。
需要注意的是，淺溝渠隔離結構102’、102”的底面(bottom surface)由第二側壁到第一側壁在深度上是漸減，其如區域114所示，例如是平滑漸減的表面，且更例如也可以是傾斜面。源/汲極區域108在閘極絕緣層104的兩個側邊形成在基板100中，且圍繞淺溝渠隔離結構102’、102”。 於一實施例，源/汲極區域108的頂部可以有接觸摻雜區域110，用以與其它元件連接。
在電晶體外側的淺溝渠隔離結構102是一般用於隔離元件的結構。多個淺溝渠隔離結構102、102’、102”例如可以在相同的制程中同時完成。然而對應源/汲極區域108的淺溝渠隔離結構102’、102”的頂部還會形成凹陷結構116。凹陷結構116會減少淺溝渠隔離結構102’、102”的高度，其也同時減少在此區域的淺溝渠隔離結構102’、102”的厚度。在一實施例，當後續形成源/汲極區域108的植入製程時，在源/汲極區域108底面也對應有較大的深度。
就如圖2的高電壓電晶體結構，淺溝渠隔離結構102’、102”的底面的深度是漸減，其例如區域114所示。另外，源/汲極區域108底面由於凹陷結構116也對應可以有較大的深度。如此，從源/汲極區域108到閘極層下的通到區域的漂移電流會有效加大。淺溝渠隔離結構102’、102”的底部，在比較於圖1的結構，也不會涉及尖凸結構。漂移電流的品質提升也使高電壓電晶的效能提升。
以下再舉一些實施例來說明製造圖2的高電壓電晶體結構。本發明要得到淺溝渠隔離結構102’、102”的底部的結構，其在基板100預定要形成淺溝渠隔離結構102’、102”的區域需要先形成平滑的凹陷曲面。圖3A~圖3D是依照本發明一實施例，高電壓電晶體的基板製造流程示意圖。
參閱圖3A，於一實施例，基板200上先形成罩幕層250以及光阻層252。光阻層252的開口254暴露罩幕層250。光阻層252所覆蓋的區域，參閱圖3B，使用光阻層252為蝕刻罩幕，施行蝕刻製程256對罩幕層250蝕刻，其後基板200的表面也被蝕刻得到下陷區域258。
就基板200而言，被光阻層252覆蓋的區域是預計後續要形成閘極結構的區域，於此有稱為中間區域。基板200的下陷區域258也稱為周邊區域。中間區域與周邊區域之間的界面區域是預計要形成淺溝渠隔離結構102’、102”之處。
參閱圖3C，為能使淺溝渠隔離結構102’、102”後續形成時可以有如區域114所示的深度漸減的結構，中間區域與周邊區域之間的界面區域需要有平滑的下陷區域258。在一實施例，移除光阻層252後，進行非等向蝕刻製程260對基板200在進一步蝕刻而得到較佳且平滑的下陷區域258。非等向蝕刻製程260例如是濕式蝕刻。然而，非等向蝕刻製程260不是唯一的選擇，也可以由其他方式來取代。在一實施例，參閱圖3D，施行襯氧化與清潔(liner oxidation with cleaning)製程262，也可以對基板200進一步達成較佳且平滑的下陷區域258。襯氧化步驟會先對基板200進行薄層的氧化得到襯氧化層，其後的清潔步驟將襯氧化層清除。
在一實施例，下陷區域258即是周邊區域，其與中間區域的界面區域的平滑曲面會使後續淺溝渠隔離結構102’、102”形成時得到如區域114所示的深度漸減的平滑曲面。
以下根據圖3D所得到的基板200，描述繼續形成最後所要的淺溝渠隔離結構。圖4A~圖4D是依照本發明一實施例，高電壓電晶體的淺溝渠隔離結構製造流程示意圖。
參閱圖4A，於一實施例，在基板200上形成氧化層202與罩幕層204。氧化層202例如是墊氧化層的作用。一光阻層206形成在罩幕層204上。光阻層206有開口208，其是對應基板200的周邊區域與中間區域之間的界面區域。開口208的區域是預計要後續形成如圖2所示的淺溝渠隔離結構102’、102”。
參閱圖4B，以光阻層206為蝕刻罩幕，施行蝕刻製程在基板200中形成淺溝渠210。於此可以觀察到，在淺溝渠210的底面區域212，其深度在從周邊區域到中間區域的方向是平滑漸減。
參閱圖4C，絕緣層214，其例如是氧化層，沉積在基板200上，填入淺溝渠210。參閱圖4D，在一實施例，施行研磨製程。研磨製程例如停止在罩幕層204上，而絕緣層214的剩餘部分填入淺溝渠210而構成淺溝渠隔離結構216。淺溝渠隔離結構216的底面已經有深度漸減的結構。此結構已能提供提升漂移電流的電流值。於此，淺溝渠隔離結構216是對應圖2的淺溝渠隔離結構102’、102”。在外圍的淺溝渠隔離結構102是可以一併形成，本發明於一實施例是不限制外圍的淺溝渠隔離結構102的形成。
在一實施例，如果還要形成如圖2所示在淺溝渠隔離結構102’、102”的頂部有凹陷結構116，其可以再施行一些製程。圖5A~圖5D是依照本發明一實施例，高電壓電晶體的淺溝渠隔離結構製造流程示意圖。
參閱圖5A，罩幕層204被移除。氧化層202與淺溝渠隔離結構216合併。參閱圖5B，罩幕層300覆蓋在氧化層202以及淺溝渠隔離結構216的一部分。淺溝渠隔離結構216靠近中間區域的區域302被暴露。參閱圖5C，以罩幕層300為蝕刻罩幕，對淺溝渠隔離結構216在區域302的部分蝕刻，形成凹陷結構304。另外，氧化層202的一部分也被移除而暴露出基板200。
參閱圖5D，對基板200的暴露區域進行氧化而得到閘極絕緣層306。閘極絕緣層306是對應高電壓操作，因此其厚度較大。閘極絕緣層306會與淺溝渠隔離結構216合併，而淺溝渠隔離結構216的凹陷結構304也轉變成為凹陷結構308。罩幕層300也後續會被移除。
其後再參閱圖2，以圖5D的淺溝渠隔離結構216為基礎，其後形成源/汲極區域108以及閘極層106。在圖5D的淺溝渠隔離結構216的凹陷結構308構成如圖2的凹陷結構116。如此至少可以達到本發明提升漂移電流的品質。
綜合前面描述，從製造高電壓電晶體的方法來看，此方法包括提供基板100。基板100上規劃有中間區域以及與中間區域相鄰的周邊區域。閘極絕緣層104形成在基板100的中間區域上。淺溝渠隔離結構102’、102”形成在該基板中的周邊區域上，相鄰於閘極絕緣層104。淺溝渠隔離結構102’、102”有第一側壁與第二側壁。該第一側壁的頂部與該閘極絕緣層104的邊緣區域合併。淺溝渠隔離結構102’、102”的底面由該第二側壁到該第一側壁在深度上是漸減。源/汲極區域108形成在該基板中，位於閘極絕緣層的側邊，且圍繞淺溝渠隔離結構102’、102”。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:基底 102:淺溝渠隔離結構 102’、102”:淺溝渠隔離結構 104:閘極絕緣層 106:閘極層 108:源/汲極區域 110:接觸摻雜區域 112:路徑 114:區域 116:凹陷結構 200:基底 202:氧化層 204:罩幕層 206:光阻層 208:開口 210:淺溝渠 212:區域 214:絕緣層 216:淺溝渠隔離結構 300:罩幕層 302:區域 304:凹陷結構 306:閘極絕緣層 308:凹陷結構
圖1是依照本發明一實施例，一種高電壓電晶體結構示意圖。 圖2是依照本發明一實施例，一種高電壓電晶體結構示意圖。 圖3A~圖3D是依照本發明一實施例，高電壓電晶體的基板製造流程示意圖。 圖4A~圖4D是依照本發明一實施例，高電壓電晶體的淺溝渠隔離結構製造流程示意圖。 圖5A~圖5D是依照本發明一實施例，高電壓電晶體的淺溝渠隔離結構製造流程示意圖。
100:基底
102:淺溝渠隔離結構
102’、102”:淺溝渠隔離結構
104:閘極絕緣層
106:閘極層
108:源/汲極區域
110:接觸摻雜區域
114:區域
116:凹陷結構

Claims (18)

  1. 一種高電壓電晶體結構，包括：基板；閘極絕緣層，設置在該基板上；淺溝渠隔離結構，形成在該基板中，相鄰於該閘極絕緣層，其中該淺溝渠隔離結構有第一側壁與第二側壁，其中該第一側壁的頂部與該閘極絕緣層的邊緣區域合併，其中該淺溝渠隔離結構的底面由該第二側壁到該第一側壁在深度上是漸減；以及源/汲極區域，在閘極絕緣層的側邊形成於該基板中，且圍繞該淺溝渠隔離結構，其中在該淺溝渠隔離結構的該第一側壁下方的該源/汲極區域的深度是大於在該淺溝渠隔離結構的該第二側壁下方的該源/汲極區域的深度。
  2. 如申請專利範圍第1項所述的高電壓電晶體結構，更包括：閘極層，設置在該閘極絕緣層上；以及接觸摻雜區域，設置於該基板中在該源/汲極區域的頂部。
  3. 如申請專利範圍第1項所述的高電壓電晶體結構，其中該淺溝渠隔離結構的該底面在深度上是平滑漸減。
  4. 如申請專利範圍第1項所述的高電壓電晶體結構，其中該淺溝渠隔離結構的該底面沒有尖凸結構。
  5. 如申請專利範圍第1項所述的高電壓電晶體結構，其中該淺溝渠隔離結構的頂部還包括凹陷結構，與該閘極絕緣層的該邊緣區域接合。
  6. 如申請專利範圍第1項所述的高電壓電晶體結構，其中該淺溝渠隔離結構的該底面是傾斜面，由該第二側壁到該第一側壁在深度上是漸減。
  7. 如申請專利範圍第1項所述的高電壓電晶體結構，其中該閘極絕緣層是閘極氧化層，具有在一範圍內的厚度，用以在高電壓操作下隔離在在閘極氧化層上的閘極層。
  8. 一種製造高電壓電晶體的方法，包括：提供基板，該基板上規劃有中間區域及與該中間區域相鄰的周邊區域；形成閘極絕緣層在該基板上的該中間區域上；形成淺溝渠隔離結構在該基板中的該周邊區域上，相鄰於該閘極絕緣層，其中該淺溝渠隔離結構有第一側壁與第二側壁，其中該第一側壁的頂部與該閘極絕緣層的邊緣區域合併，其中該淺溝渠隔離結構的底面由該第二側壁到該第一側壁在深度上是漸減；以及形成源/汲極區域在該基板中，位於閘極絕緣層的側邊，且圍繞該淺溝渠隔離結構，其中在該淺溝渠隔離結構的該第一側壁下方的該源/汲極區域的深度是大於在該淺溝渠隔離結構的該第二側壁下方的該源/汲極區域的深度。
  9. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，更包括：形成閘極層在該閘極絕緣層上；以及 形成接觸摻雜區域於該基板中在該源/汲極區域的頂部。
  10. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，其中提供該基板的該步驟包括：圖案化該基板，使在該周邊區域形成在高度上的下陷結構，其中該下陷結構的邊緣相對該中間區域有一界面表面，其中沿著由該中間區域到該周邊區域的方向該界面表面在高度上是漸減。
  11. 如申請專利範圍第10項所述的製造高電壓電晶體的方法，其中實施一等向蝕刻製程或是一襯氧化及清潔製程，以得到該界面表面。
  12. 如申請專利範圍第10項所述的製造高電壓電晶體的方法，其中形成該淺溝渠隔離結構的該步驟包括：圖案化該基板，以得到淺溝渠，位於在該中間區域與該周邊區域之間的該界面表面，其中由於該基板的該界面表面，促使該淺溝渠的底面在深度上趨向該中間區域是漸減。
  13. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，其中該淺溝渠隔離結構的該底面在深度上是平滑漸減。
  14. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，其中該淺溝渠隔離結構的該底面沒有尖凸結構。
  15. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，其中該淺溝渠隔離結構的頂部還包括凹陷結構，與該閘極絕緣層的該邊緣區域接合。
  16. 如申請專利範圍第15項所述的製造高電壓電晶體的方法，其中形成該淺溝渠隔離結構的該凹陷結構的方法包括：形成罩幕層，以覆蓋該淺溝渠隔離結構的側部，其與該側部與該閘極絕緣層相對；以及蝕刻該淺溝渠隔離結構被該罩幕層暴露的一部分，以減少該淺溝渠隔離結構的高度。
  17. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，其中該淺溝渠隔離結構的該底面是傾斜面，由該第二側壁到該第一側壁在深度上是漸減。
  18. 如申請專利範圍第8項所述的製造高電壓電晶體的方法，其中該閘極絕緣層是閘極氧化層，具有在一範圍內的厚度，用以在高電壓操作下隔離在在閘極氧化層上的閘極層。
TW108132051A 2019-09-05 2019-09-05 高電壓電晶體結構及其製造方法 TWI767143B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108132051A TWI767143B (zh) 2019-09-05 2019-09-05 高電壓電晶體結構及其製造方法
US16/601,364 US11101381B2 (en) 2019-09-05 2019-10-14 Structure of high voltage transistor and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108132051A TWI767143B (zh) 2019-09-05 2019-09-05 高電壓電晶體結構及其製造方法

Publications (2)

Publication Number Publication Date
TW202111944A TW202111944A (zh) 2021-03-16
TWI767143B true TWI767143B (zh) 2022-06-11

Family

ID=74849794

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108132051A TWI767143B (zh) 2019-09-05 2019-09-05 高電壓電晶體結構及其製造方法

Country Status (2)

Country Link
US (1) US11101381B2 (zh)
TW (1) TWI767143B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230040505A (ko) 2021-09-16 2023-03-23 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065890A1 (en) * 2007-09-07 2009-03-12 Yong-Keon Choi Semiconductor device and method for fabricating the same
US20110079850A1 (en) * 2007-09-14 2011-04-07 Globalfoundries Singapore Pte. Ltd. Semiconductor structure including high voltage device
US20130043513A1 (en) * 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753561A (en) 1996-09-30 1998-05-19 Vlsi Technology, Inc. Method for making shallow trench isolation structure having rounded corners
US6153478A (en) 1998-01-28 2000-11-28 United Microelectronics Corp. STI process for eliminating kink effect
US6194772B1 (en) 1999-05-12 2001-02-27 United Microelectronics Corp. High-voltage semiconductor device with trench structure
US8115253B2 (en) 2009-09-10 2012-02-14 United Microelectronics Corp. Ultra high voltage MOS transistor device
JP6341802B2 (ja) * 2014-08-21 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN106298913B (zh) 2015-05-18 2019-11-08 联华电子股份有限公司 半导体元件及其制造方法
US9406771B1 (en) 2015-09-15 2016-08-02 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US10297455B2 (en) 2016-10-13 2019-05-21 United Microelectronics Corp. Gate oxide structure and method for fabricating the same
CN110299398B (zh) 2018-03-22 2022-04-19 联华电子股份有限公司 高电压晶体管及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090065890A1 (en) * 2007-09-07 2009-03-12 Yong-Keon Choi Semiconductor device and method for fabricating the same
TW200915479A (en) * 2007-09-07 2009-04-01 Dongbu Hitek Co Ltd Semiconductor device and method for fabricating the same
US20110079850A1 (en) * 2007-09-14 2011-04-07 Globalfoundries Singapore Pte. Ltd. Semiconductor structure including high voltage device
US20130043513A1 (en) * 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof

Also Published As

Publication number Publication date
US11101381B2 (en) 2021-08-24
TW202111944A (zh) 2021-03-16
US20210074843A1 (en) 2021-03-11

Similar Documents

Publication Publication Date Title
US6727551B2 (en) MOS semiconductor device and method of manufacturing the same
JP6419184B2 (ja) 改善されたＳｉＧｅファセットによる改善されたシリサイド形成
JP5420000B2 (ja) 半導体装置の製造方法
JP2008028357A (ja) 半導体素子及びその製造方法
TWI615889B (zh) 功率金氧半導體場效電晶體的製造方法
US7601582B2 (en) Method for manufacturing a semiconductor device having a device isolation trench
TWI767143B (zh) 高電壓電晶體結構及其製造方法
JP2009272480A (ja) 半導体装置の製造方法
TWI643253B (zh) 功率金氧半導體場效電晶體的製造方法
US10522619B2 (en) Three-dimensional transistor
JP2005175277A (ja) 半導体装置およびその製造方法
US6541342B2 (en) Method for fabricating element isolating film of semiconductor device, and structure of the same
KR100475050B1 (ko) 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조
JPH05299497A (ja) 半導体装置およびその製造方法
US20120061748A1 (en) Semiconductor device and method of manufacturing the same
CN110660808A (zh) 存储器结构及其制造方法
JP2012039044A (ja) 半導体装置及びその製造方法
JP4572541B2 (ja) 半導体装置の製造方法
JP3963463B2 (ja) 半導体装置及びその製造方法
KR100972904B1 (ko) 반도체 소자의 형성 방법
KR20070013040A (ko) 반도체소자 및 그 제조방법
TW202315130A (zh) 場效電晶體及場效電晶體之製造方法
KR100608375B1 (ko) 반도체 소자의 게이트 형성방법
US20100207235A1 (en) Semiconductor device and method for manufacturing the same
JP2002043407A (ja) 半導体装置及びその製造方法