TWI458046B - Semiconductor device manufacturing method and electrical machine - Google Patents

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Description

半導體裝置之製造方法及電氣機器
本發明係關於半導體裝置之製造方法及電氣機器，特別關於使用溝槽分離構造作為分離形成於半導體基板之元件區域之構造的半導體裝置製造方法，及搭載藉由該方法製造之半導體裝置的電氣機器。
半導體裝置之元件間分離法大致區分為局部氧化法(Local Oxidation of Silicon，以下簡稱LOCOS法)及溝槽元件分離法。
圖6係說明先前之半導體裝置之圖，圖6(a)及圖6(b)係顯示藉由以LOCOS法形成之元件分離區域分離之電晶體的平面圖及剖面圖(圖6(a)之X-X線剖面圖)。
該半導體裝置10中，鄰接之元件區域10a及10b藉由形成元件分離區域10c之場氧化膜12而分離。
於各元件區域10a及10b上介隔閘極絕緣膜16而形成閘極電極17，且於該閘極電極17之兩側形成有源極區域15a及汲極區域15b。
圖7係按圖7(a)至圖7(c)之步驟順序說明先前之使用LOCOS法之半導體裝置之製造方法的圖。
首先，於矽基板11上形成熱氧化膜12a，且於成為該矽基板11之元件分離區域10c之部分，形成具有開口之氮化膜13(圖7(a))。
其次，藉由將該氮化膜13作為遮罩之熱氧化處理，在位於元件區域10a及10b之間之該元件分離區域10c上形成磁場熱氧化膜12(圖7(b))。
繼而，除去上述氮化膜13後，於該元件區域10a及10b內形成閘極絕緣膜16及閘極電極17，進而於該閘極電極17之兩側形成源極區域15a及汲極區域15b。
圖6(c)係顯示在先前之半導體裝置中，藉由以溝槽分離法形成之元件分離區域而分離元件區域之構造之剖面圖，其顯示相當於圖6(a)之X-X線剖面之部分。
該半導體裝置20中，鄰接之元件區域20a及20b藉由作為元件分離區域20c之溝槽分離部而分離。
此處，溝槽分離部係介隔熱氧化膜22而將絕緣物24嵌入形成於矽基板21之溝槽的構造。又，於各元件區域20a及20b，介隔閘極絕緣膜26而形成閘極電極27，並於該閘極電極27兩側形成有源極區域25a及汲極區域25b。
圖8係按圖8(a)至圖8(d)之步驟順序說明先前之使用溝槽分離法之半導體裝置之製造方法的圖。
首先，於矽基板21上形成熱氧化膜28，且於成為該矽基板21之元件分離區域之部分，形成具有開口之氮化膜29(圖8(a))。
其次，將該氮化膜29作為蝕刻遮罩，蝕刻該熱氧化膜28及矽基板21而形成溝21a(圖8(b))，繼而，於該溝槽21a內面形成熱氧化膜22後，將介電質24嵌入該溝槽21a內而形成元件分離區域20c(圖8(c))。另，氮化膜29係在將介電質24嵌入溝槽21a內之處理中，作為蝕刻形成於全面之介電質24時之蝕刻止擋層而使用者，於形成溝槽分離區域20c後被除去。
繼而，除去熱氧化膜28後，於該元件區域20a及20b內形成閘極絕緣膜26及閘極電極27，再者，於該閘極電極27之兩側形成源極區域25a及汲極區域25b(圖8(d))。
上述LOCOS法係藉由選擇性熱氧化矽基板之表面區域而形成元件分離區域，雖然元件分離區域之形成處理係使用選擇性熱氧化故較簡單，但如圖9(a)所示，其缺點在於會在元件分離區域側部形成鳥嘴(bird's beak)B，而難以正確控制作為源極及汲極區域之元件區域之寬度。另，圖9(a)中，12係形成於矽基板11上之場氧化膜，13係作為用以形成場氧化膜12之遮罩之氮化膜。
另一方面，溝槽分離法係於矽基板之表面區域選擇性形成溝槽，並藉由以氧化物等之絕緣物質填充其內部而形成元件分離區域，與上述LOCOS法相比，其可高精度形成小元件分離區域，適用於形成分離細微元件區域之元件分離區域。
而伴隨近年來之半導體裝置之高性能化、多功能化，搭載於半導體裝置之元件數呈現飛躍性增長之趨勢。為實現此必須要靠微細之加工技術，在0.25 μm以下之加工規則中，溝槽分離技術成為主流。
然而，溝槽分離技術之課題在於將介電質嵌入Si溝(形成於矽基板之溝槽)之處理結束後實施之形成閘極絕緣膜之熱氧化步驟，會使得溝槽側壁之矽被氧化，使Si溝槽內之體積增加，而對構成活性區域(元件區域)之矽施加壓縮應力，導致溝槽附近發生矽結晶缺陷。
因此，招致在溝槽分離區域與元件區域(活性化區域)之邊界部發生接面漏電等問題。
由該溝槽側壁之熱氧化所引起之結晶缺陷，係在於相同之矽基板上形成有大尺寸之高電壓電晶體與小尺寸之低電壓電晶體的半導體裝置中，發生在低電壓電晶體之元件區域。
該結晶缺陷顯著出現在具有SRAM等之高密度圖案之半導體裝置，又，在形成氧化膜時之熱氧化量多之情形，例如，成長5v至40v之高電壓動作用之閘極氧化膜的情形時，在漏洩電流增大等之LSI動作上會產生重大異常。
作為迴避該問題之方法，已知有如圖10(a)所示，在形成於矽基板21之溝槽側面形成氧化膜22後，形成氮化膜23，其後將介電質24嵌入溝槽內之方法(例如，參照專利文獻1)。
該構造中，利用上述氮化膜23來防止溝槽側壁因溝槽形成後之熱氧化而氧化，並抑制溝槽內之體積增加。
又，除上述結晶缺陷之問題外，在溝槽分離溝與元件區域之邊界，亦存在氧化膜薄膜化之問題。其係將絕緣膜嵌入溝槽(圖8(c))並除去氧化膜28後，藉由矽基板表面之熱氧化而形成閘極氧化膜時，會對溝槽上側角部施加應力，受該應力影響，在溝槽分離溝與元件區域(活性化區域)之邊界，使得藉由熱氧化形成之氧化膜之膜厚，與元件區域之端部以外之區域及元件分離區域之端部以外之區域相比變得較薄。例如，雖然用於高電壓電晶體之閘極絕緣膜具有14 nm以上之膜厚，但由於其在溝槽分離溝與元件區域(活性化區域)之邊界變薄，故不僅導致耐壓下降，且亦產生雙門限問題。
圖9(b)係說明該雙門限問題之圖。
即，具有通常門限特性之電晶體中，如圖表(實線)L1所示，隨著閘極電壓Vg之增加，汲極電流Id自特定之閘極電壓值平順上升。與此相對，具有雙門限之電晶體中，如圖表(虛線)L2所示，隨著閘極電壓Vg之增加，汲極電流Id在較通常低之閘極電壓值開始上升，一旦汲極電流達到飽和狀態後，對應於閘極電壓之增加，汲極電流再度開始上升。具有如此之雙門限之電晶體中，無法進行驅動電流等之線性控制。
先前技術文獻 專利文獻
專利文獻1：日本特開2001-160589號公報
如上所述，專利文獻1中，雖然利用上述氮化膜23來防止溝槽側壁因溝槽形成後之熱氧化而氧化，並抑制溝槽內之體積增加，但在該專利文獻1揭示之溝槽分離區域之形成方法中，如圖10(b)所示，會因在溝槽分離區域24與元件區域(活性區域)25之邊界A形成氮化膜23，而導致形成於活性區域25之閘極氧化膜26之膜厚在邊界A附近變薄之情形發生。該閘極絕緣膜之薄膜化問題係產生於先前之溝槽製程，並有可能成為較閘極絕緣膜之薄膜化更顯著之問題。
本發明係鑒於上述之問題點而成者，其目的在於提供一種半導體裝置之製造方法、及搭載藉由該半導體裝置之製造方法而得之半導體裝置的電氣機器，該製造方法係在形成可確保高電壓電晶體之閘極耐壓的程度之厚閘極氧化膜時，可抑制該厚閘極氧化膜於元件區域與溝槽分離區域之邊界薄膜化，且，在小尺寸低電壓之電晶體活性區域，可防止在溝槽分離溝之側壁部分發生因基板材料氧化所引起之結晶缺陷。
關於本發明之半導體裝置之製造方法，其係藉由溝槽分離區域而分離形成於半導體基板上之複數個半導體元件者，其包含：於該半導體基板之表面，形成用以將應形成該半導體元件之元件區域分離之溝槽分離溝之步驟；將介電質材料嵌入該溝槽分離溝而形成溝槽分離區域之步驟；於該半導體基板之表面，選擇性形成用以覆蓋該溝槽分離區域之抗氧化膜之步驟；及，將該抗氧化膜作為遮罩，而將較該複數個半導體元件中最大尺寸以外之特定尺寸之半導體元件所必要之熱氧化膜之厚度更厚之熱氧化膜，形成於該特定尺寸之半導體元件之元件區域之步驟；藉由以上步驟達成上述目的。
本發明之上述半導體裝置之製造方法中，上述半導體裝置較好為包含：以高電壓動作之高電壓半導體元件，及以低電壓動作之低電壓半導體元件，作為上述複數個半導體元件；該低電壓半導體元件係上述特定尺寸之半導體元件，上述厚熱氧化膜具有滿足該高電壓半導體元件所必要之耐壓之膜厚。
本發明之上述半導體裝置之製造方法中，上述抗氧化膜較好係形成為自上述溝槽分離區域溢出，並以特定之重疊量重合於與該溝槽分離區域相接之元件區域。
本發明之上述半導體裝置之製造方法中，較好為在上述抗氧化膜與上述元件區域重疊之重疊區域中，於該抗氧化膜之下側，形成有較應形成於該元件區域之半導體元件所必要之熱氧化膜之膜厚更厚之氧化物層。
本發明之上述半導體裝置之製造方法中，於上述元件區域形成上述熱氧化膜之步驟係較好為包含：形成上述抗氧化膜後，於應形成上述高電壓半導體元件之高電壓元件區域，及應形成上述低電壓半導體元件之低電壓元件區域之任一者，形成滿足該高電壓半導體元件所必要之耐壓之厚熱氧化膜之步驟；及，除去形成於該低電壓元件區域之厚熱氧化膜，而形成滿足該低電壓半導體元件所必要之耐壓之薄熱氧化膜之步驟。
本發明之上述半導體裝置之製造方法中，形成上述溝槽分離區域之步驟係較好為包含：在形成於上述半導體基板即矽基板上之溝槽分離溝內面，藉由熱氧化而形成溝槽內熱氧化膜之步驟；及，形成該溝槽內熱氧化膜後，將介電質材料嵌入該溝槽分離溝內而形成溝槽分離區域之步驟。
本發明之上述半導體裝置之製造方法中，形成上述溝槽分離區域之步驟係較好為包含：於溝槽分離溝內面藉由熱氧化而形成犧牲熱氧化膜，用以吸收上述溝槽分離溝內面之蝕刻損傷之步驟；及，除去該犧牲熱氧化膜後，於該溝槽分離溝內面形成上述溝槽內熱氧化膜，其後，將介電質材料嵌入該溝槽分離溝內而形成溝槽分離區域之步驟。
本發明之上述半導體裝置之製造方法中，形成上述溝槽分離溝之步驟係較好為包含：於上述半導體基板即矽基板上形成第1熱氧化膜之步驟；於該第1熱氧化膜上形成第1矽氮化膜之步驟；將該第1矽氮化膜圖案化，使其於與上述元件區域對應之部分形成開口之步驟；及，將該圖案化之第1矽氮化膜作為遮罩，選擇性蝕刻該第1熱氧化膜及該矽基板而形成該溝槽分離溝之步驟。
本發明之上述半導體裝置之製造方法中，較上述特定尺寸之半導體元件所必要之熱氧化膜之厚度更厚之厚熱氧化膜，較好為具有10 nm以上之膜厚。
本發明之上述半導體裝置之製造方法中，上述抗氧化膜之厚度較好為0.02 μm以上。
本發明之上述半導體裝置之製造方法中，上述重疊量較好為0.2 μm以上。
本發明之上述半導體裝置之製造方法中，上述高電壓半導體元件係較好為以5 V以上且40 V以下的範圍內之閘極電壓動作，且構成該半導體裝置之輸入輸出部的高電壓MOS電晶體；上述低電壓半導體元件係較好為以1.2 V以上且3.3 V以下的範圍內之閘極電壓動作之低電壓MOS電晶體。
關於本發明之電氣機器係搭載半導體裝置之電氣機器，且該半導體裝置係藉由如上述本發明之半導體裝置之製造方法而製造者，藉此達成上述目的。
其次，說明作用。
本發明中，於形成溝槽分離區域後形成熱氧化膜時，因以抗氧化膜覆蓋溝槽分離區域之狀態進行熱氧化，故可避免溝槽分離區域中之溝槽側面之矽被氧化。因此，可避免由於在溝槽側面之矽氧化致使溝槽內體積增加而對元件區域施加壓縮應力，因而於溝槽分離區域附近之元件區域發生矽結晶缺陷。
又，本發明中，在覆蓋元件分離區域之抗氧化膜之、與元件區域側部重疊的部分之下側，於形成熱氧化膜前，因已形成有較該熱氧化膜之膜厚更厚之氧化膜，故在溝槽分離區域與元件區域之邊界部，即使熱氧化膜之成長藉由在活性區域之上端角部之應力而受到抑制，亦可避免熱氧化膜在該邊界部分薄膜化。
如上所述，根據本發明，在形成可確保高電壓電晶體之閘極耐壓的程度之厚閘極氧化膜時，可抑制該厚閘極氧化膜於元件區域與溝槽分離區域之邊界薄膜化，又，在小尺寸之低電壓電晶體活性區域，可防止在溝槽分離溝之側壁部分發生因基板材料氧化所引起之結晶缺陷。
以下，一面參照圖面一面說明本發明之實施形態。
(實施形態1)
圖1至圖5係說明根據本發明之實施形態1之半導體裝置之製造方法之圖，圖5(c)係顯示藉由該實施形態1之半導體裝置之製造方法而得之半導體裝置之剖面構造。另，如圖5(c)所示之剖面構造中鄰接之MOS電晶體之平面布局係與圖6(a)所示之鄰接之電晶體布局相同。
該實施形態1之半導體裝置100具有CMOS構成之電晶體構造，在作為半導體基板之矽基板101上，形成有P井區域108a、108c及N井區域108b、108d，且在各井區域中，於各元件區域100a、100b、100d、100e內形成有複數個MOS電晶體(半導體元件)。
另，此處，為方便說明，顯示將高電壓電晶體之形成區域111a與低電壓電晶體之形成區域111b藉由溝槽分離區域100g分離，且在高電壓電晶體之形成區域111a內，藉由溝槽分離區域100c分離P井區域108a與N井區域108b，在低電壓電晶體之形成區域111b內，藉由溝槽分離區域100f分離P井區域108c與N井區域108d之構造。
此處，溝槽分離區域100g、100c、100f係成為分別介隔側壁熱氧化膜106而將氧化膜107(以下簡稱為嵌入氧化膜)嵌入形成在矽基板101表面之溝槽分離溝之構造。
又，高電壓電晶體係以高電壓動作之MOS電晶體，低電壓電晶體係以低電壓動作之MOS電晶體，例如，構成用於驅動液晶顯示裝置等之液晶面板之驅動電路的高電壓電晶體，係以5 V以上40 V以下範圍內之閘極電壓動作。又，構成供給控制信號至如上之驅動電路的邏輯電路之低電壓電晶體，係以1.2 V以上3.3 V以下範圍內之閘極電壓動作。
又，於高電壓電晶體之形成區域111a中所含之元件區域100a及100b，分別介隔厚閘極絕緣膜116而形成閘極電極117，且於該閘極電極117之兩側形成有側壁118。此處，元件區域100a係形成於P井區域108a內，元件區域100b係形成於N井區域108b內，在元件區域100a中，於閘極電極之兩側部分形成有N型源極擴散區域112a及N型汲極擴散區域112b，在元件區域100b中，於閘極電極之兩側部分形成有P型源極擴散區域115a及P型汲極擴散區域115b。此處，上述厚閘極絕緣膜116、閘極電極117、N型源極擴散區域112a及N型汲極擴散區域112b係構成高電壓N型MOS電晶體。又，上述厚閘極絕緣膜116、閘極電極117、P型源極擴散區域115a及P型汲極擴散區域115b係構成高電壓P型MOS電晶體。
又，於低電壓電晶體之形成區域111b中所含之元件區域100d及100e，分別介隔薄閘極絕緣膜116a而形成閘極電極117a，且於該閘極電極117a之兩側形成有側壁118a。元件區域100d係形成於P井區域108c內，元件區域100e係形成於N井區域108d內，在元件區域100d中，於閘極電極之兩側部分形成有N型源極擴散區域112c及N型汲極擴散區域112d，在元件區域100e中，於閘極電極之兩側部分形成有P型源極擴散區域115c及P型汲極擴散區域115d。此處，上述薄閘極絕緣膜116a、閘極電極117a、N型源極擴散區域112c及N型汲極擴散區域112d係構成低電壓N型MOS電晶體。又，上述薄閘極絕緣膜116a、閘極電極117a、P型源極擴散區域115c及P型汲極擴散區域115d係構成低電壓P型MOS電晶體。
又，關於各電晶體之閘極長，低電壓電晶體之閘極長短於高電壓電晶體之閘極長，又關於元件區域之尺寸，低電壓電晶體之元件區域100d及100e亦小於高電壓電晶體之元件區域100a及100b。
且，於上述元件區域及溝槽分離區域全面形成有層間絕緣膜119，並於該層間絕緣膜119上形成有：金屬配線114，其介隔接觸電極113而連接於元件區域100a及100b中之N型源極擴散區域112a及P型源極擴散區域115a；及，金屬配線114a，其介隔接觸電極113a而連接於元件區域100d及100e中之N型源極擴散區域112c及P型源極擴散區域115c。
其次，說明關於具有藉由如此之溝槽分離而分離元件區域之構造的半導體裝置之製造方法。
以下，具體按步驟順序說明具有：5 V以上之動作電壓之P型及N型MOS電晶體之高電壓P型及N型MOS電晶體、與1.2 V以上之動作電壓之P型及N型MOS電晶體之低電壓P型及N型MOS電晶體之CMOS-LSI的製造方法。
(1)首先，將矽基板101之表面熱氧化，形成20至100 nm之熱氧化膜103。若直接於矽基板101上形成矽氮化膜作為蝕刻遮罩，則矽基板101會產生應變，故該熱氧化膜103係為避免產生如此之應變而形成。又，該熱氧化膜103形成為在溝槽分離區域形成後藉由熱氧化形成之熱氧化膜(例如，高電壓MOS電晶體之閘極氧化膜)之膜厚以上之厚度。
其次，於上述熱氧化膜103上，例如藉由CVD法，堆積100 nm至200 nm之第1矽氮化膜104用來作為上述蝕刻遮罩，其後，將特定圖案之光阻層(未圖示)作為遮罩蝕刻第1矽氮化膜104，而於應成為溝槽分離區域之區域形成開口部104a。其後，除去用於圖案化之光阻層。藉此獲得如圖1(a)所示之剖面構造。
(2)其次，將圖案化之第1矽氮化膜104作為遮罩，且蝕刻熱氧化膜103及矽基板101，形成深度約0.2 μm至3.0 μm之溝槽105。藉此獲得如圖1(b)所示之剖面構造。
(3)其次，將溝槽105之內壁熱氧化，形成5 nm至50 nm之側壁熱氧化膜106，其後，藉由CVD法堆積嵌入氧化膜107，利用該嵌入氧化膜107將溝槽105完全填滿。其後，藉由CMP(Chemical Mechanical Polishing化學機械研磨)法，將第1矽氮化膜104作為止擋層，研磨已堆積之氧化膜107且進行表面平坦化，形成溝槽分離區域100c、100f、及100g。其次，例如藉由熱磷酸等選擇性除去在藉由CMP法之處理下用作為止擋層的第1矽氮化膜104。藉此獲得圖1(c)所示之剖面構造。
另，此處雖然是在將溝槽105形成於矽基板101後於溝槽105之內壁面形成側壁熱氧化膜106，但該側壁熱氧化膜106較好為在除去溝槽105內面之蝕刻損傷後形成於溝槽之內面。即，較好為藉由熱氧化於該溝槽內面形成犧牲熱氧化膜來吸收藉由蝕刻形成之溝槽105之內面的蝕刻損傷，在除去該犧牲熱氧化膜後，於溝槽內面形成上述側壁氧化膜106。
(4)其次，將殘存之熱氧化膜103作為貫通氧化膜，藉由反復n行特定之圖案化與離子注入，而形成P井區域108a、108c及N井區域108b、108d，且進行其後形成之N型MOS電晶體及P型MOS電晶體之臨限值(Vth)之調整，而決定各電晶體之通道分布。
具體而言，於具有如圖1(c)所示之剖面構造之矽基板101上，在應形成用於高電壓N型MOS電晶體之P井區域108a之區域，形成具有阻劑開口之阻劑膜R1作為離子注入遮罩，將該阻劑膜R1作為遮罩進行離子注入而形成P井區域108a。藉此獲得如圖2(a)所示之剖面構造。
(5)其次，除去上述阻劑膜R1後，於矽基板101上，在應形成用於高電壓P型MOS電晶體之N井區域108b之區域，形成具有阻劑開口之阻劑膜R2作為離子注入遮罩，將該阻劑膜R2作為遮罩進行離子注入而形成N井區域108b。藉此獲得如圖2(b)所示之剖面構造。
(6)再者，除去上述阻劑膜R2後，於矽基板101上，在應形成用於低電壓N型MOS電晶體之P井區域108c之區域，形成具有阻劑開口之阻劑膜R3作為離子注入遮罩，將該阻劑膜R3作為遮罩進行離子注入而形成P井區域108c。藉此獲得如圖3(a)所示之剖面構造。
(7)其次，除去上述阻劑膜R3後，於矽基板101上，在應形成用於低電壓P型MOS電晶體之N井區域108d之區域，形成具有阻劑開口之阻劑膜R4作為離子注入遮罩，將該阻劑膜R4作為遮罩進行離子注入而形成N井區域108d。藉此獲得如圖3(b)所示之剖面構造。
(8)其次，除去上述阻劑膜R4後，藉由CVD法將第2矽氮化膜109堆積至20 nm至100 nm之厚度，使用特定圖案之遮罩選擇性蝕刻第2之矽氮化膜109，而於應對元件區域100a、100b、100d、100e之部分形成開口109a。此時，第2矽氮化膜109之圖案化係由第2之矽氮化膜109覆蓋溝槽分離區域100c、100f、及100g，且自該溝槽分離區域100c、100f、100g溢出並於與該溝槽分離區域相接之元件區域100a、100b、100d、及100e之周邊部以特定之重疊量(0.2 μm寬)重合。藉此，獲得如圖4(a)所示之剖面構造。
此處，第2矽氮化膜109不僅作為對於熱氧化處理之遮罩，因其亦在藉由稀釋氫氟酸處理將露出於第2矽氮化膜109之開口109a內之熱氧化膜103蝕刻時作為蝕刻遮罩，故第2矽氮化膜109之膜厚設定為作為蝕刻遮罩發揮功能。即，若第2矽氮化膜109太薄，則在熱氧化膜之蝕刻處理下第2矽氮化膜會消失，且接近熱氧化膜103之元件區域之部分亦變薄。另一方面，若第2矽氮化膜109之膜厚超過必要程度，則藉由CVD法堆積將變得費時。此處，第2矽氮化膜109之膜厚係考慮相對於矽氮化膜與熱氧化膜103之稀釋氫氟酸處理之蝕刻速率之差異，而如上所述設定在合適之範圍內。
又，若覆蓋溝槽分離區域之第2矽氮化膜109、和與該溝槽分離區域相接之元件區域之重疊量過大，則元件區域實質性被削減，於形成特定尺寸之半導體元件之情形下，會招致半導體元件之集成度下降。又，若上述重疊量過小，則形成於該第2矽氮化膜109之元件區域側部與重疊部分之下側、且厚度超過作為閘極絕緣膜之熱氧化膜之氧化膜，若圖案寬則變得狹窄。該情形下，形成於元件區域之閘極氧化膜之膜厚恐怕難以避免在元件區域與溝槽分離區域之邊界附近變薄。此處，上述重疊量係考慮元件區域之有效利用、與抑制閘極氧化膜在元件區域周緣部之薄膜化，而如上所述設定在合適之範圍內。
(9)其次，藉由稀釋氫氟酸處理，蝕刻除去露出於第2矽氮化膜109之開口109a內之熱氧化膜103，使矽基板之表面露出。此時，在第2矽氮化膜109重疊於元件區域100a、100b、100d及100e之周邊部之部分，於該矽氮化膜109之下側，留下熱氧化膜103作為熱氧化物層103a。其後，藉由熱氧化將薄於上述熱氧化膜103(即熱氧化物層103a)之15 nm至60 nm之熱氧化膜110，作為高電壓P型及N型MOS電晶體之閘極氧化膜而形成於矽氮化膜109之開口109a內。藉此，獲得如圖4(b)所示之剖面構造。
在該熱氧化時，溝槽分離區域100c、100f、100g被第2矽氮化膜109覆蓋，故即使基板表面暴露於能引起結晶缺陷之高溫氧化性環境氣體中，亦不會致使氧化膜在溝槽內之矽側壁面成長。又，在與第2矽氮化膜109與元件區域側部重疊之部分之下側形成熱氧化膜110之前，因已形成有厚於該熱氧化膜110之膜厚之氧化物層103a，故在溝槽分離區域與元件區域(活性區域)之邊界部，即使熱氧化膜110之成長藉由元件區域(活性區域)之上端角部之應力而受到抑制，亦可避免熱氧化膜在該邊界部分之薄膜化。
(10)其次，選擇性形成阻劑膜R5來覆蓋所要形成高電壓N型及P型MOS電晶體之元件區域108a及108b，將該阻劑膜R5作為蝕刻遮罩，除去所要形成低電壓N型及P型MOS電晶體之元件區域108c及108d之熱氧化膜110。藉此，獲得如圖5(a)所示之剖面構造。
(11)其次，除去上述阻劑膜R5後，藉由熱氧化將薄於上述熱氧化膜110之熱氧化膜110a(膜厚2 nm至8 nm、典型為6 nm)形成於元件區域108c及108d，作為低電壓N型及P型MOS電晶體之閘極氧化膜。此時，因位在元件區域108a及108b之熱氧化膜110為厚熱氧化膜，故其膜厚不會產生大變化。藉此，獲得如圖5(b)所示之剖面構造。
(12)其後，藉由熱磷酸等選擇性除去第2矽氮化膜109，並藉由已知之技術完成CMOS-LSI。
即，於高電壓N型MOS電晶體之形成區域即P井區域108a內之元件區域100a，及高電壓P型MOS電晶體之形成區域即N井區域108b內之元件區域100b上，介隔閘極絕緣膜116形成具有側壁118之閘極電極117。且，在P井區域108a內之元件區域100a中，於該閘極電極之兩側形成N型源極擴散區域112a及N型汲極擴散區域112b。又，在N井區域108b內之元件區域100b中，於該閘極電極之兩側形成P型源極擴散區域115a及P型汲極擴散區域115b。
又，於低電壓N型MOS電晶體之形成區域即P井區域108c內之元件區域100d，及低電壓P型MOS電晶體之形成區域即N井區域108d內之元件區域100e上，介隔閘極絕緣膜116a形成具有側壁118a之閘極電極117a。且，在P井區域108c內之元件區域100d中，於該閘極電極之兩側形成N型源極擴散區域112c及N型汲極擴散區域112d。又，在N井區域108d內之元件區域100e中，於該閘極電極之兩側形成P型源極擴散區域115c及P型汲極擴散區域115d。此處，閘極絕緣膜116及116a係配合各閘極電極117及117a之圖案將熱氧化膜110及110a圖案化而得。
再者，於全面形成層間絕緣膜119後，形成金屬配線114及114a，且藉由貫通該層間絕緣膜119之接觸電極113，將該金屬配線114連接於對應之高電壓之N型及P型MOS電晶體之N型及P型源極擴散區域112a及115a，又藉由貫通該層間絕緣膜119之接觸電極113a，將該金屬配線114a連接於對應之低電壓之N型及P型MOS電晶體之N型及P型源極擴散區域112c及115c。藉此，獲得如圖5(c)所示之剖面構造。
又，此處雖例示將金屬配線114、114a與源極擴散區域112a、112c、115a、及115c連接，但金屬配線114、114a亦可與汲極擴散區域112b、112d、115b、及115d連接。
再者，於其後之CMOS-LSI之製程中進行必要之處理，完成作為半導體裝置之CMOS-LSI。
如上述根據本實施形態之半導體裝置之製造方法，於矽基板101之表面區域形成溝槽分離區域100c、100f、及100g後，在形成具有作為高電壓電晶體之閘極絕緣膜之膜厚之熱氧化膜110時，因以第2矽氮化膜109覆蓋溝槽分離區域100c、100f、及100g之狀態進行熱氧化，故可避免溝槽分離區域100c、100f、及100g之溝槽側面之矽被氧化。因此，可避免因溝槽側面之矽被氧化，使得溝槽內之體積增加而對元件區域施加壓縮應力，因而在溝槽分離區域附近之小尺寸之元件區域(即低電壓電晶體之元件區域)產生矽結晶缺陷。
又，本實施形態之半導體裝置之製造方法中，因在第2矽氮化膜109之與元件區域側部重疊部分之下側，在形成作為高電壓電晶體之閘極絕緣膜之熱氧化膜110之前，已形成有該熱氧化膜110之膜厚以上厚度之熱氧化物層103a，故即使在溝槽分離區域100c、100f、及100g與元件區域(活性區域)100a、100b、100d及100e之邊界部，藉由元件區域(活性區域)之上端角部之應力抑制熱氧化膜110之成長，亦可避免熱氧化膜在該邊界部分薄膜化。
另，上述實施形態1之半導體裝置中，雖使用矽基板作為半導體基板，但半導體基板只要可熱氧化即可，可使用能夠達成本發明之目的之各種半導體基板。
又，上述實施形態1之半導體裝置之製造方法中，雖然形成於基板表面之溝槽之剖面形狀中，溝槽側面為平面狀態，且為越往基板之表面側則溝槽寬度變寬之錐形狀，但因本發明係解決基板之表面熱氧化時溝槽側壁之矽被氧化之課題，故本發明之溝槽分離區域包含上述氧化可能會成為問題之各種形狀。例如，溝槽之剖面形狀亦可為溝槽側壁相對於基板表面垂直，又，溝槽側壁不限定於平面，亦可為曲面。
又，上述實施形態1之半導體裝置之製造方法中，雖使用有氮化矽膜作為覆蓋溝槽分離區域及其周邊之抗氧化膜，但該抗氧化膜係用以防止溝槽側壁之矽被氧化之膜，故亦可使用例如對外界氣體中之氧透過性小之膜。因此，抗氧化膜不限定於氮化矽膜，抗氧化膜之厚度只要是能發揮抗氧化效果之程度即可。惟在例如使用氮化矽膜之情形時，如上所述，該氮化矽膜之膜厚較好為20 nm以上。
再者，上述實施形態1中雖未特別說明，但上述實施形態1之半導體裝置即CMOS-LSI係用作為液晶電視之顯示面板之輸入輸出部等，或者用作為其他之電氣機器，例如，攝像機、掃描器、傳真機、影印機等之信號輸入輸出部，乃至於用作為驅動控制家電製品之驅動部之驅動控制部等。該情形時，構成邏輯電路之低電壓電晶體係用於控制構成輸入輸出電路之高電壓電晶體之動作之控制電路等。
又，以上顯示形成厚度為15 nm至60 nm左右之氧化膜110作為上述高電壓MOS電晶體之閘極氧化膜之情形，但例如在以5.0 V左右動作之高電壓電晶體中，通常閘極絕緣膜之膜厚必須為4 nm左右，但若形成該厚度之熱氧化膜，則會於構成以1.8 V左右動作之低電壓電晶體之小尺寸元件區域中產生結晶缺陷。因此，例如，在LSI中，構成電阻電路等記憶電路之最小尺寸之電晶體，於形成膜厚為14 nm以下之熱氧化膜時，亦有在溝槽分離溝側面之矽氧化所產生之應力造成結晶缺陷之虞，因而形成10 nm以上厚度之熱氧化膜時，在電晶體之元件區域有可能產生結晶缺陷。
以上，已使用本發明之較佳實施形態示例本發明，但本發明不得解釋為限定在該實施形態。應瞭解本發明僅當由專利申請範圍解釋其範圍。本領域技術人員應瞭解得根據本發明之較佳實施形態並基於本發明之內容及技術常識而實施其等價範圍。應瞭解本說明書中引用之專利、專利申請案及文獻係將與具體記載於本說明書之其內容自身相同之內容作為本說明書之參考而援用於此。
產業上之可利用性
本發明係在半導體裝置之製造方法及電氣機器之領域中，提供一種半導體裝置之製造方法，及搭載有根據該製造方法而得之半導體裝置之電氣機器，該製造方法係於形成可確保高電壓電晶體之閘極耐壓的程度之厚閘極氧化膜時，可抑制該厚閘極氧化膜於元件區域與溝槽分離區域之邊界薄膜化，且，在形成厚閘極氧化膜時，於小尺寸低電壓之電晶體活性區域，可防止在溝槽分離溝之側壁部分發生因基板材料氧化所引起之結晶缺陷。
10．．．半導體裝置
10a．．．元件區域
10b．．．元件區域
10c．．．分離區域
11．．．矽基板
12．．．場氧化膜
12a．．．熱氧化膜
13．．．氮化膜
15a．．．源極區域
15b．．．汲極區域
16．．．閘極絕緣膜
17．．．閘極電極
20．．．半導體裝置
20a．．．元件區域
20b．．．元件區域
20c．．．元件分離區域
21．．．矽基板
21a．．．溝槽
22．．．熱氧化膜
23．．．氮化膜
24．．．介電質
25a．．．源極區域
25b．．．汲極區域
26．．．閘極絕緣膜
27．．．閘極電極
28．．．熱氧化膜
29．．．氮化膜
100．．．半導體裝置
100a．．．元件區域
100b．．．元件區域
100c．．．溝槽分離區域
100d．．．元件區域
100e．．．元件區域
100f．．．溝槽分離區域
100g．．．溝槽分離區域
101．．．半導體基板
103．．．熱氧化膜
103a．．．熱氧化物層
104．．．第1矽氮化膜
104a．．．開口部
105．．．溝槽
106．．．側壁熱氧化膜
107．．．氧化膜
108a．．．P井區域
108c．．．P井區域
108b．．．N井區域
108d．．．N井區域
109．．．氮化膜
109a．．．開口
110．．．氧化膜
110a．．．熱氧化膜
111a．．．高電壓電晶體形成區域
111b．．．低電壓電晶體形成區域
112a．．．N型源極擴散區域
112b．．．N型汲極擴散區域
112c．．．N型源極擴散區域
113．．．接觸電極
113a．．．接觸電極
114．．．金屬配線
114a．．．金屬配線
115a．．．P型源極擴散區域
115b．．．P型汲極擴散區域
115c．．．P型源極擴散區域
115d．．．P型汲極擴散區域
116．．．厚閘極絕緣膜
116a．．．薄閘極絕緣膜
117．．．閘極電極
117a．．．閘極電極
118．．．側壁
118a．．．側壁
119．．．層間絕緣膜
R1．．．阻劑膜
R2．．．阻劑膜
R3．．．阻劑膜
R4．．．阻劑膜
R5．．．阻劑膜
圖1係根據本發明之實施形態1說明半導體裝置之製造方法之剖面圖，按步驟順序顯示有形成蝕刻遮罩(圖1(a))、形成溝槽(圖1(b))、及嵌入介電質(圖1(c))。
圖2係根據本發明之實施形態1說明半導體裝置之製造方法之剖面圖，按步驟順序顯示有形成高電壓電晶體之P井(圖2(a))及形成N井區域(圖2(b))。
圖3係根據本發明之實施形態1說明半導體裝置之製造方法之剖面圖，按步驟順序顯示有形成低電壓電晶體之P井(圖3a))及形成N井區域(圖3b))。
圖4係根據本發明之實施形態1說明半導體裝置之製造方法之剖面圖，按步驟順序顯示有被溝槽分離區域之氮化膜覆蓋(圖4(a))、在元件區域形成厚閘極氧化膜(圖4(b))。
圖5係根據本發明之實施形態1說明半導體裝置之製造方法之剖面圖，按步驟順序顯示有除去低電壓電晶體區域之厚閘極氧化膜(圖5(a))、在低電壓電晶體區域形成薄閘極氧化膜(圖5(b))、形成高電壓及低電壓電晶體(圖5(c))。
圖6係說明先前之半導體裝置之圖，圖6(a)及圖6(b)係顯示以LOCOS法分離元件區域之平面圖及剖面圖，圖6(c)係顯示作為先前之半導體裝置，以溝槽分離法分離元件區域之剖面圖。
圖7係按步驟順序(圖7(a)至圖7(c))說明使用LOCOS法之先前之半導體裝置之製造方法之圖。
圖8係按步驟順序(圖8(a)至圖8(d))說明使用溝槽分離法之先前之半導體裝置之製造方法之圖。
圖9係說明如圖6所示之先前之元件分離構造之問題點之圖，圖9(a)係說明圖6(a)及(b)中LOCOS分離之鳥嘴問題之圖，圖9(b)係說明如圖6(c)所示溝槽分離之雙門限問題之圖。
圖10係說明專利文獻1揭示之半導體裝置之溝槽元件分離構造之圖，圖10(a)係顯示該溝槽元件分離構造之剖面圖，圖10(b)係說明該溝槽元件分離構造中之課題之剖面圖。
100a．．．元件區域
100b．．．元件區域
100c．．．溝槽分離區域
100d．．．元件區域
100e．．．元件區域
100f．．．溝槽分離區域
100g．．．溝槽分離區域
101．．．半導體基板
103．．．熱氧化膜
104．．．第1矽氮化膜
104a．．．開口部
105．．．溝槽
106．．．側壁熱氧化膜
107．．．氧化膜

Claims (11)

  1. 一種半導體裝置之製造方法，其係藉由溝槽分離區域而分離形成於半導體基板上之複數個半導體元件者，其包含：於該半導體基板之表面，形成用以將應形成該半導體元件之元件區域分離之溝槽分離溝之步驟；將介電質材料嵌入該溝槽分離溝而形成溝槽分離區域之步驟；於該半導體基板之表面，選擇性形成用以覆蓋該溝槽分離區域之抗氧化膜，且使上述抗氧化膜形成為自上述溝槽分離區域溢出，並以特定之重疊量重合於與該溝槽分離區域相接之元件區域之步驟；及將抗氧化膜作為遮罩，而將較該複數個半導體元件中最大尺寸以外之特定尺寸之半導體元件所必要之熱氧化膜之厚度更厚之熱氧化膜，形成於該特定尺寸之半導體元件之元件區域之步驟；其中，在上述抗氧化膜與上述元件區域重疊之重疊區域中，於該抗氧化膜之下側，形成有較應形成於該元件區域之半導體元件所必要之熱氧化膜之膜厚厚之氧化物層。
  2. 如請求項1之半導體裝置之製造方法，其中上述半導體裝置包含：以高電壓動作之高電壓半導體元件、及以低電壓動作之低電壓半導體元件，作為上述複數個半導體元件； 該低電壓半導體元件係上述特定尺寸之半導體元件；上述厚熱氧化膜具有滿足該高電壓半導體元件所必要之耐壓之膜厚。
  3. 如請求項2之半導體裝置之製造方法，其中於上述元件區域上形成上述熱氧化膜之步驟包含：形成上述抗氧化膜後，於應形成上述高電壓半導體元件之高電壓元件區域，及應形成上述低電壓半導體元件之低電壓元件區域之任一者，形成滿足該高電壓半導體元件所必要之耐壓之厚熱氧化膜之步驟；及除去形成於該低電壓元件區域之厚熱氧化膜，而形成滿足該低電壓半導體元件所必要之耐壓之薄熱氧化膜之步驟。
  4. 如請求項1之半導體裝置之製造方法，其中上述形成溝槽分離區域之步驟包含：在形成於上述半導體基板即矽基板上之溝槽分離溝內面，藉由熱氧化而形成溝槽內熱氧化膜之步驟；及形成該溝槽內熱氧化膜後，將介電質材料嵌入該溝槽分離溝內而形成溝槽分離區域之步驟。
  5. 如請求項4之半導體裝置之製造方法，其中形成上述溝槽分離區域之步驟包含：於該溝槽分離溝內面藉由熱氧化而形成犧牲熱氧化膜，用以吸收上述溝槽分離溝內面之蝕刻損傷之步驟；及除去該犧牲熱氧化膜後，於該溝槽分離溝內面形成上述溝槽內熱氧化膜，其後，將介電質材料嵌入該溝槽分 離溝內而形成溝槽分離區域之步驟。
  6. 如請求項1之半導體裝置之製造方法，其中形成上述溝槽分離溝之步驟包含：於上述半導體基板即矽基板上形成第1熱氧化膜之步驟；於該第1熱氧化膜上形成第1矽氮化膜之步驟；將該第1矽氮化膜圖案化，使其於與上述元件區域對應之部分形成開口之步驟；及將該圖案化之第1矽氮化膜作為遮罩，選擇性蝕刻該第1熱氧化膜及該矽基板而形成該溝槽分離溝之步驟。
  7. 如請求項1之半導體裝置之製造方法，其中較上述特定尺寸之半導體元件所必要之熱氧化膜之厚度更厚之熱氧化膜具有10nm以上之膜厚。
  8. 如請求項1之半導體裝置之製造方法，其中上述抗氧化膜之厚度為0.02μm以上。
  9. 如請求項1之半導體裝置之製造方法，其中上述重疊量為0.2μm以上。
  10. 如請求項2之半導體裝置之製造方法，其中上述高電壓半導體元件係以5V以上且40V以下的範圍內之閘極電壓動作，且為構成該半導體裝置之輸入輸出部的高電壓MOS電晶體；上述低電壓半導體元件係以1.2V以上且3.3V以下的範圍內之閘極電壓動作之低電壓MOS電晶體。
  11. 一種電氣機器，其係搭載半導體裝置者，且 該半導體裝置係藉由如請求項1至10中任一項之半導體裝置之製造方法而製造者。
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