JP2010027688A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート絶縁膜形成時に素子分離絶縁膜の膜厚減少を抑制可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板11の第1及び2の領域1、2の表面の一部に素子分離酸化膜21を形成する工程と、素子分離酸化膜21の表面に多結晶シリコン25を形成する工程と、多結晶シリコン25の下部が熱酸化されずに残るように熱酸化処理を行い、第1及び2の領域1、2の表面に第2の酸化膜32aを形成する工程と、第1の領域1の第2の酸化膜32aをエッチング除去する工程と、多結晶シリコン25が全て酸化されるように熱酸化処理を行い、第1の領域1表面に第3の酸化膜33a、及び第2の領域2表面に第2及び第3の酸化膜32a、33aからなる第2−3の酸化膜33bを形成する工程と、第1の領域1の第3の酸化膜33aを第1のゲート絶縁膜とし、第2の領域2の第2−3の酸化膜33bを第2のゲート絶縁膜とする工程とを備えている。
【選択図】図3
【解決手段】半導体基板11の第1及び2の領域1、2の表面の一部に素子分離酸化膜21を形成する工程と、素子分離酸化膜21の表面に多結晶シリコン25を形成する工程と、多結晶シリコン25の下部が熱酸化されずに残るように熱酸化処理を行い、第1及び2の領域1、2の表面に第2の酸化膜32aを形成する工程と、第1の領域1の第2の酸化膜32aをエッチング除去する工程と、多結晶シリコン25が全て酸化されるように熱酸化処理を行い、第1の領域1表面に第3の酸化膜33a、及び第2の領域2表面に第2及び第3の酸化膜32a、33aからなる第2−3の酸化膜33bを形成する工程と、第1の領域1の第3の酸化膜33aを第1のゲート絶縁膜とし、第2の領域2の第2−3の酸化膜33bを第2のゲート絶縁膜とする工程とを備えている。
【選択図】図3
Description
本発明は、ゲート絶縁膜を有する半導体装置の製造方法に関する。
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を有する集積回路は、多機能化が求められ、それぞれの機能を最大限に発揮することが可能なトランジスタを用いて構成される。例えば、複数の電源電圧を使用する場合、また、回路ごとに必要とする素子特性が異なる場合、それぞれの目的に応じた複数の膜厚のゲート絶縁膜を同一基板上に形成する必要がある。
異なるゲート絶縁膜の膜厚は、例えば、それぞれ、酸化、パターニング、エッチング等の工程が繰り返されて形成される。この繰り返しによって、素子分離領域の絶縁膜も同時にエッチングされて後退するため、この素子分離領域に形成される配線をゲートとする寄生トランジスタが形成され、フィールド耐圧の低下や、ウェル間のリークが増えるなどの問題を引き起こす可能性がある。
素子分離領域の絶縁膜の膜厚減少に関して、BiCMOS−SRAM(Bipolar Complementary MOS-Static Random Access Memory)半導体装置において、MOSトランジスタが形成される領域に、約100nmの膜厚のポリシリコン(多結晶シリコン)からなるストッパ層を設けて、素子分離領域の酸化シリコン膜がエッチングされないように保護し、その後、このストッパ層は除去される半導体装置の製造方法が開示されている(例えば、特許文献1参照。)。
しかしながら、開示された半導体装置の製造方法は、バイポーラトランジスタの形成中に、MOSトランジスタを形成する領域の素子分離領域の絶縁膜の膜厚減少を抑制することは可能であるが、MOSトランジスタにおいて、膜厚が異なるゲート絶縁膜を形成するときに生ずる素子分離領域の絶縁膜の膜厚減少に関しては、開示されていない。
特許第3132455号公報(第5、6頁)
本発明は、ゲート絶縁膜形成時に素子分離絶縁膜の膜厚減少を抑制可能な半導体装置の製造方法を提供する。
本発明の一態様の半導体装置の製造方法は、半導体基板の第1の領域及び第2の領域の表面の一部に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の表面に堆積シリコン膜を形成する工程と、前記堆積シリコン膜の前記半導体基板の側が酸化されずに残るように熱酸化処理を行い、前記第1及び第2の領域の表面に第1の酸化膜を形成する工程と、前記第1の領域の第1の酸化膜をエッチング除去する工程と、前記堆積シリコン膜が全て酸化されるように熱酸化処理を行い、前記第1の領域の表面に第2の酸化膜、及び第2の領域の表面に前記第1の酸化膜に加えて第2の酸化膜を形成する工程と、前記第1の領域の前記第2の酸化膜をゲート絶縁膜とし、前記第2の領域の前記第1及び第2の酸化膜をゲート絶縁膜とする工程とを備えていることを特徴とする。
本発明によれば、ゲート絶縁膜形成時に素子分離絶縁膜の膜厚減少を抑制可能な半導体装置の製造方法を提供することが可能である。
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
本発明の実施例に係る半導体装置の製造方法について、図1乃至図3を参照しながら説明する。図1は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図2は、図1に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図3は、図2に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。
図1(a)に示すように、MOSFETを有する半導体装置を構成する半導体基板11は、MOSFETのゲート絶縁膜の膜厚が比較的薄い第1の領域1、ゲート絶縁膜の膜厚が中位の第2の領域2、ゲート絶縁膜の膜厚が比較的厚い第3の領域3を備えている。第1乃至3の領域1、2、3は、素子分離絶縁膜である素子分離酸化膜21(または、フィールド酸化膜)を境にして、区分されている。なお、半導体装置は、ゲート絶縁膜の膜厚が異なる3つの領域を有している例で説明するが、膜厚が異なる2つの領域を有していても、または、膜厚が異なる4つ以上の領域を有していても差し支えない。
ウェルを有するシリコンからなる半導体基板11の表面にLOCOS(Local Oxidation of Silicon)法により、最大の厚さが約600nmの素子分離酸化膜21及び厚さ10nm程度のダミー酸化膜23を形成する。つまり、半導体基板11の表面に熱酸化処理によりダミー酸化膜23を形成し、その後、素子形成を行う領域に、シリコン窒化膜(図示略)でマスクを形成し、熱酸化処理により素子分離酸化膜21を形成する。なお、半導体基板11の表面に沿った膜の境界部、または不連続な部分を端部という。
例えば、第1の領域1は、ロジック用領域、第2の領域2は、低電源電圧アナログ用領域、第3の領域3は、高電源電圧アナログ用領域とすることが可能である。そして、最終的に、図3(c)に示すように、第1の領域1のMOSFETは第1のゲート絶縁膜33a、第2の領域2のMOSFETは第2のゲート絶縁膜33b、第3の領域3のMOSFETは第3のゲート絶縁膜33cを有する。
図1(b)に示すように、素子分離酸化膜21及びダミー酸化膜23の上に、LPCVD(Low Pressure Chemical Vapor Deposition)法により、堆積シリコン膜である多結晶シリコン25が堆積される。多結晶シリコン25の膜厚は、後述するように、ゲート絶縁膜形成のための3回目の熱酸化処理により、全て熱酸化膜となる厚さとする。すなわち、多結晶シリコン25の膜厚の最大値は、第3の領域3に形成されるゲート絶縁膜(熱酸化膜)の膜厚の約45%(元のシリコンの膜厚約0.45に対して、熱酸化膜が1となる)を目安とし、最小値は、3回目の熱酸化処理の前に、多結晶シリコン25の一部が熱酸化されずに残っていることを目安とする。
第3の領域3に形成されるゲート絶縁膜を約30nmとすると、多結晶シリコン25の膜厚は、約13.5nm未満であって、且つ第2の領域2に形成されるゲート絶縁膜を20nmとすると、多結晶シリコン25の膜厚は、約9.0nm以上となる。なお、多結晶シリコン25の膜厚は、9.0nm以下、例えば、約8.0nmとすることも可能である。つまり、膜厚約8.0nmの場合、後続のエッチング工程で、素子分離酸化膜21の一部までエッチングされる可能性があるが、多結晶シリコン25を形成しない場合に比較して、膜厚減少を抑制可能である。
図1(c)に示すように、多結晶シリコン25の上に、第1乃至3の領域1、2、3の素子形成領域に開口29を有するようにパターニングされたフォトレジスト(以下、レジストという)27を形成する。レジスト27の開口29は、エッチング後の多結晶シリコン25の端部が素子分離酸化膜21の端部から素子形成領域側に張り出すように、素子形成領域の上部に位置している。なお、素子分離酸化膜21の端部からの張り出し量は、200nmを超えない程度が好ましい。
図1(d)に示すように、開口29下の多結晶シリコン25が、F、Cl等のハロゲン元素を含むガス種を用いたRIE(Reactive Ion Etching)法によりエッチングされる。多結晶シリコン25は、レジスト27の開口29がほぼ転写されて、素子分離酸化膜21を被い、素子分離酸化膜21の端部から素子形成領域側に張り出した位置に端部を有して残される。
図2(a)に示すように、転写された開口29下のダミー酸化膜23が、希弗酸処理によりエッチングされる。希弗酸処理は、HF、NH4Fの少なくとも1つを含む薬液により行われる。ダミー酸化膜23は、開口29より素子分離酸化膜21側に後退が見られる。以下において、残されたダミー酸化膜23の部分、及び新たに形成される熱酸化膜を含んで、素子分離酸化膜21という。
図2(b)に示すように、半導体基板11の表面及び多結晶シリコン25の表面に、熱酸化処理により第1の酸化膜31を形成する。第1の酸化膜31の膜厚t1は、第3の領域3のゲート絶縁膜(第3のゲート絶縁膜33c)と第2の領域2のゲート絶縁膜(第2のゲート絶縁膜33b)との差に相当し、例えば、約10nmとする。すなわち、半導体基板11及び多結晶シリコン25の約4.5nmが熱酸化膜約10nmに置き換えられる。なお、図示されないが、半導体基板11の表面及び多結晶シリコン25の表面のシリコンが減少する。
図2(c)に示すように、第3の領域3が被われ、第1及び2の領域1、2が露出するようにパターニングされたレジスト27を形成し、希弗酸処理により、第1及び2の領域1、2の第1の酸化膜31がエッチングされる。多結晶シリコン25の端部が、素子分離酸化膜21の端部から素子形成領域側に張り出すように、素子形成領域の上部に位置しているので、エッチングが半導体基板11側に異常に食い込むことは抑制される。
図2(d)に示すように、レジスト27を剥離した後、図2(b)に示す工程と同様に、半導体基板11の表面及び多結晶シリコン25の表面が熱酸化処理により変化し、第2の酸化膜32aが形成され、同時に、第1の酸化膜31は、熱酸化処理により熱酸化膜が増加して、第1−2の酸化膜32bとなる。第2の酸化膜32aの膜厚t2は、第2の領域2のゲート絶縁膜(第2のゲート絶縁膜33b)と第1の領域1のゲート絶縁膜(第1のゲート絶縁膜33a)との差に相当し、例えば、約10nmとする。すなわち、エッチングされた第1の酸化膜31の下にあった半導体基板11及び多結晶シリコン25、並びに第1の酸化膜31の下にある半導体基板11及び多結晶シリコン25の約4.5nmが、熱酸化膜約10nmに置き換えられる。なお、膜厚の変化は、約20nmに増加した素子形成領域の第1−2の酸化膜32bにのみ図示されている。
図3(a)に示すように、第2及び3の領域2、3が被われ、第1の領域1が露出するようにパターニングされたレジスト27を形成し、図2(c)に示す工程と同様に、希弗酸処理により、第1の領域1の第2の酸化膜32aがエッチングされる。
図3(b)に示すように、レジスト27を剥離した後、図2(b)及び図2(d)に示す工程と同様に、半導体基板11の表面及び多結晶シリコン25が熱酸化処理により変化し、第3の酸化膜33aが形成され、同時に、第2の酸化膜32aは、熱酸化処理により熱酸化膜が増加して、第2−3の酸化膜33bとなり、第1−2の酸化膜32bは、熱酸化処理により熱酸化膜が増加して、第1−2−3の酸化膜33cとなる。
第3の酸化膜33aの膜厚t3は、第1の領域1のゲート絶縁膜(第1のゲート絶縁膜33a)に相当し、第1−2の酸化膜33bは、第2の領域2のゲート絶縁膜(第2のゲート絶縁膜33b)に相当し、第1−2−3の酸化膜33cは、第3の領域3のゲート絶縁膜(第3のゲート絶縁膜33c)に相当する。例えば、膜厚t3が約10nmとすると、第2−3の酸化膜33bが約20nm、第1−2−3の酸化膜33cが約30nmとなる。すなわち、半導体基板11のシリコンの約4.5nm及び多結晶シリコン25の約4.5nm以下の膜厚が、新たに、熱酸化膜に置き換えられる。
多結晶シリコン25は、全て熱酸化膜に変化して、素子分離酸化膜21に一体化される。なお、膜厚の変化は、約20nmに増加した素子形成領域の第2−3の酸化膜33b、及び約30nmに増加した素子形成領域の第1−2−3の酸化膜33cにのみ図示されている。
第1の領域1の素子分離酸化膜21は、図1(a)に示す工程における当初の膜厚に対して、図3(a)に示す工程で、残されていた多結晶シリコン25が熱酸化処理で形成された膜厚だけ上乗せされている。すなわち、図3(a)に示す工程で、少しでも、多結晶シリコン25が残されていれば、素子分離酸化膜21の減少は起こらない。上述したように、もし、図3(a)に示す工程で、多結晶シリコン25が残されていなくても、図2(c)に示す工程で、残されていれば、多結晶シリコン25を全く形成しない場合に比較して、素子分離酸化膜21の減少は抑制される。
また、第2の領域2の素子分離酸化膜21は、図1(a)に示す工程における当初の膜厚に対して、図2(c)に示す工程で、残されていた多結晶シリコン25が熱酸化処理で形成された膜厚だけ上乗せされている。
また、第3の領域3の素子分離酸化膜21は、図1(a)に示す工程における当初の膜厚に対して、最初に堆積した多結晶シリコン25が熱酸化処理で形成された膜厚だけ上乗せされている。
図3(c)に示すように、第3の酸化膜33a、第2−3の酸化膜33b、第1−2−3の酸化膜33cは、上面に、例えば、所望の寸法の多結晶シリコンからなるゲート電極41及びマスク膜(図示略)等が形成され、マスク膜等をマスクにして加工され、第1のゲート絶縁膜33a、第2のゲート絶縁膜33b、及び第3のゲート絶縁膜33cとなる。この後は、周知のMOSFETの製造工程に従って、半導体装置が形成される。
上述したように、第1の領域1、及び第2の領域2のみを取り出すと、半導体装置の製造方法は、半導体基板11の第1の領域1及び第2の領域2の表面の一部に素子分離酸化膜21を形成する工程と、素子分離酸化膜21の表面に多結晶シリコン25を形成する工程と、多結晶シリコン25の下部(シリコン基板11側)が熱酸化されずに残るように熱酸化処理を行い、第1及び2の領域1、2の表面に第2の酸化膜32aを形成する工程と、第1の領域1の第2の酸化膜32aをエッチング除去する工程と、多結晶シリコン25が全て酸化されるように熱酸化処理を行い、第1の領域1表面に第3の酸化膜33a、及び第2の領域2表面に第2及び第3の酸化膜32a、33aからなる第2−3の酸化膜33bを形成する工程と、第1の領域1の第3の酸化膜33aを第1のゲート絶縁膜とし、第2の領域2の第2−3の酸化膜33bを第2のゲート絶縁膜とする工程とを備えている。
その結果、最初に形成した素子分離酸化膜21がエッチングされることはなく、膜厚が薄くなることが抑制される。素子分離酸化膜21の膜厚が薄くならないので、素子分離酸化膜21の上に配線を形成しても、この配線がゲートとなる寄生トランジスタが実質的に稼働することは減少し、フィールド耐圧の低下や、ウェル間のリークが増えるなどの問題は抑制される。
また、素子分離酸化膜21の膜厚が薄くなることなく、第1の領域1の第3のゲート絶縁膜33aを比較的薄く、第2の領域2の第2−3のゲート絶縁膜33bを比較的厚く形成でき、異なる特性のMOSFETを必要とする半導体装置を形成することが可能である。例えば、3つの異なる膜厚の素子分離酸化膜21を形成して、第1の領域1にロジック部、第2の領域2に低電源電圧アナログ部、及び第3の領域3に高電源電圧アナログ部を有する半導体装置を形成することが可能となる。
また、適切な膜厚で堆積した多結晶シリコン25は、最終的に、全て酸化されるので、所望のゲート絶縁膜を形成した後、残った多結晶シリコンをエッチング除去する工程を必要とせず、製造工程の簡略化が可能となる。
また、素子分離酸化膜21は、エッチングされることを予測して、予め厚く形成する必要がないので、半導体基板11表面の凹凸を大きくすることがなく、フォトリソグラフィ工程が安定し、半導体装置の特性ばらつき等を抑制することが可能である。
また、多結晶シリコン25の端部が、素子分離酸化膜21の端部から素子形成領域側に張り出すように、素子形成領域の上部に位置していることにより、酸化膜をエッチングする時に発生する可能性のある多結晶シリコン25の端部のシリコン基板11側の異常エッチングを抑制でき、半導体装置のリーク不良等を低減可能となる。
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
例えば、実施例では、ロジック部、低電源電圧アナログ部、及び高電源電圧アナログ部を有する半導体装置を形成する例を示したが、その他の領域、例えば、高速ロジック部、低速ロジック部、メモリセル部、パワー素子部等を加えて、これらを適宜組み合わせた半導体装置等に適用することは可能である。
また、実施例では、堆積シリコン膜が多結晶シリコンである例を示したが、堆積シリコン膜が非晶質シリコン膜であることは可能である。
また、実施例では、素子分離絶縁膜及びゲート絶縁膜を酸化膜として形成する例を示したが、素子分離絶縁膜及びゲート絶縁膜の、少なくとも、一部を酸窒化膜とすることは可能である。
1 第1の領域
2 第2の領域
3 第3の領域
11 半導体基板
21 素子分離酸化膜
23 ダミー酸化膜
25 多結晶シリコン
27 レジスト
29 開口
31 第1の酸化膜
32a 第2の酸化膜
32b 第1−2の酸化膜
33a 第3の酸化膜(第1のゲート絶縁膜)
33b 第2−3の酸化膜(第2のゲート絶縁膜)
33c 第1−2−3の酸化膜(第3のゲート絶縁膜)
41 ゲート電極
2 第2の領域
3 第3の領域
11 半導体基板
21 素子分離酸化膜
23 ダミー酸化膜
25 多結晶シリコン
27 レジスト
29 開口
31 第1の酸化膜
32a 第2の酸化膜
32b 第1−2の酸化膜
33a 第3の酸化膜(第1のゲート絶縁膜)
33b 第2−3の酸化膜(第2のゲート絶縁膜)
33c 第1−2−3の酸化膜(第3のゲート絶縁膜)
41 ゲート電極
Claims (5)
- 半導体基板の第1の領域及び第2の領域の表面の一部に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の表面に堆積シリコン膜を形成する工程と、
前記堆積シリコン膜の前記半導体基板の側が酸化されずに残るように熱酸化処理を行い、前記第1及び第2の領域の表面に第1の酸化膜を形成する工程と、
前記第1の領域の第1の酸化膜をエッチング除去する工程と、
前記堆積シリコン膜が全て酸化されるように熱酸化処理を行い、前記第1の領域の表面に第2の酸化膜、及び第2の領域の表面に前記第1の酸化膜に加えて第2の酸化膜を形成する工程と、
前記第1の領域の前記第2の酸化膜をゲート絶縁膜とし、前記第2の領域の前記第1及び第2の酸化膜をゲート絶縁膜とする工程と、
を備えていることを特徴とする半導体装置の製造方法。 - 前記堆積シリコン膜は、前記堆積シリコン膜が全て熱酸化されたとき、前記第2の領域の前記ゲート絶縁膜の厚さより薄く形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記堆積シリコン膜は、前記素子分離絶縁膜を被って、前記素子分離絶縁膜の端部から張り出して形成されることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記堆積シリコン膜は、多結晶シリコン膜または非晶質シリコン膜であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記素子分離絶縁膜は、LOCOS法により形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
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