JP2007273526A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【課題】半導体集積回路装置の製造方法に関し、半導体集積回路装置が厚いゲート絶縁膜をもつ周辺回路用トランジスタと薄いゲート絶縁膜をもつ高速処理用ロジックトランジスタとで構成されている場合、厚いゲート絶縁膜をもつ周辺回路用トランジスタがプロセスの関係でダメージや汚染を受けることがないうようにして耐性を向上させようとする。
【解決手段】基板１上に周辺回路用トランジスタのゲート絶縁膜２を形成し、ゲート絶縁膜２上に例えばＳｉＮからなるダメージ阻止膜６を形成し、周辺回路用トランジスタのゲート絶縁膜２及びダメージ阻止膜６を残して高速処理用ロジックトランジスタ形成予定領域上のダメージ阻止膜６及びゲート絶縁膜２を除去して基板１を選択的に表出させ、表出された基板面に周辺回路用トランジスタのゲート絶縁膜２に比較して薄い高速処理用ロジックトランジスタのゲート絶縁膜４を形成する工程が含まれる。
【選択図】 図５
【解決手段】基板１上に周辺回路用トランジスタのゲート絶縁膜２を形成し、ゲート絶縁膜２上に例えばＳｉＮからなるダメージ阻止膜６を形成し、周辺回路用トランジスタのゲート絶縁膜２及びダメージ阻止膜６を残して高速処理用ロジックトランジスタ形成予定領域上のダメージ阻止膜６及びゲート絶縁膜２を除去して基板１を選択的に表出させ、表出された基板面に周辺回路用トランジスタのゲート絶縁膜２に比較して薄い高速処理用ロジックトランジスタのゲート絶縁膜４を形成する工程が含まれる。
【選択図】 図５
Description
本発明は、半導体集積回路装置に於ける周辺回路を構成する電界効果トランジスタの信頼性および電気的特性を改善した半導体集積回路装置の製造方法に関する。
一般に、半導体集積回路装置に用いられる半導体素子の１つにＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）が知られている。そして、そのＭＯＳＦＥＴは、半導体集積回路装置を高速化及び高集積化する為、スケーリング則にしたがって年々微細化されてきた。即ち、ＭＯＳＦＥＴの高さ方向と横方向の寸法を同時に縮小することに依り、素子の特性を正常に保ち、また、性能を向上することを可能にしてきた。
次世代ＭＯＳＦＥＴでは、ゲート絶縁膜は酸化シリコンを材料とする場合、２ｎｍ以下にすることが要求されている。
近年、半導体業界で注力されているシステムＬＳＩと呼ばれる半導体集積回路装置に於いては、高速演算を行う部分や外部との信号のやり取りを行うＩ／Ｏなどさまざまな機能をもつ回路が搭載されている。これらの機能をもつ回路を構成するＭＯＳＦＥＴの動作電圧は目的によって異なるため、ゲート絶縁膜の膜厚は1 種類ではなく2 種類以上に亙ることが多い。
通常、Ｉ／Ｏ回路に用いられるトランジスタは比較的高い電圧で動作させることが多いことから、そのゲート絶縁膜は、演算回路に用いられて高速演算を行うトランジスタのゲート絶縁膜と比較して厚くしなければならない。
然しながら、膜厚を厚くしすぎるとＩ／Ｏ回路の動作速度低下や高速演算回路の性能変動を引き起こすため、適用された動作電圧に耐えられる範囲内で、可能な限り薄膜化する必要がある。
そのように薄膜化されたゲート絶縁膜には、印加される電界が大きい為、微細な欠陥による実効的な膜厚の変化が信頼性に大きな影響を与えることになる。
図１０乃至図１４は従来のＭＯＳＦＥＴのゲート絶縁膜を作製する工程を説明する為の工程要所に於ける半導体集積回路装置の要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
図１０参照
（１）
熱酸化法を適用することに依り、Ｓｉ基板１上に厚さ２ｎｍ乃至１０ｎｍのＳｉＯ2 からなる周辺回路用の厚いゲート絶縁膜２を形成する。
（１）
熱酸化法を適用することに依り、Ｓｉ基板１上に厚さ２ｎｍ乃至１０ｎｍのＳｉＯ2 からなる周辺回路用の厚いゲート絶縁膜２を形成する。
図１１参照
（２）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なってゲート電極パターンをなすレジスト膜３を形成する。
（２）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なってゲート電極パターンをなすレジスト膜３を形成する。
図１２参照
（３）
ドライエッチング法を適用することに依り、レジスト膜３をマスクとして厚いゲート絶縁膜２をゲート電極パターンにエッチングすると共に高速演算回路用の薄いゲート絶縁膜の形成予定領域を表出させる。
（３）
ドライエッチング法を適用することに依り、レジスト膜３をマスクとして厚いゲート絶縁膜２をゲート電極パターンにエッチングすると共に高速演算回路用の薄いゲート絶縁膜の形成予定領域を表出させる。
図１３及び図１４参照
（４）
レジスト膜３を剥離除去し（図１３参照）、熱酸化窒化法を適用することに依り、全面に薄いＳｉＯＮからなる高速処理用ロジックトランジスタの薄いゲート絶縁膜４を形成する。
（４）
レジスト膜３を剥離除去し（図１３参照）、熱酸化窒化法を適用することに依り、全面に薄いＳｉＯＮからなる高速処理用ロジックトランジスタの薄いゲート絶縁膜４を形成する。
前記説明した従来の技術に依って作製した半導体集積回路装置に於いては、厚いゲート絶縁膜がレジスト塗布や剥離の工程を経ることでダメージや汚染の影響を受けるので、信頼性が低下した製品の出現は避けられない。
ここで、本発明に依る半導体集積回路装置とは、目的、及び、構成が異なるので、発明としては無関係なのであるが、概観した場合、その異同について誤解を与えるおそれがある公知例が存在するので、その説明をしておくことは無益ではないと思われる（特許文献１を参照。）。
図１５乃至図１８は特許文献１に開示されたＭＯＳＦＥＴのゲート絶縁膜を作製する工程を説明する為の工程要所に於ける半導体集積回路装置の要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
図１５参照
（１）
熱酸化法を適用することに依り、Ｓｉ基板１１上にＳｉＯ2 からなるメモリセル用トランジスタの厚いゲート絶縁膜１２を形成する。
（１）
熱酸化法を適用することに依り、Ｓｉ基板１１上にＳｉＯ2 からなるメモリセル用トランジスタの厚いゲート絶縁膜１２を形成する。
（２）
ＣＶＤ法を適用することに依り、ゲート絶縁膜１２上にＳｉＮ膜１３を形成する。
ＣＶＤ法を適用することに依り、ゲート絶縁膜１２上にＳｉＮ膜１３を形成する。
図１６参照
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なってメモリセル用トランジスタ領域を覆うレジスト膜１４を形成する。
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なってメモリセル用トランジスタ領域を覆うレジスト膜１４を形成する。
図１７参照
（４）
ドライエッチング法を適用することに依り、レジスト膜１４をマスクとしてＳｉＮ膜１３をエッチングした後、厚いゲート絶縁膜１２を薄膜化するエッチングを行なって周辺回路用トランジスタの薄いゲート絶縁膜１２Ａを形成する。
（４）
ドライエッチング法を適用することに依り、レジスト膜１４をマスクとしてＳｉＮ膜１３をエッチングした後、厚いゲート絶縁膜１２を薄膜化するエッチングを行なって周辺回路用トランジスタの薄いゲート絶縁膜１２Ａを形成する。
図１８参照
（５）
メモリセル用トランジスタのゲート絶縁膜１２を覆っていたレジスト膜１４を除去し、周辺回路用トランジスタの薄いゲート絶縁膜１２Ａとメモリセル用トランジスタのパターン化された厚いゲート絶縁膜とが完成される。
（５）
メモリセル用トランジスタのゲート絶縁膜１２を覆っていたレジスト膜１４を除去し、周辺回路用トランジスタの薄いゲート絶縁膜１２Ａとメモリセル用トランジスタのパターン化された厚いゲート絶縁膜とが完成される。
図１５乃至図１８について説明した特許文献１に開示された発明に依って半導体集積回路装置を作製する場合、厚いゲート絶縁膜の形成、及び、ＳｉＮ膜の形成を行なった後、薄いゲート絶縁膜を作製する為、厚いゲート絶縁膜をエッチングに依って薄くしているのであるが、その膜厚が例えば２ｎｍ以下の極薄いものである場合には、製造歩留りを良好に維持し、且つ、信頼性を確保することは困難になる。
即ち、厚いゲート絶縁膜をエッチングして薄くする場合、ウェットエッチング法或いはドライエッチング法を適用することが考えられるのであるが、ウェットエッチング法を適用した場合、厚さが２ｎｍ以下の領域では、エッチングレートを制御すること、及び、エッチング量の均一性を確保することは共に困難であり、トランジスタ特性、特にオン電流及びしきい値電圧のばらつきが大きくなり、このばらつきは、ウェハ面内だけでなく、チップ内に於けるトランジスタレイアウトの違いに依っても発生し、そのばらつきに起因してチップが動作不能になったり、若しくは、動作速度が低下するなどの問題を生ずる。また、ドライエッチング法を適用した場合、薄いゲート絶縁膜にダメージが入ってしまい、それに依って、ゲート絶縁膜中に電荷トラップサイトが生成されてしまうことから、トランジスタのオン電流の低下、そして、信頼性の劣化が発生する。
特開平６−３４２８９１号公報
本発明では、半導体集積回路装置が厚いゲート絶縁膜をもつ周辺回路用トランジスタと薄いゲート絶縁膜をもつ高速処理用ロジックトランジスタとで構成されている場合、厚いゲート絶縁膜をもつ周辺回路用トランジスタがプロセスの関係でダメージや汚染を受けることがないうようにして耐性を向上させようとする。
本発明に依る半導体集積回路装置の製造方法では、Ｓｉ若しくはＧｅの少なくとも１種類の元素を含む基板上に周辺回路用トランジスタのゲート絶縁膜を形成する工程と、次いで、該ゲート絶縁膜上にシリコン窒化膜或いは窒素濃度が高いシリコン酸窒化膜からなるダメージ阻止膜を形成する工程と、次いで、周辺回路用トランジスタのゲート絶縁膜及びその上のダメージ阻止膜を残して高速処理用ロジックトランジスタ形成予定領域上の前記ダメージ阻止膜及び前記ゲート絶縁膜を除去して前記基板を選択的に表出させる工程と、次いで、前記表出された基板面に前記周辺回路用トランジスタのゲート絶縁膜に比較して薄い高速処理用ロジックトランジスタのゲート絶縁膜を形成する工程が含まれてなることを特徴とする。
前記手段を採ることに依り、厚いゲート絶縁膜をもつ周辺回路用トランジスタがダメージや汚染を受け難くなるので、半導体集積回路装置の信頼性は向上する。そして、厚いゲート絶縁膜の窒化、或いは、窒化膜の形成は表面のみに実施されるので、ゲート絶縁膜全体を窒化膜化する場合と比較すると、窒素の影響に依るトランジスタの特性変動や性能劣化の問題は生じない。また、窒化膜の存在に依って、ポリシリコンゲート電極からの不純物拡散が抑制されて、トランジスタの特性ばらつきは更に低減される。
また、薄いゲート絶縁膜を形成するに際しては、当該領域に於ける厚いゲート絶縁膜を全て除去してから、改めて薄いゲート絶縁膜を形成するようにしていることから、さきに説明した特許文献１に開示された発明に見られるような問題が起こることは皆無である。
図１乃至図５は本発明に依る周辺回路用ＭＯＳＦＥＴ及び高速処理用路ロジックトランジスタであるＭＯＳＦＥＴに於けるゲート絶縁膜を作製する工程を説明する為の工程要所に於ける半導体集積回路装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１０乃至図１４に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
図１参照
（１）
熱酸化法を適用することに依り、Ｓｉ基板１上に厚さ２．０ｎｍ乃至１０．０ｎｍの範囲、例えば５．０ｎｍのＳｉＯ2 からなる周辺回路用の厚いゲート絶縁膜２を形成する。
尚、ゲート絶縁膜の厚さは、トランジスタ動作電圧の如何に対応して適切に選択するものであり、以下に説明する場合も同様である。
（１）
熱酸化法を適用することに依り、Ｓｉ基板１上に厚さ２．０ｎｍ乃至１０．０ｎｍの範囲、例えば５．０ｎｍのＳｉＯ2 からなる周辺回路用の厚いゲート絶縁膜２を形成する。
尚、ゲート絶縁膜の厚さは、トランジスタ動作電圧の如何に対応して適切に選択するものであり、以下に説明する場合も同様である。
（２）
次いで、ＣＶＤ法を適用することに依り、厚いゲート絶縁膜２上に厚さ０．３ｎｍ乃至２．０ｎｍの範囲、例えば１．０ｎｍのＳｉＮ或いはＳｉＯＮからなるダメージ阻止膜６を形成する。尚、ダメージ阻止膜６は、その材料から、ゲート絶縁膜としての機能をもつことは云うまでもない。尚、成膜法として、ＣＶＤ法は熱窒化法に代替して良い。
次いで、ＣＶＤ法を適用することに依り、厚いゲート絶縁膜２上に厚さ０．３ｎｍ乃至２．０ｎｍの範囲、例えば１．０ｎｍのＳｉＮ或いはＳｉＯＮからなるダメージ阻止膜６を形成する。尚、ダメージ阻止膜６は、その材料から、ゲート絶縁膜としての機能をもつことは云うまでもない。尚、成膜法として、ＣＶＤ法は熱窒化法に代替して良い。
図２参照
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なってゲート電極パターンをなすレジスト膜３を形成する。
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なってゲート電極パターンをなすレジスト膜３を形成する。
図３参照
（３）
フッ酸をエッチャントとするウェットエッチング法を適用することに依り、レジスト膜３をマスクとしてダメージ阻止膜６及び厚いゲート絶縁膜２をゲート電極パターンにエッチングすると共に下地のＳｉ基板１に於ける高速処理用ロジックトランジスタの薄いゲート絶縁膜の形成予定領域を表出させる。尚、前記エッチャントには燐酸を用いても良い。
（３）
フッ酸をエッチャントとするウェットエッチング法を適用することに依り、レジスト膜３をマスクとしてダメージ阻止膜６及び厚いゲート絶縁膜２をゲート電極パターンにエッチングすると共に下地のＳｉ基板１に於ける高速処理用ロジックトランジスタの薄いゲート絶縁膜の形成予定領域を表出させる。尚、前記エッチャントには燐酸を用いても良い。
図４及び図５参照
（４）
レジスト膜３を剥離除去し（図４参照）、熱酸化窒化法を適用することに依り、全面に薄いＳｉＮ或いはＳｉＯＮからなる高速処理用ロジックトランジスタに於ける薄いゲート絶縁膜４を形成する（図５参照）。
（４）
レジスト膜３を剥離除去し（図４参照）、熱酸化窒化法を適用することに依り、全面に薄いＳｉＮ或いはＳｉＯＮからなる高速処理用ロジックトランジスタに於ける薄いゲート絶縁膜４を形成する（図５参照）。
図６乃至図９は本発明の実施例１であるＭＯＳＦＥＴのゲート絶縁膜を作製する工程を説明する為の工程要所に於ける半導体集積回路装置の要部切断側面図であり、図１乃至図５に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとし、以下、これ等の図を参照しつつ説明する。
図６参照
（１）
熱酸化法を適用することに依り、Ｓｉ基板２１上にＳｉＯ2 からなる高速処理用ロジックトランジスタの為の厚さ０．５ｎｍ乃至２．０ｎｍの範囲、例えば１．０ｎｍである厚いゲート絶縁膜２２を形成する。
（１）
熱酸化法を適用することに依り、Ｓｉ基板２１上にＳｉＯ2 からなる高速処理用ロジックトランジスタの為の厚さ０．５ｎｍ乃至２．０ｎｍの範囲、例えば１．０ｎｍである厚いゲート絶縁膜２２を形成する。
（２）
ＣＶＤ法を適用することに依り、ゲート絶縁膜２２上に厚さ０．２ｎｍ乃至２．０ｎｍの範囲、例えば１．０ｎｍである薄いＳｉＮからなるダメージ阻止膜２３を形成する。このダメージ阻止膜２３はＳｉＮをＳｉＯＮに代替することができ、また、成膜法は熱窒化法に代替しても良い。
ＣＶＤ法を適用することに依り、ゲート絶縁膜２２上に厚さ０．２ｎｍ乃至２．０ｎｍの範囲、例えば１．０ｎｍである薄いＳｉＮからなるダメージ阻止膜２３を形成する。このダメージ阻止膜２３はＳｉＮをＳｉＯＮに代替することができ、また、成膜法は熱窒化法に代替しても良い。
図７参照
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なって周辺回路用トランジスタ形成予定領域を覆うレジスト膜２４を形成する。
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依って、レジストの塗布後、マスク露光を行なって周辺回路用トランジスタ形成予定領域を覆うレジスト膜２４を形成する。
図８参照
（４）
エッチャントをフッ酸とするウェットエッチング法を適用することに依り、レジスト膜２４をマスクとしてＳｉＮからなるダメージ阻止膜２３並びにＳｉＯ2 からなるゲート絶縁膜２２をゲート電極パターンにエッチングすると共に下地のＳｉ基板２１に於ける高速処理用ロジックトランジスタの薄いゲート絶縁膜形成予定領域を表出させる。尚、エッチャントとして燐酸を用いても良い。
（４）
エッチャントをフッ酸とするウェットエッチング法を適用することに依り、レジスト膜２４をマスクとしてＳｉＮからなるダメージ阻止膜２３並びにＳｉＯ2 からなるゲート絶縁膜２２をゲート電極パターンにエッチングすると共に下地のＳｉ基板２１に於ける高速処理用ロジックトランジスタの薄いゲート絶縁膜形成予定領域を表出させる。尚、エッチャントとして燐酸を用いても良い。
図９参照
（５）
周辺回路用トランジスタのゲート絶縁膜２２を覆っていたレジスト膜２４を除去してから、熱酸化法を適用することに依り、厚さ２ｎｍ未満のＳｉＯ2 からなる高速処理用ロジックトランジスタの薄いゲート絶縁膜２５の成膜を行なう。尚、成膜法はＣＶＤ法に代替して良い。
（５）
周辺回路用トランジスタのゲート絶縁膜２２を覆っていたレジスト膜２４を除去してから、熱酸化法を適用することに依り、厚さ２ｎｍ未満のＳｉＯ2 からなる高速処理用ロジックトランジスタの薄いゲート絶縁膜２５の成膜を行なう。尚、成膜法はＣＶＤ法に代替して良い。
このようにして、周辺回路用トランジスタの厚いゲート絶縁膜２２と高速処理用ロジックトランジスタの薄いゲート絶縁膜２５とを完成することができる。
１ Ｓｉ基板
２ 厚いゲート絶縁膜
３ レジスト膜
４ 薄いゲート絶縁膜 ６ ダメージ阻止膜
２１ Ｓｉ基板
２２ 厚いゲート絶縁膜
２３ ダメージ阻止膜
２４ レジスト膜
２５ 薄いゲート絶縁膜
２ 厚いゲート絶縁膜
３ レジスト膜
４ 薄いゲート絶縁膜 ６ ダメージ阻止膜
２１ Ｓｉ基板
２２ 厚いゲート絶縁膜
２３ ダメージ阻止膜
２４ レジスト膜
２５ 薄いゲート絶縁膜
Claims (4)
- Ｓｉ若しくはＧｅの少なくとも１種類の元素を含む基板上に周辺回路用トランジスタのゲート絶縁膜を形成する工程と、
次いで、該ゲート絶縁膜上にシリコン窒化膜或いは窒素濃度が高いシリコン酸窒化膜からなるダメージ阻止膜を形成する工程と、
次いで、周辺回路用トランジスタのゲート絶縁膜及びその上のダメージ阻止膜を残して高速処理用ロジックトランジスタ形成予定領域上の前記ダメージ阻止膜及び前記ゲート絶縁膜を除去して前記基板を選択的に表出させる工程と、
次いで、前記表出された基板面に前記周辺回路用トランジスタのゲート絶縁膜に比較して薄い高速処理用ロジックトランジスタのゲート絶縁膜を形成する工程と が含まれてなることを特徴とする半導体集積回路装置の製造方法。 - 周辺回路用トランジスタに於けるゲート絶縁膜が基板側を所要の低窒素濃度に且つ表面側を基板側に比較して高窒素濃度にそれぞれ維持して形成する工程
が含まれてなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。 - 周辺回路用トランジスタに於けるゲート絶縁膜の総膜厚を２ｎｍ以上に形成し、また、高速処理用ロジックトランジスタに於けるゲート絶縁膜の総膜厚を２ｎｍ未満に形成する工程
が含まれてなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。 - 周辺回路用トランジスタのゲート絶縁膜に於ける膜厚、材料、構造の種類が少なくとも１種類以上異なるものを形成し、且つ、高速処理用ロジックトランジスタのゲート絶縁膜に於ける膜厚、材料、構造の種類が少なくとも１種類以上異なるものを形成する工程
が含まれてなることを特徴とする請求項１乃至請求項３の何れか１記載の半導体集積回路装置の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010150332A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
2006
- 2006-03-30 JP JP2006094111A patent/JP2007273526A/ja not_active Withdrawn
Cited By (2)
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|---|---|---|---|---|
| WO2010150332A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2011009313A (ja) * | 2009-06-24 | 2011-01-13 | Panasonic Corp | 半導体装置及びその製造方法 |
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