JP2010165942A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2010165942A JP2010165942A JP2009008080A JP2009008080A JP2010165942A JP 2010165942 A JP2010165942 A JP 2010165942A JP 2009008080 A JP2009008080 A JP 2009008080A JP 2009008080 A JP2009008080 A JP 2009008080A JP 2010165942 A JP2010165942 A JP 2010165942A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- gate
- insulating film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】ゲート電極とコンタクト配線のショート不良を防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板32上にゲートハードマスク、ゲート電極34及びゲート絶縁膜33を形成する。ゲートハードマスクの線幅をゲート電極よりも狭くした後、S/Dエクステンション36を形成する。全面にシリコン酸化膜を堆積形成し、エッチバックしてゲート電極の側壁から上面の一部上に渡って連続的に残存させた絶縁部材37を形成する。ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション38を形成する。金属シリサイド膜を形成後、シリコン窒化膜40と層間絶縁膜41を順次堆積形成する。層間絶縁膜にコンタクトホールを形成し、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜を除去することでコンタクトホールを開孔し、コンタクト配線43を形成する。
【選択図】図12
【解決手段】半導体基板32上にゲートハードマスク、ゲート電極34及びゲート絶縁膜33を形成する。ゲートハードマスクの線幅をゲート電極よりも狭くした後、S/Dエクステンション36を形成する。全面にシリコン酸化膜を堆積形成し、エッチバックしてゲート電極の側壁から上面の一部上に渡って連続的に残存させた絶縁部材37を形成する。ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション38を形成する。金属シリサイド膜を形成後、シリコン窒化膜40と層間絶縁膜41を順次堆積形成する。層間絶縁膜にコンタクトホールを形成し、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜を除去することでコンタクトホールを開孔し、コンタクト配線43を形成する。
【選択図】図12
Description
本発明は、MOSFETを有する半導体装置及びその製造方法に関し、更に詳しくはMOSFETにおけるゲート電極とコンタクト配線の近傍の構造に係り、特に高集積化が要求されデザインルールの限界で微細化されるシステムLSI等に好適なものである。
従来、MOSFETは、例えば図1乃至図6に示すような工程で形成されている。まず、図1に示すように、シリコン基板12の主表面にSTI領域11を形成して素子分離を行い、素子分離されたシリコン基板12上にゲート絶縁膜13を介して金属含有層と多結晶シリコン膜とからなるゲート電極14を形成する。
続いて、図2に示すように、上記ゲート電極14をマスクに用いてNチャネル型MOSFETの形成領域にはAsイオン、Pチャネル型MOSFETの形成領域にはBF2イオンをシリコン基板12中に注入し、ソース/ドレイン(S/D)エクステンション15を形成する。その後、上記ゲート電極14の側壁にシリコン酸化膜からなるサイドウォールスペーサ16を形成する。
次に、図3に示すように、上記ゲート電極14とサイドウォールスペーサ16をマスクに用いてNチャネル型MOSFETの形成領域にはPイオン、Pチャネル型MOSFETの形成領域にはBイオンをシリコン基板12中に注入し、RTP技術でアニーリングすることでコンタクトジャンクション17を形成する。続いて、HF系薬液を使用したウェットエッチングによって、シリコン基板12上のケミカル酸化膜を完全に除去し、スパッタリング技術でニッケル等の金属膜を堆積形成する。その後、RTP技術を使用し、露出している表面部を金属と反応が起こる温度までアニールすることで金属シリサイド膜18を自己整合的に形成する。
引き続き、図4に示すように、全面にコンタクト加工におけるストッパ膜となるシリコン窒化膜19と層間絶縁膜20を順次堆積形成し、CMPによって平坦化する。
次に、図5に示すように、リソグラフィと異方性エッチングによって、層間絶縁膜20にコンタクトホールをパターニングし、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜19を除去し、金属シリサイド膜18を露出させることでコンタクトホール21を開孔する。
そして、図6に示すように、スパッタリング法/CVD法/CVD法によってそれぞれTi層/TiN層/W層を順次堆積形成し、CMPによって平坦化してコンタクト配線22を形成する。
しかし、上記のような構成並びに製造方法では、図6に示したように、微細化に伴ってゲート電極14とコンタクト配線22との距離が縮小するため、プロセスバラツキが増大するとゲート電極14とコンタクト配線22間のショート不良を引き起こす問題がある(例えば特許文献1参照)。
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、ゲート電極とコンタクト配線間のショート不良を抑制できる半導体装置及びその製造方法を提供することにある。
本発明の一態様に係る半導体装置は、半導体基板の主表面に形成された素子分離領域と、前記素子分離領域で分離された半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁から上面の一部上に渡って連続的に形成された絶縁部材と、前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたソース/ドレインエクステンションと、前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたコンタクトジャンクションと、前記コンタクトジャンクションに接続されるコンタクト配線とを具備する。
また、本発明の一態様に係る半導体装置の製造方法は、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された半導体基板上に第1の絶縁膜、導電層及び第2の絶縁膜を積層して形成する工程と、前記第2の絶縁膜、前記導電層及び前記第1の絶縁膜を順次パターニングし、ゲートハードマスク、ゲート電極及びゲート絶縁膜をそれぞれ形成する工程と、前記ゲートハードマスクの線幅を前記ゲート電極よりも狭くする工程と、前記ゲートハードマスクと前記ゲート電極をマスクにして前記半導体基板の主表面領域中に不純物を導入し、ソース/ドレインエクステンションを形成する工程と、前記ゲート電極と前記ゲートハードマスク上に第3の絶縁膜を堆積形成し、エッチバックして前記ゲート電極の側壁から上面の一部上に渡って連続的に残存させ、絶縁部材を形成する工程と、前記ゲートハードマスクを除去する工程と、前記ゲート電極と前記絶縁部材をマスクにして前記半導体基板の主表面領域中に不純物を導入し、コンタクトジャンクションを形成する工程と、前記半導体基板上にストッパ膜と層間絶縁膜を順次堆積形成する工程と、前記層間絶縁膜と前記ストッパ膜の前記コンタクトジャンクション上に対応する位置にコンタクトホールを開口する工程と、前記コンタクトホール内に前記コンタクトジャンクションと電気的に接続されたコンタクト配線を埋め込み形成する工程とを具備する。
本発明によれば、ゲート電極とコンタクト配線間のショート不良を抑制できる半導体装置及びその製造方法が得られる。
以下、本発明の実施の形態について図面を参照して説明する。
図7乃至図12はそれぞれ、本発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので、MOSFETの第1乃至第6の製造工程を順次示す断面図である。
まず、図7に示すように、シリコン基板(半導体基板)32の主表面にSTI領域(素子分離領域)31を形成して素子分離を行い、素子分離されたシリコン基板32上にゲート絶縁膜33を介して金属含有層、多結晶シリコン膜及びシリコン窒化膜を順次堆積形成する。続いて、リソグラフィと異方性エッチングによって、上記シリコン窒化膜、上記多結晶シリコン膜、上記金属含有層及び上記ゲート絶縁膜33を順次パターニングする。これによって、上記シリコン窒化膜でゲートハードマスク35を形成し、上記多結晶シリコン膜と上記金属含有層とでゲート電極34を形成する。続いて、燐酸を使用したウェットエッチングによって、上記ゲートハードマスク35の線幅をゲート電極34よりも細くする。
次に、図8に示すように、上記ゲートハードマスク35とゲート電極34をマスクにして、上記Nチャネル型MOSFETの形成領域にはAsイオン、Pチャネル型MOSFETの形成領域にはBF2イオンをシリコン基板32中に注入し、ソース/ドレイン(S/D)エクステンション36を形成する。その後、上記ゲート電極34とゲートハードマスク35上にシリコン酸化膜を堆積形成し、例えばエッチング種にCH3F/O2/Heを使用した異方性エッチングによってエッチバックすることで、ゲート電極34の側壁から上面の一部上に渡って連続的に残存させ、絶縁部材37を形成する。この絶縁部材37の端部がゲート電極34の中央に向かってこのゲート電極34の端部上に乗り上げるように形成された部分(上部)がゲート電極34とコンタクト配線間の絶縁耐圧を確保するために働き、側壁部がコンタクトジャンクションを形成する際のマスクの一部として働く。
次に、図9に示すように、燐酸を使用したウェットエッチングによって、上記ゲートハードマスク35を除去する。続いて、上記ゲート電極34と絶縁部材37をマスクにして、上記Nチャネル型MOSFETの形成領域にはPイオン、Pチャネル型MOSFETの形成領域にはBイオンをシリコン基板32中に注入し、RTP技術でアニーリングすることでコンタクトジャンクション38を形成する。続いて、HF系薬液を使用したウェットエッチングによって、シリコン基板32上のケミカル酸化膜を完全に除去し、スパッタリング技術でニッケル等の金属膜を堆積形成する。その後、RTP技術を使用し、露出している表面部を金属と反応が起こる温度までアニールすることで金属シリサイド膜39を自己整合的に形成する。
その後、図10に示すように、全面にコンタクト加工においてストッパ膜となるシリコン窒化膜40と層間絶縁膜41を順次堆積形成し、CMPによって平坦化する。
次に、図11に示すように、リソグラフィと異方性エッチングによって、層間絶縁膜41にコンタクトホールをパターニングし、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜40を除去することで金属シリサイド膜39を露出させ、コンタクトホール42を開孔する。
引き続き、図12に示すように、スパッタリング法/CVD法/CVD法によってそれぞれTi層/TiN層/W層を堆積形成し、CMPによって平坦化してコンタクト配線43を形成する。
このようにして形成した半導体装置は、ゲート電極34とコンタクト配線43間に絶縁部材37が介在された構成となる。すなわち、シリコン基板32の主表面に形成されたSTI領域31によって素子分離が行われ、このSTI領域31で分離されたシリコン基板32上にゲート絶縁膜33を介してゲート電極34が形成される。このゲート電極34の側壁から上面の一部上に渡って連続的に上記絶縁部材37が形成され、この絶縁部材37の端部がゲート電極34の中央に向かってこのゲート電極34の端部上に乗り上げるように形成された上部が当該ゲート電極34と上記コンタクト配線43間の絶縁耐圧を確保するために働く。また、S/Dエクステンション36は、上記シリコン基板32の主表面領域中に上記ゲート電極34を挟むように形成され、コンタクトエクステンション38は、上記シリコン基板32の主表面領域中に、上記ゲート電極34を挟むように形成される。そして、上記コンタクトエクステンション38上にそれぞれ、層間絶縁膜41に形成されたコンタクトホール42に埋め込み形成されたコンタクト配線が接続されている。
上記のような構成並びに製造方法によれば、絶縁部材37の上部(ゲート電極34の端部上に乗り上げている部分)により、ゲート電極34とコンタクト配線43間の距離をこの絶縁部材37の膜厚分確保することができるので、ゲート電極34とコンタクト配線43間のショート不良を抑制できる。しかも、この絶縁部材37は、シリコン酸化膜であるので、コンタクト加工においてストッパ膜となるシリコン窒化膜40とのエッチング選択比が大きく、コンタクトホール42を開孔する際にエッチングされ難い。従って、プロセスバラツキが増大してもゲート電極34とコンタクト配線43間のショート不良を抑制できる。また、上記絶縁部材37の側壁部は、コンタクトジャンクションを形成する際のマスクの一部として働くので、製造プロセスの複雑化も最小限に抑えることができる。
以上、実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、ゲート電極が多結晶シリコン膜と金属含有層とで形成されたMOSFETを例にとって説明したが、多結晶シリコン膜のみや金属のみで形成されたMOSFETにも適用できる。また、素子分離領域がSTI構造の場合を例にとって説明したが、他の素子分離構造であっても良い。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…STI領域、12…シリコン基板、13…ゲート絶縁膜、14…ゲート電極、15…S/Dエクステンション、16…サイドウォールスペーサ、17…コンタクトジャンクション、18…金属シリサイド膜、19…シリコン窒化膜、20…層間絶縁膜、21…コンタクトホール、22…コンタクト配線、31…STI領域、32…シリコン基板(半導体基板)、33…ゲート絶縁膜(第1の絶縁膜)、34…ゲート電極(導電層)、35…ゲートハードマスク(第2の絶縁膜)、36…S/Dエクステンション、37…絶縁部材、38…コンタクトジャンクション、39…金属シリサイド膜、40…シリコン窒化膜、41…層間絶縁膜、42…コンタクトホール、43…コンタクト配線。
Claims (5)
- 半導体基板の主表面に形成された素子分離領域と、
前記素子分離領域で分離された半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁から上面の一部上に渡って連続的に形成された絶縁部材と、
前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたソース/ドレインエクステンションと、
前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたコンタクトジャンクションと、
前記コンタクトジャンクションに接続されるコンタクト配線と
を具備することを特徴とする半導体装置。 - 前記ゲート電極上に形成された金属シリサイド膜を更に具備することを特徴とする請求項1に記載の半導体装置。
- 半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された半導体基板上に第1の絶縁膜、導電層及び第2の絶縁膜を積層して形成する工程と、
前記第2の絶縁膜、前記導電層及び前記第1の絶縁膜を順次パターニングし、ゲートハードマスク、ゲート電極及びゲート絶縁膜をそれぞれ形成する工程と、
前記ゲートハードマスクの線幅を前記ゲート電極よりも狭くする工程と、
前記ゲートハードマスクと前記ゲート電極をマスクにして前記半導体基板の主表面領域中に不純物を導入し、ソース/ドレインエクステンションを形成する工程と、
前記ゲート電極と前記ゲートハードマスク上に第3の絶縁膜を堆積形成し、エッチバックして前記ゲート電極の側壁から上面の一部上に渡って連続的に残存させ、絶縁部材を形成する工程と、
前記ゲートハードマスクを除去する工程と、
前記ゲート電極と前記絶縁部材をマスクにして前記半導体基板の主表面領域中に不純物を導入し、コンタクトジャンクションを形成する工程と、
前記半導体基板上にストッパ膜と層間絶縁膜を順次堆積形成する工程と、
前記層間絶縁膜と前記ストッパ膜の前記コンタクトジャンクション上に対応する位置にコンタクトホールを開口する工程と、
前記コンタクトホール内に前記コンタクトジャンクションと電気的に接続されたコンタクト配線を埋め込み形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記ゲートハードマスクはシリコン窒化膜であり、前記絶縁部材はシリコン酸化膜であることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記コンタクトジャンクションを形成する工程の後で、且つ前記半導体基板上にストッパ膜と層間絶縁膜を順次堆積形成する工程の前に、前記半導体基板の前記コンタクトジャンクション上及び前記ゲート電極上に金属シリサイド膜を形成する工程を更に具備することを特徴とする請求項3に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009008080A JP2010165942A (ja) | 2009-01-16 | 2009-01-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009008080A JP2010165942A (ja) | 2009-01-16 | 2009-01-16 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010165942A true JP2010165942A (ja) | 2010-07-29 |
Family
ID=42581872
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009008080A Withdrawn JP2010165942A (ja) | 2009-01-16 | 2009-01-16 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010165942A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016154234A (ja) * | 2015-02-20 | 2016-08-25 | 東京エレクトロン株式会社 | サブ10nmパターニングを実現するための材料プロセシング |
-
2009
- 2009-01-16 JP JP2009008080A patent/JP2010165942A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016154234A (ja) * | 2015-02-20 | 2016-08-25 | 東京エレクトロン株式会社 | サブ10nmパターニングを実現するための材料プロセシング |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4767946B2 (ja) | 異なるゲート誘電体を用いたnmos及びpmosトランジスタを具備する相補型金属酸化物半導体集積回路 | |
KR101129919B1 (ko) | 반도체 소자 및 그의 형성 방법 | |
JP2005197753A (ja) | ゲート構造を有する半導体デバイス及びその製造方法 | |
US8927407B2 (en) | Method of forming self-aligned contacts for a semiconductor device | |
CN106356299B (zh) | 具有自我对准间隙壁的半导体结构及其制作方法 | |
JP2007165558A (ja) | 半導体装置およびその製造方法 | |
JP2008270333A (ja) | 半導体装置とその製造方法 | |
US9653600B2 (en) | Semiconductor device and method of fabricating same | |
US20070145491A1 (en) | Semiconductor device and method of manufacture | |
JP2007214436A (ja) | 半導体装置の製造方法および半導体装置 | |
US8242027B2 (en) | Semiconductor device manufacturing method | |
JP2011044625A (ja) | 半導体装置、および半導体装置の製造方法 | |
JP2010165907A (ja) | 半導体装置の製造方法 | |
JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
JP2010165942A (ja) | 半導体装置及びその製造方法 | |
JP2009224648A (ja) | 半導体装置及びその製造方法 | |
JP2007035728A (ja) | 半導体装置及びその製造方法 | |
JP2007067250A (ja) | 半導体装置の製造方法 | |
US7368373B2 (en) | Method for manufacturing semiconductor devices and plug | |
JP2007081347A (ja) | 半導体装置の製造方法 | |
JP2011138885A (ja) | 半導体装置及び半導体装置の製造方法 | |
US11056342B2 (en) | Method for silicidation of semiconductor device, and corresponding semiconductor device | |
JP2009094439A (ja) | 半導体装置と半導体装置の製造方法 | |
JP2006352003A (ja) | 半導体装置およびその製造方法 | |
JP2010034140A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120403 |