JP2011138885A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保する。
【解決手段】被覆絶縁膜１２０は、ゲート電極１４０のチャネル幅方向における少なくとも一部上に形成されている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、ゲート電極１４０上、及び被覆絶縁膜１２０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。シリサイド層１４２は、ゲート電極１４０上に形成されている。サイドウォール１６０は、被覆絶縁膜１２０が形成されている領域においてはゲート電極１４０より高く形成されている。そしてコンタクト２１０は、ゲート電極１４０のうち被覆絶縁膜１２０が形成されている領域に面している。
【選択図】図１

Description

本発明は、電界効果型のトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
近年、半導体装置の微細化が進んでいる。これに伴い、電界効果型のトランジスタの微細化も進んでいる。
また特許文献１には、ＳＯＩ基板にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成した半導体装置において、ゲート電極の表面を酸化膜で被覆することが開示されている。
特開２００３−２５８２５７号公報
トランジスタの微細化が進むと、ソース及びドレインとなる拡散領域に接続するコンタクトと、ゲート電極の間隔が狭くなる。このため、マスクずれや、レイアウト上の必要性によって、コンタクトの一部がサイドウォールに重なるほど近接している場合、コンタクトとゲート電極の間で絶縁破壊が生じやすくなる。一方、ゲート電極の配線抵抗を低くするために、ゲート電極にシリサイドを形成する必要もある。すなわちトランジスタの微細化を進めるためには、ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保する必要がある。
本発明によれば、基板と、
前記基板に形成され、素子形成領域を他の領域から分離している素子分離領域と、
前記素子形成領域に形成されたゲート電極と、
前記ゲート電極の側壁を覆うサイドウォールと、
前記ゲート電極のチャネル幅方向における少なくとも一部上に形成された被覆絶縁膜と、
前記素子形成領域に位置する基板に形成され、ソース及びドレインとなる拡散領域と、
前記素子形成領域上、前記ゲート電極上、及び前記被覆絶縁膜上に形成された絶縁層と、
前記絶縁層に形成され、前記拡散領域に接続するコンタクトと、
前記ゲート電極上に形成されたシリサイド層と、
を備え、
前記サイドウォールは、前記被覆絶縁膜が形成されている領域においては前記ゲート電極より高く形成されており、
前記コンタクトは、前記ゲート電極のうち前記被覆絶縁膜が形成されている領域に面している半導体装置が提供される。
この半導体装置によれば、コンタクトは、ゲート電極のうち被覆絶縁膜が形成されている領域に面している。そして被覆絶縁膜が形成されている領域において、サイドウォールはゲート電極より高く形成されている。このため、マスクずれや、レイアウト上の必要性によって、コンタクトの一部がサイドウォールに重なっている場合においても、コンタクトとゲート電極の間隔は、サイドウォールによって確保される。また被覆絶縁膜はゲート電極の一部にのみ形成されているため、ゲート電極のうち被覆絶縁膜が形成されていない領域にはシリサイド層を形成することができる。従って、ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保することができる。
本発明によれば、基板上に素子分離領域を形成し、トランジスタが形成される素子形成領域を他の領域から分離する工程と、
前記素子形成領域に前記トランジスタのゲート電極を形成する工程と、
前記ゲート電極のうち前記チャネル幅方向における一部に被覆絶縁膜を形成する工程と、
前記基板上、前記素子分離領域上、前記ゲート電極上、及び前記被覆絶縁膜上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォールを形成する工程と、
前記素子形成領域に位置する前記基板に不純物を導入して、前記トランジスタのソース及びドレインとなる拡散領域を形成する工程と、
前記ゲート電極上に金属膜を形成し、前記金属膜及び前記ゲート電極を熱処理することにより、前記ゲート電極上にシリサイド層を形成する工程と、
前記トランジスタ上に絶縁層を形成する工程と、
前記絶縁層に前記拡散領域に接続するコンタクトを形成する工程と、
を備え、
前記コンタクトは、前記ゲート電極のうち前記被覆絶縁膜に覆われている領域に面している半導体装置の製造方法が提供される。
本発明によれば、ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１に示した半導体装置の平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の製造方法を示す平面図である。 図１及び図２に示した半導体装置の作用及び効果を説明するための断面図である。 図１及び図２に示した半導体装置の作用及び効果を説明するための断面図である。 図１及び図２に示した半導体装置の作用及び効果を説明するための断面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図１４に示した半導体装置の製造方法を示す断面図である。 図１４に示した半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図１７に示した半導体装置の平面図である。 図１７に示した半導体装置の製造方法を示す断面図である。 図１７に示した半導体装置の製造方法を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態に係る半導体装置の構成を示す断面図であり、図２は図１に示した半導体装置の平面図である。なお図１（ａ）は図２のＡ−Ａ´断面図であり、図１（ｂ）は図２のＢ−Ｂ´断面図である。この半導体装置は、基板１００、素子分離領域１０２、ゲート電極１４０、サイドウォール１６０、被覆絶縁膜１２０、拡散領域１７０、絶縁層２００、コンタクト２１０、及びシリサイド層１４２を備えている。基板１００は例えばシリコン基板であるが、ＳＯＩ（Silicon On Insulator）基板であってもよい。素子分離領域１０２は、トランジスタ１１０が形成される素子形成領域１０４を他の領域から分離している。ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール１６０は、ゲート電極１４０の側壁を覆っている。被覆絶縁膜１２０は、ゲート電極１４０のチャネル幅方向（すなわち図２の上下方向）における少なくとも一部上に形成されている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、ゲート電極１４０上、及び被覆絶縁膜１２０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。シリサイド層１４２は、ゲート電極１４０上に形成されている。図１（ａ），（ｂ）に示すように、サイドウォール１６０は、被覆絶縁膜１２０が形成されている領域においてはゲート電極１４０より高く形成されている。そしてコンタクト２１０は、ゲート電極１４０のうち被覆絶縁膜１２０が形成されている領域に面している。以下、詳細に説明する。
本実施形態において、被覆絶縁膜１２０は、ゲート電極１４０を形成するときに用いられたハードマスクの一部を残すことにより形成される。そして被覆絶縁膜１２０は、ゲート電極１４０のチャネル長方向（図１及び図２における左右方向）の全面に形成されている。またシリサイド層１４２は、ゲート電極１４０のうち被覆絶縁膜１２０が位置している領域には形成されていない。
また図１に示すように、トランジスタ１１０はゲート絶縁膜１３０及びエクステンション領域１５０を備えている。ゲート絶縁膜１３０は、基板１００のうちチャネル領域となる領域とゲート電極１４０の間に位置している。エクステンション領域１５０は、基板１００のうちサイドウォール１６０の下に位置する領域に形成されている。また拡散領域１７０の上層にはシリサイド層１７２が形成されている。
次に、図３〜図１０を用いて、図１及び図２に示した半導体装置の製造方法を説明する。この半導体装置の製造方法は、以下の工程を有している。まず、基板１００上に素子分離領域１０２を形成し、素子形成領域１０４を他の領域から分離する。次いで、素子形成領域１０４にトランジスタ１１０のゲート電極１４０を形成する。次いで、ゲート電極１４０のうちチャネル幅方向における一部に被覆絶縁膜１２０を形成する。次いで、基板１００上、素子分離領域１０２上、ゲート電極１４０上、及び被覆絶縁膜１２０上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォール１６０を形成する。次いで、素子形成領域１０４に位置する基板１００に不純物を導入して、トランジスタ１１０の拡散領域１７０を形成する。次いで、ゲート電極１４０上に金属膜を形成し、金属膜及びゲート電極１４０を熱処理することにより、ゲート電極上にシリサイド層１４２を形成する。次いで、トランジスタ１１０上に絶縁層２００を形成する。次いで、絶縁層２００にコンタクト２１０を形成する。以下、詳細に説明する。
まず図３（ａ）のＡ−Ａ´断面図、図３（ｂ）のＢ−Ｂ´断面図、及び図４の平面図に示すように、基板１００に溝を形成し、この溝に絶縁膜（例えば酸化シリコン膜）を埋め込む。これにより、素子分離領域１０２が形成され、素子形成領域１０４が他の領域から分離される。次いで素子形成領域１０４に位置する基板１００にゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０は酸化シリコン膜、又は酸化シリコンより誘電率が高い高誘電率膜である。前者の場合、ゲート絶縁膜１３０は例えば熱酸化法により形成され、後者の場合、ゲート絶縁膜１３０は堆積法により形成される。
次いで、ゲート絶縁膜１３０上及び素子分離領域１０２上に導電膜（例えばポリシリコン膜）を堆積法により形成する。次いで、この導電膜上にハードマスクとなる絶縁膜を形成し、この絶縁膜を選択的に除去する。これにより、導電膜上には特定のパターンを有するハードマスク１２２が形成される。次いで、ハードマスク１２２をマスクとして導電膜をエッチングする。これにより導電膜は選択的に除去され、ゲート電極１４０が形成される。
その後、ゲート電極１４０の側壁上にオフセットスペーサー膜１６５を形成する。オフセットスペーサー膜１６５の厚さは、例えば２ｎｍ以上５ｎｍ以下である。このとき、オフセットスペーサー膜１６５は素子分離領域１０２上及び素子形成領域１０４に位置する基板１００上にも形成されるが、これらの領域に形成されたオフセットスペーサー膜１６５は、必要に応じてエッチバックにより除去されてもよい。次いで、素子分離領域１０２、ゲート電極１４０、及びオフセットスペーサー膜１６５をマスクとして基板１００に不純物を導入する。これにより、素子形成領域１０４に位置する基板１００にはエクステンション領域１５０が形成される。
次いで図５（ａ）のＡ−Ａ´断面図、図５（ｂ）のＢ−Ｂ´断面図、及び図６の平面図に示すように、基板１００上にレジストパターン５０を形成する。レジストパターン５０は、ゲート電極１４０上に位置する開口５２を有している。開口５２は、ゲート電極１４０及びその上に位置するハードマスク１２２を、図１及び図２に示したコンタクト２１０に面する領域を除いてレジストパターン５０から露出させる。次いで、レジストパターン５０をマスクとしてエッチングを行い、ハードマスク１２２を除去する。これにより、ハードマスク１２２は、コンタクト２１０に面する領域を除いて除去される。このようにして被覆絶縁膜１２０が形成される。
次いで図７（ａ）のＡ−Ａ´断面図、図７（ｂ）のＢ−Ｂ´断面図、及び図８の平面図に示すように、レジストパターン５０を除去する。次いでゲート電極１４０上、素子分離膜１０２上、素子形成領域１０４に位置する基板１００上、及びオフセットスペーサー膜１６５上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極１４０の側壁にはサイドウォール１６０が形成される。図７（ａ）に示すように、ゲート電極１４０のうちコンタクト２１０に面する領域には被覆絶縁膜１２０が形成されているため、サイドウォール１６０の上端はゲート電極１４０の上面より高く、被覆絶縁膜１２０の上面と下面の間に位置している。また図７（ｂ）に示すように、ゲート電極１４０のうちコンタクト２１０に面しない領域において、サイドウォール１６０の上端はゲート電極１４０の上面より低くなっている。
次いで図９（ａ）のＡ−Ａ´断面図、図９（ｂ）のＢ−Ｂ´断面図、及び図１０の平面図に示すように、ゲート電極１４０、サイドウォール１６０、及び素子分離領域１０２をマスクとして基板１００に不純物を導入する。これにより、素子形成領域１０４に位置する基板１００には拡散領域１７０が形成される。
その後、ゲート電極１４０上及び素子形成領域１０４に位置する基板１００上に金属膜（例えばＮｉ）をスパッタリング法により形成し、この金属膜、基板１００、及びゲート電極１４０を熱処理する。これによりシリサイド層１４２，１７２が形成される。その後、シリサイド化していない金属膜を除去する。
その後、図１（ａ）のＡ−Ａ´断面図、図１（ｂ）のＢ−Ｂ´断面図、及び図２の平面図に示すように、絶縁層２００をＣＶＤ法により形成する。次いで絶縁層２００に接続孔を形成し、この接続孔に導電体（例えばＣｕ）を埋め込む。これにより、絶縁層２００にコンタクト２１０が形成される。
図１１、図１２、及び図１３の各図は、図１及び図２に示した半導体装置の作用及び効果を説明するための断面図である。図１１に示すように、絶縁層２００に接続孔を形成するときにマスクずれが生じ、コンタクト２１０がサイドウォール１６０に重なる場合がある。また図１２に示すように、半導体装置の微細化が進み、コンタクト２１０の一部をサイドウォール１６０に重ねなければならない場合がある。これらの場合、図１３に示すように被覆絶縁膜１２０を形成していない場合、ゲート電極１４０の側面の上端はサイドウォール１６０によって覆われていないため、コンタクト２１０とゲート電極１４０の最短距離は、ゲート電極１４０の側面の上端と、コンタクト２１０の側面のうちゲート電極１４０の上端と同じ高さの部分の間隔ｗ２になる。これに対して図１１及び図１２に示すように被覆絶縁膜１２０を形成すると、ゲート電極１４０の側面の上端はサイドウォール１６０によって被覆されている。このため、ゲート電極１４０の側面の上端と、コンタクト２１０の側面のうちゲート電極１４０の上端と同じ高さの部分の間隔は、図１３に示した例と比較して広くなる。従って、コンタクト２１０とゲート電極１４０の最短距離ｗ１は、図１３の場合におけるｗ２より広くなる。このため、拡散領域に接続するコンタクトとゲート電極の間隔を確保することができる。
また、被覆絶縁膜１２０は、ゲート電極１４０のうちコンタクト２１０に面する領域にのみ形成されている。従って、ゲート電極１４０のうちコンタクト２１０に面しない領域には、シリサイド層１４２が形成される。従って、ゲート電極１４０の配線抵抗を低くすることができる。
図１４の各図は、第２の実施形態に係る半導体装置の構成を示す断面図である。図１４（ａ）は図２のＡ−Ａ´断面図に相当しており、図１４（ｂ）は図２のＢ−Ｂ´断面図に相当している。この半導体装置は、ゲート電極１４０のうち被覆絶縁膜１２０に被覆されている領域にもシリサイド層１４２が形成されている点を除いて、第１の実施形態と同様の構成である。すなわち本実施形態では、ゲート電極１４０のほぼ全面にシリサイド層１４２が形成されている。ただし被覆絶縁膜１２０の下に位置しているシリサイド層１４２は、他の領域に位置するシリサイド層１４２より薄い。
図１５及び図１６は、図１４に示した半導体装置の製造方法を示す断面図である。まず図１５（ａ）のＡ−Ａ´断面図及び図１５（ｂ）のＢ−Ｂ´断面図に示すように、基板１００に素子分離領域１０２及びゲート絶縁膜１３０を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで、素子分離領域１０２上及び基板１００上に、ポリシリコン層及びシリコン含有膜をこの順に形成する。シリコン含有膜は、ポリシリコン層よりシリサイド反応種が熱拡散しやすくシリサイド化しやすい膜、例えばポーラスシリコン膜、ＳｉＣ膜、又は上記したポリシリコン層より低温で成膜された第２ポリシリコン層である。次いで、シリコン含有膜上にハードマスク１２２を形成し、ハードマスク１２２をマスクとしてシリコン含有膜及びポリシリコン層をエッチングする。これによりゲート電極１４０が形成される。ゲート電極１４０は、ポリシリコン層１４３とシリコン含有膜１４１とをこの順に積層した積層構造を有している。
次いで、オフセットスペーサー膜１６５及びエクステンション領域１５０を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで図１６（ａ）のＡ−Ａ´断面図及び図１６（ｂ）のＢ−Ｂ´断面図に示すように、サイドウォール１６０、拡散領域１７０、及びシリサイド層１４２，１７２を形成する。サイドウォール１６０、拡散領域１７０、及びシリサイド層１４２，１７２の形成方法は第１の実施形態と同様である。ただし、上記したようにゲート電極１４０の上層はシリコン含有膜１４１により形成されている。シリコン含有膜１４１は、ポリシリコン層１４３よりシリサイド化しやすい。このため、被覆絶縁膜１２０の下に位置するシリコン含有膜１４１もシリサイド化され、この結果、被覆絶縁膜１２０の下にもシリサイド層１４２が形成される。
その後、図１４（ａ）のＡ−Ａ´断面図及び図１４（ｂ）のＢ−Ｂ´断面図に示すように、絶縁層２００及びコンタクト２１０を形成する。これらの形成方法は第１の実施形態と同様である。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、ゲート電極１４０のほぼ全面にシリサイド層１４２が形成されるため、ゲート電極１４０の抵抗をさらに低くすることができる。
図１７の各図は、第３の実施形態に係る半導体装置の構成を示す断面図であり、図１８は図１７に示した半導体装置の平面図である。図１７（ａ）は図１８のＡ−Ａ´断面図に相当しており、図１７（ｂ）は図１８のＢ−Ｂ´断面図に相当している。この半導体装置は、被覆絶縁膜１２０がチャネル長方向の中央部分には形成されていない点、及びこの中央部分にもシリサイド層１４２が形成されている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。すなわち本実施形態において被覆絶縁膜１２０はサイドウォール形状を有している。
図１９及び図２０の各図は、本実施形態に係る半導体装置の製造方法を示す断面図である。まず図１９（ａ）のＡ−Ａ´断面図及び図１９（ｂ）のＢ−Ｂ´断面図に示すように、基板１００に素子分離領域１０２、ゲート絶縁膜１３０、ゲート電極１４０、オフセットスペーサー膜１６５、エクステンション領域１５０、被覆絶縁膜１２０、サイドウォール１６０、及び拡散領域１７０を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで図２０（ａ）のＡ−Ａ´断面図及び図２０（ｂ）のＢ−Ｂ´断面図に示すように、被覆絶縁膜１２０をエッチバックする。これにより、被覆絶縁膜１２０は、チャネル長方向の中央部分から除去される。
その後、ゲート電極１４０上及び素子形成領域１０４に位置する基板１００上に金属膜をスパッタリング法により形成し、この金属膜、基板１００、及びゲート電極１４０を熱処理する。これによりシリサイド層１４２，１７２が形成される。ゲート電極１４０のうちコンタクト２１０に面する領域において、被覆絶縁膜１２０は、チャネル長方向の中央部分から除去されている。このため、チャネル幅方向で見た場合、シリサイド層１４２は、ゲート電極１４０の上を途切れずに連続的に形成される。その後、シリサイド化していない金属膜を除去する。
その後、図１７（ａ）のＡ−Ａ´断面図及び図１７（ｂ）のＢ−Ｂ´断面図に示すように、絶縁層２００及びコンタクト２１０を形成する。これらの形成方法は第１の実施形態と同様である。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、チャネル幅方向で見た場合、シリサイド層１４２は、ゲート電極１４０の上を途切れずに連続的に形成される。このため、ゲート電極１４０の抵抗をさらに低くすることができる。
図２１は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第１〜第３の実施形態に係る半導体装置と同様の構成である。
まず、ゲート絶縁膜１３０が高誘電率膜で形成されている。またゲート電極１４０は、金属層１４４とポリシリコン層１４３をこの順に積層した構成である。
この半導体装置の製造方法は、ゲート電極１４０となる導電層を、金属層とポリシリコン層の積層構造で形成する点を除いて、第１〜第３の実施形態に示した半導体装置の製造方法と同様である。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
５０ レジストパターン
５２ 開口
１００ 基板
１０２ 素子分離領域
１０４ 素子形成領域
１１０ トランジスタ
１２０ 被覆絶縁膜
１２２ ハードマスク
１３０ ゲート絶縁膜
１４０ ゲート電極
１４１ シリコン含有膜
１４２ シリサイド層
１４３ ポリシリコン層
１４４ 金属層
１５０ エクステンション領域
１６０ サイドウォール
１６５ オフセットスペーサー膜
１７０ 拡散領域
１７２ シリサイド層
２００ 絶縁層
２１０ コンタクト

Claims (11)

  1. 基板と、
    前記基板に形成され、素子形成領域を他の領域から分離している素子分離領域と、
    前記素子形成領域に形成されたゲート電極と、
    前記ゲート電極の側壁を覆うサイドウォールと、
    前記ゲート電極のチャネル幅方向における少なくとも一部上に形成された被覆絶縁膜と、
    前記素子形成領域に位置する基板に形成され、ソース及びドレインとなる拡散領域と、
    前記素子形成領域上、前記ゲート電極上、及び前記被覆絶縁膜上に形成された絶縁層と、
    前記絶縁層に形成され、前記拡散領域に接続するコンタクトと、
    前記ゲート電極上に形成されたシリサイド層と、
    を備え、
    前記サイドウォールは、前記被覆絶縁膜が形成されている領域においては前記ゲート電極より高く形成されており、
    前記コンタクトは、前記ゲート電極のうち前記被覆絶縁膜が形成されている領域に面している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記コンタクトは平面視において一部が前記サイドウォールに重なっている半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記被覆絶縁膜は、前記ゲート電極のチャネル長方向の全面に形成されている半導体装置。
  4. 請求項１又は２に記載の半導体装置において、
    前記シリサイド層は、前記ゲート電極のうち前記被覆絶縁膜が位置している領域を除いて形成されている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記被覆絶縁膜は、チャネル長方向における中央部分には形成されていない半導体装置。
  6. 請求項１〜４のいずれか一つに記載の半導体装置において、
    前記シリサイド層は、前記ゲート電極のほぼ全面に形成されている半導体装置。
  7. 基板上に素子分離領域を形成し、トランジスタが形成される素子形成領域を他の領域から分離する工程と、
    前記素子形成領域に前記トランジスタのゲート電極を形成する工程と、
    前記ゲート電極のうちチャネル幅方向における少なくとも一部の上に被覆絶縁膜を形成する工程と、
    前記基板上、前記素子分離領域上、前記ゲート電極上、及び前記被覆絶縁膜上に絶縁膜を形成し、この絶縁膜をエッチバックすることによりサイドウォールを形成する工程と、
    前記素子形成領域に位置する前記基板に不純物を導入して、前記トランジスタのソース及びドレインとなる拡散領域を形成する工程と、
    前記ゲート電極上に金属膜を形成し、前記金属膜及び前記ゲート電極を熱処理することにより、前記ゲート電極上にシリサイド層を形成する工程と、
    前記トランジスタ上に絶縁層を形成する工程と、
    前記絶縁層に前記拡散領域に接続するコンタクトを形成する工程と、
    を備え、
    前記コンタクトは、前記ゲート電極のうち前記被覆絶縁膜に覆われている領域に面している半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記ゲート電極を形成する工程は、
    前記素子分離領域上及び前記基板上に、前記トランジスタのゲート電極となる導電膜を形成する工程と、
    前記導電膜上にハードマスクを形成する工程と、
    前記ハードマスクをマスクとして前記導電膜をエッチングすることにより、前記ゲート電極を形成する工程と、
    を備え、
    前記被覆絶縁膜を形成する工程は、前記ハードマスクの一部を除去することにより、前記ハードマスクを用いて前記被覆絶縁膜を形成する工程である半導体装置の製造方法。
  9. 請求項７又は８に記載の半導体装置の製造方法において、
    前記ゲート電極を形成する工程は、
    シリコン層を形成する工程と、
    前記シリコン層上に、前記シリコン層よりシリサイド化しやすいシリコン含有膜を形成する工程と、
    前記シリコン層及び前記シリコン含有膜を選択的に除去することにより前記ゲート電極を形成する工程と、
    を備える半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記シリコン含有膜は、ポーラスシリコン膜、ＳｉＣ膜、または前記シリコン層より低温で成膜された第２シリコン層である半導体装置の製造方法。
  11. 請求項７又は８に記載の半導体装置の製造方法において、
    前記サイドウォールを形成する工程の後、前記シリサイド層を形成する工程の前に、前記被覆絶縁膜をエッチバックすることにより、前記被覆絶縁膜を、チャネル長方向の中央部分から除去する工程を備える半導体装置の製造方法。
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