JP2008103504A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】ＭＯＳトランジスタを備える半導体装置において、チャネル領域に応力を印加する厚いライナー膜を設けると共に、ソース領域・ドレイン領域に対するコンタクトを確実に形成する。
【解決手段】半導体装置は、基板１００に形成され、チャネル領域、ゲート絶縁膜１０２、ゲート電極１０３、ソース領域及びドレイン領域１０５を有するＭＯＳトランジスタを備える。更に、ゲート電極１０３、ソース領域及びドレイン領域１０５を覆い、チャネル領域に応力を印加するライナー膜１２２と、ゲート電極１０３、ソース領域又はドレイン領域１０５に接続されるコンタクトプラグ１１１とを備える。コンタクトプラグ１１１のライナー膜１２２上面より上の部分における断面積は、コンタクトプラグ１１１の前記ライナー膜１２２上面より下の部分における断面積に比べて大きい。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特にライナー膜を有する半導体装置及びその製造方法に関する。

近年の半導体装置における大容量化は著しく、また、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタの微細化の進展によりゲート電極の幅は４０ｎｍ前後にもなろうとしている。更に、高速化に対応して、ゲート電極と共に、ソース領域及びドレイン領域（以下、ソース／ドレイン領域と略して記載する場合がある）表面をシリサイド化して低抵抗化するサリサイド技術も既に実用化されている。

また、トランジスタの更なる性能向上を目的として、トランジスタのチャネル部におけるキャリア移動度を上げる技術が検討され、導入も始まっている。その一例として、トランジスタのチャネル部に歪を導入する技術がある。歪みの導入によりチャネル部におけるバンド構造が変化するため、チャネル部キャリアの有効質量が変化し、更にはバンド占有率の変化等が起こり、結果としてチャネル部移動度が変化する。

チャネル部に歪みを導入するためには、チャネル部にストレスを印加することが必要である。ここで、印加するべきストレスはＭＯＳの導電型により異なる。具体的には、ＮＭＯＳの場合には引張り応力、ＰＭＯＳの場合には圧縮応力を印加することが必要であると知られている。

このようにトランジスタのチャネル部移動度を上げる目的でチャネル部に応力を印加する簡易な方法の１つは、膜応力を持つＳｉＮ膜をコンタクトライナー膜として形成することである（例えば、特開２００３−０６００７６号公報を参照）。つまり、層間絶縁膜にコンタクトホールを形成するためにエッチングを行なう際にエッチストップ膜として形成されていたライナー膜を利用して、チャネル領域に応力を印加する。より具体的には、膜応力を持つＳｉＮ膜をライナー膜として使用する場合、ＮＭＯＳに対しては引張り応力を持つＳｉＮ膜、ＰＭＯＳに対しては圧縮応力を持つＳｉＮ膜を形成する。

この方法を用いてキャリア移動度の向上を大きくするためには、１つには、ライナー膜の膜厚を大きくすることにより、チャネル部に印加されるストレスを大きくすればよい。また、ＮＭＯＳにおいて使用するＳｉＮ膜については、多くの場合、成膜後の処理により膜収縮を生じさせて引張り応力を発生させる方法が取られる。

尚、ライナー膜の膜厚を大きくする場合、ライナー膜を多層構造にすることも知られている。この場合、一層毎に膜収縮を行なっても良い。ライナー膜を多層化する構造については、例えば、特許第３０５０１９３号公報が挙げられる。
特開２００３−０６００７６号公報 特許第３０５０１９３号公報

しかしながら、導体装置の大容量化のための微細化が進むにつれ、各素子同士の間隔が小さくなり、ＭＯＳトランジスタ間の距離も狭くなってきている。このため、ライナー膜の膜厚を大きくすると、トランジスタのソース領域及びドレイン領域上にもライナー膜が厚く形成され、隣り合うＭＯＳトランジスタのゲート電極同士の間の部分もライナー膜によって埋まることになる。このことは、ソース／ドレイン領域に対するコンタクトホールを形成する際に障害となる。

更に、半導体装置の微細化に応じてコンタクトホールについても微細化し、マスクの位置合わせ精度及びアスペクト比の高い加工を行なうための精度等からも、コンタクトホールの形成が難しくなっている。このことは、半導体装置の量産化に関して大きな障害となっており、解決すべき課題である。

以上の課題に鑑みて、本発明の目的は、ライナー膜を備えるＭＯＳトランジスタと含む半導体装置について、確実にコンタクトの形成を可能とする半導体装置及びその製造方法を提供することである。

前記の目的を達成するため、本発明の半導体装置は、基板のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、基板におけるチャネル領域の両側に形成されたソース領域及びドレイン領域とを有するＭＯＳトランジスタを備える半導体装置において、ゲート電極、ソース領域及びドレイン領域を覆い、チャネル領域に応力を印加するライナー膜と、ゲート電極、ソース領域又はドレイン領域に接続されるコンタクトプラグとを備え、コンタクトプラグのライナー膜上面より上の部分における断面積は、コンタクトプラグのライナー膜上面より下の部分における断面積に比べて大きい。

本発明の半導体装置は、ライナー膜に形成される下部コンタクトホールと、ライナー膜を覆う層間絶縁膜に対して下部コンタクトホールに接続して形成される上部コンタクトホールとを充填して形成されるコンタクトプラグを有する。ここで、上部コンタクトホールの断面積が下部コンタクトホールの断面積よりも大きいことから、コンタクトプラグについて、ライナー膜上面よりも上の部分の断面積が、ライナー膜上面よりも下の部分に比べて大きくなっている。

このような構造であることから、断面積の小さいライナー膜上面よりも下の部分によりソース領域、ドレイン領域又はゲート電極に対して正確且つ確実にコンタクトプラグが形成され、半導体装置の信頼性が向上している。

ここで、コンタクトプラグ、下部コンタクトホール及び上部コンタクトホール等の断面積とは、それぞれ、基板の主面に平行な面における断面積を意味している。

尚、ライナー膜は、第１のライナーＳｉＮ膜と、第１のライナーＳｉＮ膜上に形成され且つ第１のライナーＳｉＮ膜以上の膜厚を有する第２のライナーＳｉＮ膜とを含むことが好ましい。

このようにすることによっても、チャネル領域に対する応力の印加と、それによる歪みの導入とを確実に行なうことができる。

尚、第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であることが好ましい。このようにすると、チャネル部に十分な応力を印加することができる。

また、ライナー膜は、第１のライナーＳｉＮ膜と、第１のライナーＳｉＮ膜上に形成されるライナーＳｉＯ膜と、ライナーＳｉＯ膜上に形成され且つ第１のライナー膜以上の膜厚を有する第２のライナーＳｉＮ膜とを含むことが好ましい。

このように三層以上の積層構造を有するライナー膜を設けることにより、割れを抑制しながらライナー膜の厚膜化を実現している。この結果、チャネル領域に対する応力の印加を確実に行なうことができる。

また、第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であり、ライナーＳｉＯ膜の膜厚は、２ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。

このようにすることによっても、チャネル部に応力を印加し且つ確実にコンタクトが形成された半導体装置となる。

また、ＭＯＳトランジスタは、ＮＭＯＳトランジスタを含み、ＮＭＯＳトランジスタにおけるライナー膜は、引張り応力を有することが好ましい。

ＮＭＯＳトランジスタの場合、チャネル部に引張り応力を印加することによりトランジスタとしての性能が向上する。このためには、ライナー膜が引張り応力を有するようにすればよい。

また、ＭＯＳトランジスタは、ＰＭＯＳトランジスタを含み、ＰＭＯＳトランジスタにおけるライナー膜は、圧縮応力を有することが好ましい。

ＰＭＯＳトランジスタの場合、チャネル部には圧縮応力を印加することによりトランジスタとしての性能が向上する。このためには、ライナー膜が圧縮応力を有するようにすればよい。

また、ＭＯＳトランジスタとして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを共に備え、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれか一方においては、ライナー膜に代えて、ライナー膜よりも膜厚の小さい他のライナー膜が備えられることが好ましい。

ＣＭＯＳトランジスタを含む半導体装置、つまり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを共に含む半導体装置の場合、同じ引張り応力又は圧縮応力を有するライナー膜が形成されていると、いずれかの一方のＭＯＳトランジスタについては性能が向上するが、他方については性能が低下することになる。そこで、他方のトランジスタについては、ライナー膜の膜厚を小さくすることにより、性能の低下を軽減する。

つまり、引張り応力を有するライナー膜を形成した場合、ＮＭＯＳトランジスタの性能は向上するが、ＰＭＯＳトランジスタの性能は低下する。よって、ＰＭＯＳトランジスタにおいて形成されるライナー膜の膜厚を小さくすることにより、ＰＭＯＳトランジスタの性能低下を低減することができる。圧縮応力を有するライナー膜を形成場合はこの逆である。このようにして、ＣＭＯＳトランジスタにおいて、一方のトランジスタの性能を向上すると共に他方のトランジスタの性能低下を軽減することができる。

前記の目的を達成するため、本発明の半導体装置の製造方法は、基板のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、基板におけるチャネル領域の両側に形成されたソース領域及びドレイン領域とを有するＭＯＳトランジスタを形成する工程（ａ）と、ゲート電極、ソース領域及びドレイン領域を覆うように、ライナー膜を形成する工程（ｂ）と、ゲート電極、ソース領域又はドレイン領域上において、ライナー膜に下部コンタクトホールを形成する工程（ｃ）と、工程（ｃ）の後に、ライナー膜を覆う層間絶縁膜を形成する工程（ｄ）と、層間絶縁膜に対し、下部コンタクトホールと接続し且つ下部コンタクトホールよりも断面積の大きい上部コンタクトホールを形成する工程（ｅ）と、下部コンタクトホール及び上部コンタクトホールを充填するコンタクトプラグを形成する工程（ｆ）とを備える。

本発明の半導体装置の製造方法によると、ライナー膜に対して下部コンタクトホールを形成した後、層間絶縁膜を形成し且つ該層間絶縁膜に対し下部コンタクトホールと接続する上部コンタクトホールを形成する。

このため、下部コンタクトホール及び上部コンタクトホールは、いずれも、ライナー膜及び層間絶縁膜を形成した後にソース／ドレイン領域又はゲート電極に達するコンタクトホールを開口する場合に比べて短くなり、比較的容易に精度良く形成することができる。

まず、下部コンタクトホールはソース／ドレイン領域及びゲート電極の寸法にあわせてを形成する必要がある。しかし、ライナー膜に対して形成すればよいのであるから、層間絶縁膜を形成した後に形成するコンタクトホールの場合に比べて位置合わせ及び加工が容易である。

更に、上部コンタクトホールは、ゲート電極及びその両側に形成されるサイドウォール等を削るおそれなく下部コンタクトホールよりも断面積を大きくすることができる。この結果として、下部コンタクトホールに対する位置合わせのマージンが大きくなり、位置合わせが容易になる。また、アスペクト比が小さくなるため、加工も容易になる。

以上のように、微細化した半導体装置において、チャネル部に応力を印加して歪みを導入するために厚膜のライナー膜を形成する場合に、ソース／ドレイン領域又はゲート電極に対するコンタクトホールを確実に形成することができる。

尚、工程（ｂ）において、ライナー膜として、少なくとも、第１のライナーＳｉＮ膜と、第１のライナーＳｉＮ膜上に形成され且つ第１のライナー膜以上の膜厚を有する第２のライナーＳｉＮ膜とを形成することが好ましい。

このように、積層構造を有するライナー膜を形成するようにすると、膜収縮を行なう際に懸念される割れの発生を抑制しながらライナー膜を厚膜化することができる。チャネル部に応力を印加するためにライナー膜は比較的厚膜であることが求められ、また、第１のライナーＳｉＮ膜はエッチストップ膜として使用するため機能を果たす範囲で薄い方が良い。そこで、第２のライナーＳｉＮ膜は、第１のライナーＳｉＮ膜以上の膜厚を有するようにしている。

また、工程（ｃ）において、前記下部コンタクトホールは、前記第２のライナーＳｉＮ膜に対して形成し、工程（ｅ）の後で且つ工程（ｆ）の前に、下部コンタクトホール内の部分の第１のライナーＳｉＮ膜を除去し、ゲート電極、ソース領域又はドレイン領域の上面を露出させる工程を更に備えることが好ましい。

このようにすると、下部コンタクトホール内に充填されている層間絶縁膜を除去する場合に、第１のライナーＳｉＮ膜をエッチストップ膜として利用することができる。 また、第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であることが好ましい。このような寸法とすると、本発明の効果を確実に得ることができる。

また、ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、工程（ｂ）において、第２のライナーＳｉＮ膜を形成する前に、紫外線の照射により第１のライナーＳｉＮ膜の引張り応力を大きくする工程を更に備え、工程（ｃ）において、第１のライナーＳｉＮ膜をエッチストップ膜として用いるエッチングにより、第２のライナーＳｉＮ膜に対して下部コンタクトホールを形成し、工程（ｃ）の後で且つ工程（ｄ）の前に、紫外線の照射により第２のライナーＳｉＮ膜の引張り応力を大きくする工程を更に備えることが好ましい。

ＮＭＯＳトランジスタの場合、チャネル部に引張り応力を印加することにより性能が向上する。このためには、ライナー膜が引張り応力を有するようにすればよい。

そのため、第１のライナーＳｉＮ膜及び第２のライナーＳｉＮ膜について、それぞれ、紫外線を照射することにより引張り応力を強くする。

また、紫外線照射によりＳｉＮ膜の性質が変化するため、工程（ｃ）において、紫外線照射後の第１のライナーＳｉＮ膜をエッチストップ膜として、紫外線照射前の第２のライナーＳｉＮ膜をエッチングすることが確実にできる。この結果、第１のライナーＳｉＮ膜を残して第２のライナーＳｉＮ膜をエッチングし、下部コンタクトホールを形成することができる。

また、本発明の半導体装置の製造方法において、工程（ｂ）において、ライナー膜として、少なくとも、第１のライナーＳｉＮ膜と、第１のライナーＳｉＮ膜上に形成されるライナーＳｉＯ膜と、ライナーＳｉＯ膜上に形成され且つ第１のライナー膜以上の膜厚を有する第２のライナーＳｉＮ膜とを形成することが好ましい。

このように、積層構造を有するライナー膜を形成するようにすると、割れが生じるのを抑制しながらライナー膜を厚膜化することができる。チャネル部に応力を印加するためにライナー膜は比較的厚膜であることが求められ、また、第１のライナーＳｉＮ膜はエッチストップ膜として使用するため機能を果たす範囲で薄い方が良い。そこで、第２のライナーＳｉＮ膜は、第１のライナーＳｉＮ膜以上の膜厚を有するようにしている。

また、工程（ｃ）において、ライナーＳｉＯ膜をエッチストップ膜として用いるエッチングにより、第２のライナーＳｉＮ膜に対して下部コンタクトホールを形成し、工程（ｃ）の後で且つ工程（ｆ）の前に、下部コンタクトホール内の部分のライナーＳｉＯ膜を除去する工程と、工程（ｅ）の後で且つ工程（ｆ）の前に、下部コンタクトホール内の部分の第１のライナーＳｉＮ膜を除去し、ゲート電極、ソース領域又はドレイン領域の上面を露出させる工程とを更に備えることが好ましい。

このようにすると、ライナーＳｉＯ膜をエッチストップ膜として第２のライナーＳｉＮ膜をエッチングすることにより、第１のライナーＳｉＮ膜及びライナーＳｉＯ膜を残して下部コンタクトホールを形成することができる。下部コンタクトホール内の部分の第１のライナーＳｉＮ膜及びライナーＳｉＯ膜は、工程（ｆ）までに除去すればよい。

また、第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であり、ライナーＳｉＯ膜の膜厚は、２ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。このような寸法とすると、本発明の効果を確実に得ることができる。

また、ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、工程（ｂ）においてライナーＳｉＯ膜を形成する前に、紫外線の照射により第１のライナーＳｉＮ膜の引張り応力を大きくする工程と、工程（ｂ）の後で且つ工程（ｄ）の前に、紫外線の照射により第２のライナーＳｉＮ膜の引張り応力を大きくする工程とを更に備えることが好ましい。

ＮＭＯＳトランジスタの場合、チャネル部に引張り応力を印加することにより性能が向上する。このためには、ライナー膜の引張り応力を大きくする。

尚、紫外線照射を行なう場合、第１のライナーＳｉＮ膜及び第２のライナーＳｉＮ膜の引張り応力を、いずれも、紫外線の照射により１．７ＧＰａ以上とすることが好ましい。

１．７ＧＰａ以上の引張り応力を有する第１のライナーＳｉＮ膜及び第２のライナーＳｉＮ膜を設けることにより、ＮＭＯＳトランジスタの性能向上に必要な応力をチャネル部に印加することができる。

また、紫外線の照射に代えて、イオン照射、熱処理、プラズマ照射又はレーザ照射を行なうことが好ましい。

紫外線照射の他に、このような処理によっても第１のライナーＳｉＮ膜及び第２のライナーＳｉＮ膜の引張り応力を大きくすることができる。

また、ＭＯＳトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを共に含み、ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのいずれか一方には、他方に比べて膜厚の小さい前記ライナー膜が形成されることが好ましい。

ＮＭＯＳトランジスタの場合には引張り応力、ＰＭＯＳトランジスタの場合には圧縮応力を印加することがトランジスタの性能向上のために必要である。このため、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが共に形成されている場合、同種のライナー膜が形成されていたとすると、一方のＭＯＳトランジスタにおいては性能が低下するおそれがある。そこで、該一方のＭＯＳトランジスタにおいてはライナー膜の膜厚を小さくすることにより、性能低下を軽減することができる。

尚、工程（ｃ）において、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタ上の部分の第２のライナーＳｉＮ膜を除去することが好ましい。

このようにすると、第２のライナーＳｉＮ膜が除去されたＭＯＳトランジスタ上には、他方のＭＯＳトランジスタよりも膜厚の小さいライナー膜が形成されることになる。

本発明によると、ライナー膜に対して下部コンタクトホールを形成した後に層間絶縁膜を形成し、該層間絶縁膜に対して下部コンタクトホールと接続する上部コンタクトホールを形成する。これにより、チャネル部に応力を印加するための厚膜のライナー膜を備える半導体装置において、ソース／ドレイン領域又はゲート電極に対するコンタクトを確実に形成することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１（ａ）〜（ｅ）及び図２（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を説明する模式的な断面図である。

まず、図１（ａ）には、公知の技術を用いてＭＯＳトランジスタが形成された状態を示している。ここまでの工程としては、例えばシリコン基板である基板１００上にシャロートレンチ１０１を形成して区画を行なった後、ゲート絶縁膜１０２及びポリシリコンからなるゲート電極１０３を形成する。また、シャロートレンチ１０１上には、配線１２１を形成する。続いて、ゲート電極１０３の両側に、シリコン窒化膜等からなるサイドウォール１０４を形成する。この後、不純物の導入により、ソース領域及びドレイン領域（以下、あわせてソース／ドレイン領域１０５と記載する）を形成し、更に、ソース／ドレイン領域１０５及びゲート電極１０３について、シリサイド化を行なう。

尚、基板１００におけるゲート電極１０３の下方の部分がチャネル領域となり、ソース／ドレイン領域１０５はその両側に形成されている。

次に、図１（ｂ）に示す通り、ゲート電極１０３、サイドウォール１０４及びソース／ドレイン領域１０５を覆うように、第１のライナーＳｉＮ膜１０６を形成する。これは、例えば１０〜２０ｎｍの膜厚に形成する。これには、例えばＣＶＤ、ＡＬＤ（atomic layer deposition）等の方法を用いることができる。

続いて、図１（ｃ）に示す通り、第１のライナーＳｉＮ膜を覆うように、ライナーＳｉＯ膜１０７を形成する。これは、例えば２〜１０ｎｍの膜厚に形成する。例えば、プラズマＣＶＤ法を用いればよい。

続いて、図１（ｄ）に示す通り、ライナーＳｉＯ膜を覆うように、第２のライナーＳｉＮ膜１０８を形成する。やはり、プラズマＣＶＤ法等を用いることができる。これは、１０〜８０ｎｍの膜厚に形成すればよい。これまでの工程により、第１のライナーＳｉＮ膜１０６、ライナーＳｉＯ膜１０７及び第２のライナーＳｉＮ膜１０８が下からこの順に積層された構造を有するライナー膜１２２が形成される。

ライナー膜１２２は、本実施形態では２２〜１１０ｎｍ程度の膜厚を有することになる。このような膜厚のライナー膜１２２により、チャネル領域に対して応力を印加して歪みを導入することができ、ＭＯＳトランジスタの性能向上を実現することができる。

続いて、図１（ｅ）に示す通り、第２のライナーＳｉＮ膜１０８に対し、リソグラフィ工程を経て下部コンタクトホール１１０ａを形成する。これには、ライナーＳｉＯ膜１０７をエッチストップ膜として利用し、エッチングガスとして例えばＡｒ／ＣＨＦ₃ を用いるエッチングにより行なう。

尚、下部コンタクトホール１１０ａを形成する位置は、ソース／ドレイン領域１０５上又はゲート電極１０３上である。更に、ソース／ドレイン領域１０５（より正確には、ソース領域又はドレイン領域のいずれか一方）と、ゲート電極１０３とに跨って形成し、シェアードコンタクトとしても良い。

この後、更に、下部コンタクトホール１１０ａ内の部分のライナーＳｉＯ膜１０７を除去する。これには、第２のライナーＳｉＮ膜１０８をマスクとすると共に第１のライナーＳｉＮ膜１０６をエッチストップ膜として、エッチングを行なえばよい。これは、下部コンタクトホール１１０ａの形成後に同じエッチング装置において条件を変更することにより行なうこともできる。

続いて、層間絶縁膜１０９をＣＶＤ法等により形成する。これは、図２（ａ）に示す通り、ライナーＳｉＯ膜１０７が除去されて第１のライナーＳｉＮ膜１０６が露出した下部コンタクトホール１１０ａを充填すると共に、第２のライナーＳｉＮ膜１０８を覆うように形成する。層間絶縁膜１０９の材料としては、シリコン酸化膜を用いることができる。

尚、図２（ａ）は、層間絶縁膜１０９の形成後に、その表面をＣＭＰ（chemical mechanical polishing）法により平坦化した状態を示している。

続いて、図２（ｂ）に示す通り、層間絶縁膜１０９に対してコンタクトマスク１３１を用いたエッチングを行ない、コンタクトホール１１０を形成する。

一般に、コンタクトホールを形成する際、位置合わせ又は加工のズレによってサイドウォールが削られてしまうとトランジスタの性能に悪影響が及ぶため、これを避けなければならない。しかし、このことは半導体装置の微細化に伴って困難になってきている。

これに対し、本実施形態の場合、コンタクトホール１１０は、図１（ｅ）の工程において形成した下部コンタクトホール１１０ａ上に上部コンタクトホール１１０ｂが接続した構造として形成される。

先に説明したように、下部コンタクトホール１１０ａは、第２のライナーＳｉＮ膜１０８をエッチングによりパターニングして形成する。この場合、層間絶縁膜１０９に対してコンタクトホールを形成する場合に比べて短い、つまりアスペクト比の小さい孔を形成することになり、比較的容易に精度の良い加工が可能である。また、位置合わせについても、層間絶縁膜１０９の形成後に行なう場合に比べて容易である。

次に、コンタクトホール１１０は、エッチングにより、層間絶縁膜１０９が充填された下部コンタクトホール１１０ａ上に上部コンタクトホール１１０ｂを開口し、更に、下部コンタクトホール１１０ａ内の層間絶縁膜１０９を除去することにより形成する。この際、下部コンタクトホール１１０ａよりも断面積（基板１００に平行な断面の面積）の大きな開口部を有するコンタクトマスク１３１を用いる。このようにすると、下部コンタクトホール１１０ａに対して上部コンタクトホール１１０ｂの位置を合わせる際のマージンが大きくなり、位置合わせが容易になる。この際、サイドウォール１０４及びゲート電極１０３を覆う第１のライナーＳｉＮ膜１０６をエッチストップ膜として利用することができるため、サイドウォール１０４を削ることは考えにくい。

上部コンタクトホール１１０ｂの断面積は、ソース／ドレイン領域１０５及びゲート電極１０３の寸法に直接は規定されないため、下部コンタクトホール１１０ａに比べて大きくすることができる。更に、上部コンタクトホール１１０ｂは、層間絶縁膜１０９の上面からライナー膜１２２の上面（第２のライナーＳｉＮ膜１０８の上面）までの長さである。このことからも、従来のような層間絶縁膜１０９上面から基板１００上面までの長さのコンタクトホールに比べればアスペクト比が大幅に小さく、加工が容易になっている。

以上のようにしてコンタクトホール１１０を形成する結果として、ライナー膜１２２の上面の高さが下部コンタクトホール１１０ａと上部コンタクトホール１１０ｂとの境界となる。

続いて、コンタクトマスク１３１を除去する。更に、図２（ｃ）に示す通り、まず、コンタクトホール１１０内の部分の第１のライナーＳｉＮ膜１０６をエッチングにより除去する。第１のライナーＳｉＮ膜１０６は、比較的薄く均一であるため、エッチングのコントロールは容易である。この際、下部コンタクトホール１１０ａを構成しているライナーＳｉＯ膜１０７及び第２のライナーＳｉＮ膜１０８をマスクとして利用する。尚、第２のライナーＳｉＮ膜１０８の上面の一部がコンタクトホール１１０内において露出しているため、この部分から第２のライナーＳｉＮ膜１０８についてもエッチングされ得る。しかし、第２のライナーＳｉＮ膜１０８は第１のライナーＳｉＮ膜１０６よりも膜厚が大きいことから、このことは問題にはならない（そのため、図示もしていない）。

その後、コンタクトホール１１０を充填するようにコンタクトプラグ１１１を形成する。コンタクトプラグ１１１の材料としては、例えばＷを用いることができる。

この結果、ライナー膜１２２の上面よりも上の部分のコンタクトプラグ１１１は、下の部分に比べて大きな断面積を有することになる。

以上のようにして、本実施形態の半導体装置が製造される。

このように、本実施形態の半導体装置及びその製造方法によると、厚膜のライナー膜１２２を備えた半導体装置において、微細化により間隔が狭くなっているゲート電極１０３同士の間のソース／ドレイン領域１０５に対するコンタクトプラグ１１１を確実に形成することができる。このため、トランジスタの駆動電力向上などの半導体装置の性能向上と、製造歩留りの向上とを共に実現することができる。

尚、本実施形態において、ＭＯＳトランジスタはＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれであっても良い。但し、ＮＭＯＳトランジスタの場合、チャネル領域に引張り応力を印加するように、引張り応力を有するライナー膜１２２を形成する。これに対し、ＰＭＯＳトランジスタの場合、圧縮応力を有するライナー膜１２２を形成する。

また、第１のライナーＳｉＮ膜１０６及び第２のライナーＳｉＮ膜１０８について、一定以上の強い膜応力を有するようにする。具体的には、例えば１．７ＧＰａ以上の膜応力を有する膜とするのがよい。これにより、チャネル領域に応力を印加することによるＭＯＳトランジスタの性能向上が実現する。

また、本実施形態では、第１のライナーＳｉＮ膜１０６、ライナーＳｉＯ膜１０７及び第２のライナーＳｉＮ膜１０８の三層の膜が積層されたライナー膜１２２を用いているが、４層以上の膜が積層された構造とすることも可能である。

また、本実施形態では、図１（ｅ）の工程で下部コンタクトホール１１０ａを形成した後、層間絶縁膜１０９を形成する前に、下部コンタクトホール１１０ａ内のライナーＳｉＯ膜１０７を除去している。しかし、下部コンタクトホール１１０ａ内のライナーＳｉＯ膜１０７を除去することなく層間絶縁膜１０９を形成しても良い。この場合、図２（ｂ）の工程において層間絶縁膜１０９のエッチングによりコンタクトホール１１０を形成する際に、層間絶縁膜１０９と同じシリコン酸化膜であるライナーＳｉＯ膜１０７を除去することができる。これにより、下部コンタクトホール１１０ａ内のライナーＳｉＯ膜１０７を除去するために個別の工程を設けること又はエッチングの条件変更を行なうことが不要となる。

（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。ただし、本実施形態は第１の実施形態と同様の構造及び工程を含むため、第１の実施形態との相違点を主に説明する。

第１の実施形態の説明に用いた図１（ａ）〜（ｅ）及び図２（ａ）〜（ｃ）は、本実施形態における半導体装置の製造工程を説明する模式的な断面図でもある。更に、図３（ａ）及び（ｂ）は、本実施形態に特徴的な工程を説明する図である。

まず、第１の実施形態と同様に、図１（ａ）に示すように基板１００を用いてＭＯＳトランジスタを形成する。更に、図１（ｂ）に示すように、第１のライナーＳｉＮ膜１０６を形成する。

但し、第１の実施形態の場合には一定以上の強い膜応力を有する第１のライナーＳｉＮ膜１０６を形成したのに対し、本実施形態の場合には、膜応力が比較的弱い第１のライナーＳｉＮ膜１０６を形成する。より詳しくは、第１のライナーＳｉＮ膜１０６の膜応力について、ほとんど無いと言って良い程度である（引張り応力又は圧縮応力が例えば１００ＭＰａ程度以下である）か、又は、１．３ＧＰａ程度以下の引張り応力であるようにする。尚、膜厚については第１の実施形態と同様に例えば１０〜２０ｎｍとする。

このような第１のライナーＳｉＮ膜１０６は、例えば、３００℃程度においてＨを比較的多く含有する膜として形成することにより得られる。

次に、図３（ａ）に示すように、第１のライナーＳｉＮ膜１０６に対して紫外線１１２の照射を行なう。この処理により、第１のライナーＳｉＮ膜１０６は膜収縮を起こし、高い膜応力を有するようになる。この処理によって、例えば１．７ＧＰａ以上の引張り膜応力を有する第１のライナーＳｉＮ膜１０６とすることが望ましい。

次に、図１（ｃ）に示すライナーＳｉＯ膜１０７の形成する。これについても、第１の実施形態の場合と同様に行なうことができる。膜厚についても、やはり例えば２〜１０ｎｍとする。

続いて、図１（ｄ）に示す第２のライナーＳｉＮ膜１０８の形成を行なう。但し、第１の実施形態では一定以上の強い膜応力を有する第２のライナーＳｉＮ膜１０８を形成したのに対し、本実施形態の場合には、膜応力が比較的弱い第２のライナーＳｉＮ膜１０８を形成する。具体的には、本実施形態の第１のライナーＳｉＮ膜１０６と同様、膜応力がほとんど無い、又は１．３ＧＰａ程度以下であるように第２のライナーＳｉＮ膜１０８を形成する。これは、第１のライナーＳｉＮ膜１０６と同様に形成する。また、膜厚については、第１の実施形態と同様に例えば１０〜８０ｎｍとする。

続いて、図１（ｅ）に示すように、下部コンタクトホール１１０ａの形成を行なう。これについても、第１の実施形態の場合と同様、リソグラフィ工程を経て、ライナーＳｉＯ膜１０７をエッチストップ膜として用いるエッチングにより形成すればよい。

次に、図３（ｂ）に示すように、下部コンタクトホール１１０ａが形成された第２のライナーＳｉＮ膜１０８に対し、紫外線１１２の照射を行なう。この処理により、第２のライナーＳｉＮ膜１０８は膜収縮を起こし、高い膜応力を有するようになる。第１のライナーＳｉＮ膜１０６の場合と同様、例えば１．７ＧＰａ以上の引張り膜応力を有するようにするのが望ましい。

このようにして、膜応力が強く且つ厚膜のライナー膜１２２（第１のライナーＳｉＮ膜１０６、ライナーＳｉＯ膜１０７及び第２のライナーＳｉＮ膜１０８の積層したもの）が形成され、ＭＯＳトランジスタのチャネル領域に応力を印加することができる。この結果、ＭＯＳトランジスタの性能向上が実現する。

この後の工程は、第１の実施形態の場合と同様である。つまり、図２（ａ）に示す通り、下部コンタクトホール１１０ａ内の部分のライナーＳｉＯ膜１０７を除去した後に層間絶縁膜１０９を形成し、その表面を平坦化する。続いて、図２（ｂ）に示す通り、コンタクトマスク１３１を用いて層間絶縁膜１０９のエッチングを行ない、下部コンタクトホール１１０ａ上に上部コンタクトホール１１０ｂが接続した構造のコンタクトホール１１０を形成する。更に続いて、図２（ｃ）に示す通り、コンタクトマスク１３１を除去した後、コンタクトホール１１０内の部分の第１のライナーＳｉＮ膜１０６を除去し、その後、コンタクトプラグ１１１を形成する。これにより、本実施形態の半導体装置が製造される。

ここで、下部コンタクトホール１１０ａよりも断面積の大きな開口を有するコンタクトマスク１３１を用いること、これにより下部コンタクトホール１１０ａに対する上部コンタクトホール１１０ｂの位置合わせマージンが大きくなること等についても、いずれも第１の実施形態の場合と同様である。よって詳しい説明は省略するが、本実施形態の場合にも、チャネル領域に応力を印加するために厚膜のライナー膜１２２を備えた半導体装置として、微細化されたソース／ドレイン領域１０５に対するコンタクトプラグ１１１を確実に形成することができる。

（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図４（ａ）〜（ｄ）及び図５（ａ）〜（ｄ）は、本実施形態の半導体装置の製造工程を説明する模式的な断面図である。

まず、図１（ａ）に示す第１の実施形態と同様の基板１００に形成したＭＯＳトランジスタ（ここでは、ＮＭＯＳトランジスタを考える）上に、図４（ａ）に示すように、第１のライナーＳｉＮ膜１０６を形成する。ここで、本実施形態の場合、膜応力が比較的弱い第１のライナーＳｉＮ膜１０６を形成する。より詳しくは、第１のライナーＳｉＮ膜１０６の膜応力について、ほとんど無いと言って良い程度である（引張り応力又は圧縮応力が１００ＭＰａ程度以下である）か、又は、１．３ＧＰａ程度以下の引張り応力であるようにする。尚、膜厚については、例えば１０〜２０ｎｍとする。

次に、図４（ｂ）に示すように、第１のライナーＳｉＮ膜１０６に対して紫外線１１２の照射を行なう。この処理により、第１のライナーＳｉＮ膜１０６は膜収縮を起こし、高い膜応力を有するようになる。この処理によって、例えば１．７ＧＰａ以上の引張り膜応力を有する第１のライナーＳｉＮ膜１０６とすることが望ましい。

次に、図４（ｃ）に示すように、第１のライナーＳｉＮ膜１０６を覆うように、第２のライナーＳｉＮ膜１０８を形成する。第２のライナーＳｉＮ膜１０８についても、膜応力がほとんど無いか、又は、１．３ＧＰａ程度以下であるように形成する。また、膜厚は例えば１０ｎｍ〜８０ｎｍ程度とする。

これにより、第１のライナーＳｉＮ膜１０６上に第２のライナーＳｉＮ膜１０８が積層された構造を有するライナー膜１２２ａが形成される。第１及び第２の実施形態におけるライナー膜１２２は三層構造であったのに対し、本実施形態のライナー膜１２２ａは２層構造である。

次に、図４（ｄ）に示すように、下部コンタクトホール１１０ａの形成を行なう。このためには、リソグラフィ工程を経て、ソース／ドレイン領域１０５上等の所定の位置における第２のライナーＳｉＮ膜１０８をエッチングして除去すればよい。このとき、同じＳｉＮ膜であっても、第１のライナーＳｉＮ膜１０６は紫外線の照射により高い膜応力を有するようになっている。このため、紫外線の照射を行なっていない第２のライナーＳｉＮ膜１０８は、第１のライナーＳｉＮ膜１０６に比べてエッチングレートが早く、第１のライナーＳｉＮ膜１０６をエッチストップ膜としてエッチングすることができる。

次に、図５（ａ）に示す通り、下部コンタクトホール１１０ａが形成された第２のライナーＳｉＮ膜１０８に対し、紫外線１１２の照射を行なう。この処理により、第２のライナーＳｉＮ膜１０８は膜収縮を起こし、高い膜応力を有するようになる。第１のライナーＳｉＮ膜１０６の場合と同様、例えば１．７ＧＰａ以上の引張り膜応力を有するようにするのが望ましい。

このようにして、ライナー膜１２２ａは厚膜で且つ高い膜応力を有することになり、ＭＯＳトランジスタのチャネル部に対して大きな応力を印加することができる。この結果、ＭＯＳトランジスタの性能向上が実現する。

次に、図５（ｂ）に示す通り、下部コンタクトホール１１０ａを充填し且つ第２のライナーＳｉＮ膜１０８を覆う層間絶縁膜１０９を形成すると共に、その表面をＣＭＰ法等により平坦化する。

続いて、図５（ｃ）に示す通り、コンタクトマスク１３１を用いて層間絶縁膜１０９のエッチングを行ない、下部コンタクトホール１１０ａ上に上部コンタクトホール１１０ｂが接続した構造のコンタクトホール１１０を形成する。更に続いて、図５（ｄ）に示す通り、コンタクトマスク１３１を除去した後、コンタクトホール１１０内の部分の第１のライナーＳｉＮ膜１０６を除去する。ここでも、第２のライナーＳｉＮ膜１０８がコンタクトホール１１０内において上面からエッチングされ得るが、第２のライナーＳｉＮ膜１０８は第１のライナーＳｉＮ膜１０６よりも大きな膜厚を有するため、問題になることはない（図示もしていない）。
次に、コンタクトプラグ１１１を形成すると、本実施形態の半導体装置が製造される。

ここで、下部コンタクトホール１１０ａよりも断面積の大きな開口を有するコンタクトマスク１３１を用いること、これにより下部コンタクトホール１１０ａに対する上部コンタクトホール１１０ｂの位置合わせマージンが大きくなること等についても、いずれも第１の実施形態の場合と同様である。よって詳しい説明は省略するが、本実施形態の場合にも、チャネル領域に応力を印加するために厚膜のライナー膜１２２ａを備えた半導体装置として、微細化されたソース／ドレイン領域１０５に対するコンタクトプラグ１１１を確実に形成することができる。このため、半導体装置の性能向上及び製造歩留り向上を実現することができる。

（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図６（ａ）〜（ｄ）、図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）は、本実施形態の半導体装置の製造工程を説明する模式的な断面図である。

本実施形態では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを共に備える半導体装置、言い換えるとＣＭＯＳトランジスタを備える半導体装置を考える。

まず、図６（ａ）は、例えばシリコン基板である基板１００を用い、ＮＭＯＳ領域１１４及びＰＭＯＳ領域１１５上に、それぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成された状態を示す。この構造は、従来技術により次のようにして形成される。

つまり、基板１００に対してシャロートレンチ１０１による素子分離を行ない、次にそれぞれ基板１００に不純物の導入を行なってＮＭＯＳ領域１１４及びＰＭＯＳ領域１１５を形成する。この後、ゲート絶縁膜１０２及びゲート電極１０３を積層して形成し、その両側を覆うようにサイドウォール１０４を形成する。次に、基板１００に対して不純物を導入し、ソース／ドレイン領域１０５を形成し、ソース／ドレイン領域１０５上及びゲート電極１０３上をシリサイド化する。尚、シャロートレンチ１０１上には配線１２１が形成される。

次に、図６（ｂ）に示す通り、ＮＭＯＳ領域１１４及びＰＭＯＳ領域１１５に亘ってゲート電極１０３、サイドウォール１０４及びソース／ドレイン領域１０５を覆う第１のライナーＳｉＮ膜１０６を形成する。ここでは、第２の実施形態と同様に、応力がほとんど無いか、又は１．３ＧＰａ程度以下である中程度の引張り応力を有する第１のライナーＳｉＮ膜１０６を形成する。膜厚は例えば１０〜２０ｎｍとする。

次に、図６（ｃ）に示す通り、第１のライナーＳｉＮ膜１０６に対して紫外線１１２の照射を行なう。この処理により、第１のライナーＳｉＮ膜１０６は膜収縮を起こし、高い膜応力を有するようになる。例えば１．７ＧＰａ以上の引張り膜応力を有する第１のライナーＳｉＮ膜１０６とすることが望ましい。

次に、図６（ｄ）に示す通り、第１のライナーＳｉＮ膜１０６を覆うようにライナーＳｉＯ膜１０７を形成する。これは、第１の実施形態の場合と同様に行なうこともでき、膜厚を例えば２〜１０ｎｍとする。

次に、図７（ａ）に示す通り、ライナーＳｉＯ膜１０７を覆うように、第２のライナーＳｉＮ膜１０８を形成する。これについても、第２の実施形態と同様に膜応力がほとんど無い又は１．３ＧＰａ程度以下であるように形成する。膜は、例えば１０〜８０ｎｍとする。

これにより、第１のライナーＳｉＮ膜１０６、ライナーＳｉＯ膜１０７及び第２のライナーＳｉＮ膜１０８が下からこの順に積層された構造のライナー膜１２２が形成される。

次に、図７（ｂ）に示すように、リソグラフィ工程を経て、ＮＭＯＳ領域１１４において下部コンタクトホール１１０ａの形成を行なうと共に、ＰＭＯＳ領域１１５においてはＰＭＯＳトランジスタ上から第２のライナーＳｉＮ膜１０８を除去する。このためには、ライナーＳｉＯ膜１０７をエッチストップ膜として利用するエッチングを行ない、ＮＭＯＳ領域１１４におけるソース／ドレイン領域１０５及びゲート電極１０３上等の所定の領域及びＮＭＯＳ領域１１４の第２のライナーＳｉＮ膜１０８を除去する。

次に、図７（ｃ）に示すように、下部コンタクトホール１１０ａが形成された第２のライナーＳｉＮ膜１０８に対し、紫外線１１２の照射を行なう。この処理により、第２のライナーＳｉＮ膜１０８は膜収縮を起こして高い膜応力を有するようになる。第１のライナーＳｉＮ膜１０６の場合と同様、例えば１．７ＧＰａ以上の引張り膜応力を有するようにするのが望ましい。

次に、図８（ａ）に示す工程を説明する。つまり、ＮＭＯＳ領域１１４において下部コンタクトホール１１０ａ内のライナーＳｉＯ膜１０７を除去すると共に、ＰＭＯＳ領域１１５のソース／ドレイン領域１０５及びゲート電極１０３等の所定の領域においてライナーＳｉＯ膜１０７を除去して開口する。この際、ＰＭＯＳ領域１１５においては、所定のパターンを有するマスクを予め設けておく。

これにより、ＰＭＯＳ領域１１５には、第１のライナーＳｉＮ膜１０６上にライナーＳｉＯ膜１０７が積層された構造のライナー膜１２２ｂが構成される。更に、ＮＭＯＳ領域１１４及びＰＭＯＳ領域１１５共に層間絶縁膜１０９を形成して覆い、層間絶縁膜１０９の上面はＣＭＰ法等によって平坦化する。

次に、図８（ｂ）に示す通り、コンタクトマスク１３１を用いて層間絶縁膜１０９のエッチングを行ない、下部コンタクトホール１１０ａ上に上部コンタクトホール１１０ｂが接続した構造のコンタクトホール１１０を形成する。この際、ＰＭＯＳ領域１１５においても、ソース／ドレイン領域１０５上及びゲート電極１０３上においてライナーＳｉＯ膜１０７に形成されている開口の部分を下部コンタクトホール１１０ａと考えると、この上に上部コンタクトホール１１０ｂが接続した構造となる。尚、ＰＭＯＳ領域１１５において、層間絶縁膜１０９と共にライナーＳｉＯ膜１０７もエッチングされることが考えられる。しかし、このことは特に問題にはならない（図示もしていない）。

次に、図８（ｃ）に示す通り、コンタクトマスク１３１を除去した後、コンタクトホール１１０内の部分の第１のライナーＳｉＮ膜１０６を除去し、その後、コンタクトプラグ１１１を形成する。これにより、本実施形態の半導体装置が製造される。

ここで、下部コンタクトホール１１０ａよりも断面積の大きな開口を有するコンタクトマスク１３１を用いること、これにより下部コンタクトホール１１０ａに対する上部コンタクトホール１１０ｂの位置合わせマージンが大きくなること等についても、いずれも第１の実施形態の場合と同様である。よって詳しい説明は省略するが、本実施形態の場合にも、チャネル領域に応力を印加するために厚膜のライナー膜１２２を備えた半導体装置として、微細化されたソース／ドレイン領域１０５に対するコンタクトプラグ１１１を確実に形成することができる。

また、ＮＭＯＳ領域１１４においては、ライナー膜１２２によってチャネル領域に引張り応力を印加することによりＮＭＯＳトランジスタの性能が向上している。

これに対し、ＰＭＯＳ領域１１５に形成されたＰＭＯＳトランジスタは、チャネル領域に対する引張り応力の印加により性能低下を起こす。そこで、ＰＭＯＳ領域１１５では、第２のライナーＳｉＮ膜１０８を除去することによりライナー膜１２２よりも膜厚の小さいライナー膜１２２ｂを備えるようにしている。この結果、チャネル領域に対する引張り応力の印加が小さくなり、ＰＭＯＳトランジスタの性能低下を軽減している。

尚、本実施形態では、ＮＭＯＳ領域１１４において厚膜のライナー膜１２２、ＰＭＯＳ領域１１５において薄膜のライナー膜１２２ｂを形成し、ＮＭＯＳトランジスタの性能向上を図ると共にＰＭＯＳトランジスタの性能低下を軽減している。これにより、ＰＭＯＳトランジスタの性能向上と、ＮＭＯＳトランジスタの性能低下軽減とを実現することができる。

また、本実施形態では、第２のライナーＳｉＮ膜１０８等について積層後に紫外線１１２の照射により膜応力を高めている。しかし、第１の実施形態の場合の場合のように、成膜の条件により初めから膜応力の高いライナー膜を形成しても良い。

また、第２〜第４の実施形態において、第１のライナーＳｉＮ膜１０６及び第２のライナーＳｉＮ膜１０８の膜応力を高めるためには紫外線の照射を行なっている。しかし、これに代えて、イオン照射、熱処理、プラズマ照射又はレーザ照射等の処理を行なっても良い。ほとんど無いか又は１．３ＧＰａ程度以下である膜応力を、１．７ＧＰａ程度以上に高めることのできる処理であれば、利用することができる。

本発明の半導体装置及びその製造方法によると、チャネル領域に応力を印加するための厚膜ライナー膜を有するＭＯＳトランジスタにおいて、コンタクトを確実に形成することができ、特に、ゲート幅４０ｎｍ程度のＭＯＳトランジスタを備える場合に有用である。

図１（ａ）〜（ｅ）は、本発明の第１及び第２の実施形態に係る半導体装置及びその製造方法を説明するための各工程を示す断面図である。 図２（ａ）〜（ｃ）は、図１（ａ）〜（ｅ）に続く各工程を示す図である。 図３（ａ）及び（ｂ）は、いずれも、本発明の第２の実施形態における特徴的な工程を説明する図である。 図４（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置及びその製造方法を説明するための各工程を示す断面図である。 図５（ａ）〜（ｄ）は、図４（ａ）〜（ｄ）に続く各工程を示す図である。 図６（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置及びその製造方法を説明するための各工程を示す断面図である。 図７（ａ）〜（ｃ）は、図６（ａ）〜（ｄ）に続く各工程を示す図である。 図８（ａ）〜（ｃ）は、図７（ａ）〜（ｃ）に続く各工程を示す図である。

符号の説明

１００ 基板
１０１ シャロートレンチ
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ サイドウォール
１０５ ソース／ドレイン領域
１０６ 第１のライナーＳｉＮ膜
１０７ ライナーＳｉＯ膜
１０８ 第２のライナーＳｉＮ膜
１０９ 層間絶縁膜
１１０ コンタクトホール
１１０ａ 下部コンタクトホール
１１０ｂ 上部コンタクトホール
１１１ コンタクトプラグ
１１２ 紫外線
１１４ ＮＭＯＳ領域
１１５ ＰＭＯＳ領域
１２１ 配線
１２２ 積層ライナー膜
１２２ａ 積層ライナー膜
１２２ｂ 積層ライナー膜
１３１ コンタクトマスク

Claims (21)

1. 基板のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記基板における前記チャネル領域の両側に形成されたソース領域及びドレイン領域とを有するＭＯＳトランジスタを備える半導体装置において、
   前記ゲート電極、前記ソース領域及び前記ドレイン領域を覆い、前記チャネル領域に応力を印加するライナー膜と、
   前記ゲート電極、前記ソース領域又は前記ドレイン領域に接続されるコンタクトプラグとを備え、
   前記コンタクトプラグの前記ライナー膜上面より上の部分における断面積は、前記コンタクトプラグの前記ライナー膜上面より下の部分における断面積に比べて大きいことを特徴とする半導体装置。
2. 請求項１において、
   前記ライナー膜は、第１のライナーＳｉＮ膜と、前記第１のライナーＳｉＮ膜上に形成され且つ前記第１のライナーＳｉＮ膜以上の膜厚を有する第２のライナーＳｉＮ膜とを含むことを特徴とする半導体装置。
3. 請求項２において、
   前記第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、
   前記第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であることを特徴とする半導体装置。
4. 請求項１において、
   前記ライナー膜は、第１のライナーＳｉＮ膜と、前記第１のライナーＳｉＮ膜上に形成されるライナーＳｉＯ膜と、前記ライナーＳｉＯ膜上に形成され且つ前記第１のライナー膜以上の膜厚を有する第２のライナーＳｉＮ膜とを含むことを特徴とする半導体装置。
5. 請求項４において、
   前記第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、
   前記第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であり、
   前記ライナーＳｉＯ膜の膜厚は、２ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
6. 請求項１〜５のいずれか１つにおいて、
   前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタを含み、
   前記ＮＭＯＳトランジスタにおける前記ライナー膜は、引張り応力を有することを特徴とする半導体装置。
7. 請求項１〜５のいずれか１つにおいて、
   前記ＭＯＳトランジスタは、ＰＭＯＳトランジスタを含み、
   前記ＰＭＯＳトランジスタにおける前記ライナー膜は、圧縮応力を有することを特徴とする半導体装置。
8. 請求項１〜７のいずれか１つにおいて、
   前記ＭＯＳトランジスタとして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを共に備え、
   前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのいずれか一方においては、前記ライナー膜に代えて、前記ライナー膜よりも膜厚の小さい他のライナー膜が備えられることを特徴とする半導体装置。
9. 基板のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記基板における前記チャネル領域の両側に形成されたソース領域及びドレイン領域とを有するＭＯＳトランジスタを形成する工程（ａ）と、
   前記ゲート電極、前記ソース領域及び前記ドレイン領域を覆うように、ライナー膜を形成する工程（ｂ）と、
   前記ゲート電極、前記ソース領域又は前記ドレイン領域上において、前記ライナー膜に下部コンタクトホールを形成する工程（ｃ）と、
   前記工程（ｃ）の後に、前記ライナー膜を覆う層間絶縁膜を形成する工程（ｄ）と、
   前記層間絶縁膜に対し、前記下部コンタクトホールと接続し且つ前記下部コンタクトホールよりも断面積の大きい上部コンタクトホールを形成する工程（ｅ）と、
   前記下部コンタクトホール及び前記上部コンタクトホールを充填するコンタクトプラグを形成する工程（ｆ）とを備えることを特徴とする半導体装置の製造法方法。
10. 請求項９において、
    前記工程（ｂ）において、前記ライナー膜として、少なくとも、第１のライナーＳｉＮ膜と、前記第１のライナーＳｉＮ膜上に形成され且つ前記第１のライナー膜以上の膜厚を有する第２のライナーＳｉＮ膜とを形成することを特徴とする半導体装置の製造方法。
11. 請求項９又は１０において、
    前記工程（ｃ）において、前記下部コンタクトホールは、前記第２のライナーＳｉＮ膜に対して形成し、
    前記工程（ｅ）の後で且つ前記工程（ｆ）の前に、前記下部コンタクトホール内の部分の前記第１のライナーＳｉＮ膜を除去し、前記ゲート電極、前記ソース領域又は前記ドレイン領域の上面を露出させる工程を更に備えることを特徴とする半導体装置の製造方法。
12. 請求項１０又は１１において、
    前記第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、
    前記第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であることを特徴とする半導体装置の製造方法。
13. 請求項１０〜１２のいずれか１つにおいて、
    前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
    前記工程（ｂ）において、前記第２のライナーＳｉＮ膜を形成する前に、紫外線の照射により前記第１のライナーＳｉＮ膜の引張り応力を大きくする工程を更に備え、
    前記工程（ｃ）において、前記第１のライナーＳｉＮ膜をエッチストップ膜として用いるエッチングにより、前記第２のライナーＳｉＮ膜に対して前記下部コンタクトホールを形成し、
    前記工程（ｃ）の後で且つ前記工程（ｄ）の前に、紫外線の照射により前記第２のライナーＳｉＮ膜の引張り応力を大きくする工程を更に備えることを特徴とする半導体装置の製造方法。
14. 請求項９において、
    前記工程（ｂ）において、前記ライナー膜として、少なくとも、第１のライナーＳｉＮ膜と、前記第１のライナーＳｉＮ膜上に形成されるライナーＳｉＯ膜と、前記ライナーＳｉＯ膜上に形成され且つ前記第１のライナー膜以上の膜厚を有する第２のライナーＳｉＮ膜とを形成することを特徴とする半導体装置の製造方法。
15. 請求項１４において、
    前記工程（ｃ）において、前記ライナーＳｉＯ膜をエッチストップ膜として用いるエッチングにより、前記第２のライナーＳｉＮ膜に対して前記下部コンタクトホールを形成し、
    前記工程（ｃ）の後で且つ前記工程（ｆ）の前に、前記下部コンタクトホール内の部分の前記ライナーＳｉＯ膜を除去する工程と、
    前記工程（ｅ）の後で且つ前記工程（ｆ）の前に、前記下部コンタクトホール内の部分の前記第１のライナーＳｉＮ膜を除去し、前記ゲート電極、前記ソース領域又は前記ドレイン領域の上面を露出させる工程とを更に備えることを特徴とする半導体装置の製造方法。
16. 請求項１４又は１５において、
    前記第１のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ２０ｎｍ以下であり、
    前記第２のライナーＳｉＮ膜の膜厚は、１０ｎｍ以上で且つ８０ｎｍ以下であり、
    前記ライナーＳｉＯ膜の膜厚は、２ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
17. 請求項１４〜１６のいずれか１つにおいて、
    前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、
    前記工程（ｂ）において前記ライナーＳｉＯ膜を形成する前に、紫外線の照射により前記第１のライナーＳｉＮ膜の引張り応力を大きくする工程と、
    前記工程（ｂ）の後で且つ前記工程（ｄ）の前に、紫外線の照射により前記第２のライナーＳｉＮ膜の引張り応力を大きくする工程とを更に備えることを特徴とする半導体装置の製造方法。
18. 請求項１３又は１７において、
    前記第１のライナーＳｉＮ膜及び前記第２のライナーＳｉＮ膜の引張り応力を、いずれも、前記紫外線の照射により１．７ＧＰａ以上とすることを特徴とする半導体装置の製造方法。
19. 請求項１３、１７又は１８において、
    前記紫外線の照射に代えて、イオン照射、熱処理、プラズマ照射又はレーザ照射を行なうことを特徴とする半導体装置の製造方法。
20. 請求項１０〜１９のいずれか１つにおいて、
    前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを共に含み、
    前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのいずれか一方には、他方に比べて膜厚の小さい前記ライナー膜が形成されることを特徴とする半導体装置の製造方法。
21. 請求項２０において、
    前記工程（ｃ）において、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのいずれか一方の前記ＭＯＳトランジスタ上の部分の前記第２のライナーＳｉＮ膜を除去することを特徴とする半導体装置の製造方法。

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