JP2006060175A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006060175A JP2006060175A JP2004243374A JP2004243374A JP2006060175A JP 2006060175 A JP2006060175 A JP 2006060175A JP 2004243374 A JP2004243374 A JP 2004243374A JP 2004243374 A JP2004243374 A JP 2004243374A JP 2006060175 A JP2006060175 A JP 2006060175A
- Authority
- JP
- Japan
- Prior art keywords
- sidewall
- stress
- gate electrode
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【解決手段】NMISトランジスタのゲート電極14a及びPMISトランジスタのゲート電極14bの側面上に、引張応力を有する第1のサイドウォール16a、16bを形成する。その後、基板上の全面に、圧縮応力を有する圧縮応力含有絶縁膜17を形成する。その後、レジスト18をマスクにして、圧縮応力含有絶縁膜17を選択的にエッチングして、ゲート電極14bの側面上に、第2のサイドウォール17aを形成する。その後、第2のサイドウォール17aを覆うレジスト19をマスクにして、圧縮応力含有絶縁膜17を除去する。その後、半導体基板11上の全面に、実質的に応力が生じない層間絶縁膜21を形成する。
【選択図】図1
Description
IEEE Electron Device Letters, Vol.25, No.4, 2004, PP191-193
以下、本発明の第1の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
11a Pウェル領域
11b Nウェル領域
12 素子分離領域
13 ゲート絶縁膜
14a、14b ゲート電極
15a n型拡散領域
15b p型拡散領域
16a、16b 第1のサイドウォール
17 圧縮応力含有絶縁膜
17a 第2のサイドウォール
18 レジスト
18a 開口
19 レジスト
20a n型ソース・ドレイン領域
20b p型ソース・ドレイン領域
21 層間絶縁膜
Claims (8)
- 第1導電型の第1のMISトランジスタと第2導電型の第2のMISトランジスタを有する半導体装置において、
前記第1のMISトランジスタは、
基板に設けられた第2導電型の半導体領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成された第1の応力を有する第1のサイドウォールとを備え、
前記第2のMISトランジスタは、
前記基板に設けられた第1導電型の半導体領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極の側面上に形成された、前記第1の応力とは反対応力の第2の応力を有する第2のサイドウォールとを備え、
前記第1のゲート電極の側面上には、前記第2のサイドウォールが形成されていないことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2のゲート電極の側面上には、前記第1の応力を有する前記第1のサイドウォールを挟んで前記第2のサイドウォールが形成されており、
前記第1のサイドウォールが有する第1の応力に比べて、前記第2のサイドウォールが有する第2の応力の方が、応力が大きいことを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記第1のサイドウォールが側面上に形成された前記第1のゲート電極と、前記第2のサイドウォールが側面上に形成された前記第2のゲート電極を覆うように、前記基板上に、実質的に応力が生じない層間絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記第1のMISトランジスタ形成領域には、前記第1のサイドウォールが側面上に形成された前記第1のゲート電極を覆うように、前記基板上に前記第2のサイドウォールと同じ絶縁膜からなる第2の応力を有する第1の層間絶縁膜が形成されており、
前記第2のMISトランジスタ形成領域には、前記第2のサイドウォールが側面上に形成された前記第2のゲート電極を覆うように、前記基板上に実質的に応力が生じない第2の層間絶縁膜が形成されていることを特徴とする半導体装置。 - 基板上に、第1導電型の半導体領域及び第2導電型の半導体領域を形成する工程(a)と、
前記第2導電型の半導体領域上に第1のゲート絶縁膜を形成するとともに、前記第1導電型の半導体領域上に第2のゲート絶縁膜を形成する工程(b)と、
前記第1のゲート絶縁膜上に第1のゲート電極を形成するとともに、前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程(c)と、
前記第1のゲート電極の側面上に第1の応力を有する第1のサイドウォールを形成する工程(d)と、
前記工程(d)の後に、前記第2のゲート電極の側面上に、前記第1の応力とは反対応力の第2の応力を有する第2のサイドウォールを形成する工程(e)とを備え、
前記工程(e)では、前記第1のゲート電極の側面上には、前記第2のサイドウォールが形成されないことを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記工程(d)では、前記第2のゲート電極の側面上に第1の応力を有する前記第1のサイドウォールを形成し、
前記工程(e)では、前記第2のゲート電極の側面上に、前記第1のサイドウォールを挟んで前記第2のサイドウォールを形成し、
前記第1のサイドウォールが有する第1の応力に比べて、前記第2のサイドウォールが有する第2の応力の方が、応力が大きいことを特徴とする半導体装置の製造方法。 - 請求項5又は6記載の半導体装置の製造方法において、
前記工程(e)は、前記基板上に第2の応力を有する絶縁膜を形成する第1の工程と、前記絶縁膜上に、前記第1のMISトランジスタ形成領域を覆い、前記第2のMISトランジスタ形成領域に開口を有するマスクパターンを形成する工程と、前記マスクパターンをマスクにして前記絶縁膜の異方性エッチングを行なって前記第2のサイドウォールを形成する工程とを有していることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(e)の後に、少なくとも前記第1のMISトランジスタ形成領域の前記絶縁膜を選択的に除去して、前記第2のゲート電極の側面上に前記第2のサイドウォールを残存させる工程を備えていることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004243374A JP4590979B2 (ja) | 2004-08-24 | 2004-08-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004243374A JP4590979B2 (ja) | 2004-08-24 | 2004-08-24 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006060175A true JP2006060175A (ja) | 2006-03-02 |
JP4590979B2 JP4590979B2 (ja) | 2010-12-01 |
Family
ID=36107364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004243374A Expired - Fee Related JP4590979B2 (ja) | 2004-08-24 | 2004-08-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4590979B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049166A (ja) * | 2005-08-10 | 2007-02-22 | Toshiba Corp | 近接した応力ライナー膜を有する半導体装置及びその製造方法 |
JP2007335572A (ja) * | 2006-06-14 | 2007-12-27 | Seiko Epson Corp | 半導体装置及び電子モジュール並びにこれらの製造方法 |
WO2008114392A1 (ja) * | 2007-03-19 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
WO2010004679A1 (ja) * | 2008-07-07 | 2010-01-14 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2004193166A (ja) * | 2002-12-06 | 2004-07-08 | Toshiba Corp | 半導体装置 |
-
2004
- 2004-08-24 JP JP2004243374A patent/JP4590979B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2004193166A (ja) * | 2002-12-06 | 2004-07-08 | Toshiba Corp | 半導体装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049166A (ja) * | 2005-08-10 | 2007-02-22 | Toshiba Corp | 近接した応力ライナー膜を有する半導体装置及びその製造方法 |
JP2007335572A (ja) * | 2006-06-14 | 2007-12-27 | Seiko Epson Corp | 半導体装置及び電子モジュール並びにこれらの製造方法 |
WO2008114392A1 (ja) * | 2007-03-19 | 2008-09-25 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
KR101109027B1 (ko) | 2007-03-19 | 2012-01-31 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
US8143675B2 (en) | 2007-03-19 | 2012-03-27 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
US8329528B2 (en) | 2007-03-19 | 2012-12-11 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
JP5287708B2 (ja) * | 2007-03-19 | 2013-09-11 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
WO2010004679A1 (ja) * | 2008-07-07 | 2010-01-14 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4590979B2 (ja) | 2010-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7696534B2 (en) | Stressed MOS device | |
JP4361886B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US8536653B2 (en) | Metal oxide semiconductor transistor | |
JP5107680B2 (ja) | 半導体装置 | |
US7737495B2 (en) | Semiconductor device having inter-layers with stress levels corresponding to the transistor type | |
JP5132928B2 (ja) | 半導体装置 | |
JP4994139B2 (ja) | 半導体装置及びその製造方法 | |
JP2005005633A (ja) | 半導体装置及びその製造方法 | |
JP2009111200A (ja) | 半導体装置及びその製造方法 | |
KR20080035659A (ko) | 스트레스형 mos 디바이스 제조방법 | |
US20120256265A1 (en) | Semiconductor device and manufacturing method thereof | |
US20060019438A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2008192686A (ja) | 半導体装置及びその製造方法 | |
JP2009065020A (ja) | 半導体装置及びその製造方法 | |
JP2007324391A (ja) | 半導体装置及びその製造方法 | |
JP2008218899A (ja) | 半導体装置及びその製造方法 | |
JP2007067118A (ja) | 半導体装置及びその製造方法 | |
JP2008103579A (ja) | 半導体装置及びその製造方法 | |
JP4590979B2 (ja) | 半導体装置及びその製造方法 | |
CN109830433B (zh) | 制作半导体元件的方法 | |
KR100724574B1 (ko) | 식각저지막을 갖는 반도체 소자 및 그의 제조방법 | |
JP2008066548A (ja) | 半導体装置および半導体装置の製造方法 | |
KR100613349B1 (ko) | 두 개 이상의 구동 전압을 갖는 게이트를 포함하는 반도체소자 및 그 제조 방법 | |
JP2009170523A (ja) | 半導体装置およびその製造方法 | |
JP2006216604A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070105 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070214 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100713 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100817 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100830 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130924 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |