KR100613349B1 - 두 개 이상의 구동 전압을 갖는 게이트를 포함하는 반도체소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 본 발명은 실리콘 기판에 형성된 제1 소오스/드레인 영역과, 상기 제1 소오스/드레인 영역 사이의 상기 실리콘 기판을 노출하는 홀 형태의 게이트 형성 영역을 갖는 제1 실리콘 에피층 패턴과, 상기 게이트 형성 영역의 실리콘 기판의 표면과 상기 제1 실리콘 에피층 패턴의 양측벽에 각각 형성된 제1 게이트 절연막 및 제2 게이트 절연막과, 상기 홀 형태의 게이트 형성 영역을 매몰하면서 상기 제1 실리콘 에피층 패턴 상에 형성된 제2 실리콘 에피층 패턴과, 상기 제1 소오스/드레인 영역 상부의 상기 제2 실리콘 에피층 패턴에 형성된 제2 소오스/드레인 영역과, 상기 홀 형태의 게이트 형성 영역에 매몰된 제2 실리콘 에피층 패턴의 표면을 노출하면서 상기 제2 소오스/드레인 영역을 감싸도록 형성된 제3 게이트 절연막과, 상기 게이트 형성 영역 내의 제2 실리콘 에피층 패턴 상에 형성된 게이트를 포함한다. 이에 따라, 본 발명은 2개 이상의 구동전압에서도 동작할 수 있다.
게이트, 구동 전압, 게이트 절연막

Description

두 개 이상의 구동 전압을 갖는 게이트를 포함하는 반도체 소자 및 그 제조 방법{semiconductor device including gate having two or more operating voltage and fabrication method thereof}
도 1 내지 도 7은 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 게이트를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자, 예컨대 모스 트랜지스터는 실리콘 기판에 소오스/드레인 영역을 구비한다. 상기 소오스/드레인 영역 사이의 실리콘 기판 상에는 게이트 절연막이 형성되어 있다. 상기 게이트 절연막 상에는 게이트가 형성되어 있다. 이에 따라, 상기 게이트에 전계를 인가함으로써 상기 게이트 절연막 하부의 실리콘 기판에 형성되는 채널을 통하여 캐리어를 이동시켜 온/오프를 구현한다.
그런데, 종래의 반도체 소자는 게이트가 하나일 경우 게이트 절연막도 하나이기 때문에 단일 전압에서 구동한다. 이렇게 단일 전압에서 구동하는 반도체 소자 일 경우 집적도를 높이는데 한계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 단일 전압에서 구동하는 종래의 문제점을 해결하여 두 개 이상의 구동 전압에서도 동작할 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 적합하게 제조하는 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자는 실리콘 기판에 형성된 제1 소오스/드레인 영역과, 상기 제1 소오스/드레인 영역 사이의 상기 실리콘 기판을 노출하는 홀 형태의 게이트 형성 영역을 갖는 제1 실리콘 에피층 패턴을 포함한다. 본 발명은 상기 게이트 형성 영역의 실리콘 기판의 표면과 상기 제1 실리콘 에피층 패턴의 양측벽에 각각 형성된 제1 게이트 절연막 및 제2 게이트 절연막을 포함한다.
본 발명은 상기 홀 형태의 게이트 형성 영역을 매몰하면서 상기 제1 실리콘 에피층 패턴 상에 형성된 제2 실리콘 에피층 패턴과, 상기 제1 소오스/드레인 영역 상부의 상기 제2 실리콘 에피층 패턴에 형성된 제2 소오스/드레인 영역을 포함한다. 그리고, 본 발명은 상기 홀 형태의 게이트 형성 영역에 매몰된 제2 실리콘 에피층 패턴의 표면을 노출하면서 상기 제2 소오스/드레인 영역을 감싸도록 형성된 제3 게이트 절연막과, 상기 게이트 형성 영역 내의 제2 실리콘 에피층 패턴 상에 형성된 게이트를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 제조 방법은 실리콘 기판에 제1 소오스/드레인 영역을 형성한 후, 상기 제1 소오스/드레인 영역 사이의 실리콘 기판을 노출하는 홀 형태의 게이트 형성 영역을 갖는 절연막 패턴 및 제1 실리콘 에피층 패턴을 형성하는 것을 포함한다. 상기 게이트 형성 영역 내의 실리콘 기판의 표면 및 제1 실리콘 에피층 패턴의 양측벽에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성한다.
상기 홀 형태의 게이트 형성 영역을 매몰하면서 상기 제1 실리콘 에피층 패턴 상에 제2 실리콘 에피층을 형성한 후, 상기 홀 형태의 게이트 형성 영역 내에 매몰된 제2 실리콘 에피층 주위에 불순물을 이온주입하여 제2 소오스/드레인 영역을 형성한다.
상기 게이트 형성 영역 내에 형성된 상기 제2 실리콘 에피층을 일부 식각하여 제2 실리콘 에피층 패턴을 형성한 후, 상기 제2 실리콘 에피층 패턴의 표면을 노출하면서 상기 제2 소오스/드레인 영역의 측벽에 제3 게이트 절연막을 형성한다. 다음에, 상기 제2 실리콘 에피층 패턴 상에 게이트를 형성하여 반도체 소자를 완성한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
먼저, 도 7을 참조하여 본 발명의 반도체 소자의 구조를 설명한다.
도 7을 참조하면, 실리콘 기판(100)에는 제1 소오스/드레인 영역(108)이 형성되어 있다. 실리콘 기판(100) 위에는 상기 제1 소오스/드레인 영역(108) 사이의 상기 실리콘 기판(100)을 노출하는 홀 형태의 게이트 형성 영역을 갖는 제1 실리콘 에피층 패턴(110a)이 형성되어 있다. 상기 게이트 형성 영역은 상기 제1 소오스/드레인 영역 사이의 상부 부분을 칭한다.
상기 게이트 형성 영역의 실리콘 기판(100)의 표면과 상기 제1 실리콘 에피층 패턴(110a)의 양측벽에 각각 제1 게이트 절연막(116a) 및 제2 게이트 절연막(116b)이 형성되어 있다. 상기 제1 게이트 절연막(116a) 및 제2 게이트 절연막(116b)은 산화막으로 형성한다. 상기 홀 형태의 게이트 형성 영역을 매몰하면서 상기 제1 실리콘 에피층 패턴(110a) 상에 제2 실리콘 에피층 패턴(118a)이 형성되어 있다. 상기 제2 실리콘 에피층 패턴(118a)은 상기 제1 실리콘 에피층 패턴(110a) 상에도 형성되어 있다.
상기 제1 소오스/드레인 영역(108) 상부의 상기 제2 실리콘 에피층 패턴(118a)에 제2 소오스/드레인 영역(120)이 형성되어 있다. 상기 홀 형태의 게이트 형성 영역에 매몰된 제2 실리콘 에피층 패턴(118a)의 표면을 노출하면서 상기 제2 소오스/드레인 영역(120)을 감싸도록 제3 게이트 절연막(116c)이 형성되어 있다. 상기 제3 게이트 절연막도 산화막으로 형성된다.
상기 게이트 형성 영역 내의 제2 실리콘 에피층 패턴(118a) 상에 게이트(124)가 형성되어 있다. 이에 따라, 상기 제2 및 제3 게이트 절연막(116b,116c)은 상기 게이트(124)의 양측벽에 형성되어 있다.
이상과 같은 본 발명의 반도체 소자는 좌우 양쪽의 제1 소오스/드레인 영역(108) 사이 및 제1 소오스/드레인 영역(108)과 제2 소오스/드레인 영역(120) 사이에 각각 형성되어 있는 제1 게이트 절연막(116a), 제2 게이트 절연막(116b) 및 제3 게이트 절연막(116c)을 3개의 트랜지스터를 구현할 수 있다. 특히, 제1 게이트 절연막(116a) 및 제2 게이트 절연막(116b)의 두께를 달리하여 하나의 게이트를 이용하더라도 3개의 트랜지스터의 구동 전압을 서로 다르게 가져갈 수 있다. 이에 따라, 본 발명은 반도체 소자의 집적도를 높일 수 있다.
다음에는, 본 발명의 반도체 소자의 제조 방법을 설명한다.
도 1 내지 도 7은 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 실리콘 기판(100) 상에 버퍼 산화막(102)을 형성한다. 상기 버퍼 산화막(102) 상에 상기 버퍼 산화막의 일부를 노출하는 마스크 패턴(104)을 형성한다. 상기 마스크 패턴(104)을 이온주입마스크로 하여 상기 실리콘 기판(100)에 소오스/드레인용 불순물(106)을 이온주입하여 제1 소오스/드레인 영역(108)을 형성한다. 상기 실리콘 기판(100)이 p형 실리콘 기판일 경우에는, 상기 주입되는 소오스/드레인용 불순물은 n형 불순물, 예컨대 비소나 인을 이용한다. 물론, 실리콘 기판이 n형 실리콘 기판일 경우에는, 상기 주입되는 소오스/드레인용 불순물은 p형 불순물, 예컨대 보론을 이용한다.
도 2를 참조하면, 상기 마스크 패턴(104) 및 버퍼 산화막(102)을 제거한 후, 제1 실리콘 에피층(110) 및 제1 절연막(112)을 형성한다. 상기 제1 절연막(112)은 실리콘 질화막으로 형성한다.
도 3을 참조하면, 상기 제1 절연막(112) 및 제1 실리콘 에피층(110)을 패터 닝하여 제1 소오스/드레인 영역(108) 사이의 실리콘 기판(100)을 노출하는 게이트 형성 영역(114)을 형성한다. 이에 따라, 상기 제1 절연막(112) 및 제1 실리콘 에피층(110)은 패터닝되어 제1 절연막 패턴(112a) 및 제1 실리콘 에피층 패턴(110a)이 된다. 상기 게이트 형성 영역(114)은 상기 제1 실리콘 에피층 패턴(110a)보다 낮은 홀 형태로 형성된다.
이어서, 상기 게이트 형성 영역(114) 내의 실리콘 기판(100)의 표면 및 제1 실리콘 에피층 패턴(110a)의 양측벽을 각각 산화시켜 제1 게이트 절연막(116a) 및 제2 게이트 절연막(116b)을 형성한다. 상기 제1 게이트 절연막(116a) 및 제2 게이트 절연막(116b)은 산화막으로 형성된다.
도 4를 참조하면, 상기 제1 절연막 패턴(112a)을 제거한다. 이어서, 상기 게이트 형성 영역(114) 내의 제1 게이트 절연막(116a) 및 제2 게이트 절연막(116b)과, 제1 실리콘 에피층 패턴(110a) 상에 제2 실리콘 에피층(118)을 형성한다. 상기 제2 실리콘 에피층(118)은 홀 형태의 게이트 형성 영역(114) 내에도 매몰되도록 형성된다.
도 5를 참조하면, 상기 홀 형태의 게이트 형성 영역(114) 내에 매몰된 제2 실리콘 에피층(118) 주위로 불순물을 이온주입하여 제2 소오스/드레인 영역(120)을 형성한다. 상기 제2 소오스/드레인 영역(120)은 상기 제1 소오스/드레인 영역(108) 상부로 형성된다.
도 6을 참조하면, 상기 게이트 형성 영역(114) 내에 형성된 제2 실리콘 에피층(118)을 일부 식각한다. 이에 따라, 상기 제1 게이트 절연막(116a) 및 제1 실리 콘 에피층 패턴(110a) 상에 일정 두께의 제2 실리콘 에피층 패턴(118a)이 형성된다.
이어서, 상기 게이트 형성 영역(114) 내의 제2 실리콘 에피층 패턴(118a)의 표면을 노출하도록 상기 제2 실리콘 에피층 패턴 및 제2 소오스/드레인 영역의 측벽에 제2 절연막 패턴(미도시함)을 형성한다. 상기 제2 절연막 패턴은 TEOS(tetra-ethyl-ortho-silicate)를 이용하여 형성한다.
도 7을 참조하면, 상기 게이트 형성 영역(114) 내의 제2 실리콘 에피층 패턴(118a)의 표면 상에 게이트(124)를 형성한다. 상기 게이트(124)는 실리사이드로 형성한다. 상기 게이트(124)는 상기 제2 소오스/드레인 영역(120)의 측벽과는 제2 절연막 패턴에 의해 형성된 제3 게이트 절연막(116c)에 의하여 절연된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시예가 가능할 것이다.
상술한 바와 같이 본 발명의 반도체 소자는 하나의 게이트에서 두께가 다른 게이트 절연막들을 구비하여 구동 전압을 두개 이상, 즉 복수개로 가져갈 수 있어 반도체 소자의 집적도를 높일 수 있다.

Claims (8)

  1. 실리콘 기판에 형성된 제1 소오스/드레인 영역;
    상기 제1 소오스/드레인 영역 사이의 상기 실리콘 기판을 노출하는 홀 형태의 게이트 형성 영역을 갖는 제1 실리콘 에피층 패턴;
    상기 게이트 형성 영역의 실리콘 기판의 표면과 상기 제1 실리콘 에피층 패턴의 양측벽에 각각 형성된 제1 게이트 절연막 및 제2 게이트 절연막;
    상기 홀 형태의 게이트 형성 영역을 매몰하면서 상기 제1 실리콘 에피층 패턴 상에 형성된 제2 실리콘 에피층 패턴;
    상기 제1 소오스/드레인 영역 상부의 상기 제2 실리콘 에피층 패턴에 형성된 제2 소오스/드레인 영역;
    상기 홀 형태의 게이트 형성 영역에 매몰된 제2 실리콘 에피층 패턴의 표면을 노출하면서 상기 제2 소오스/드레인 영역을 감싸도록 형성된 제3 게이트 절연막; 및
    상기 게이트 형성 영역 내의 제2 실리콘 에피층 패턴 상에 형성된 게이트를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제1 게이트 절연막, 제2 게이트 절연막 및 제3 게이트 절연막은 각각 두께가 달라 서로 다른 구동 전압에서 동작하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 제2 게이트 절연막 및 제3 게이트 절연막은 상기 게이트의 양측벽에 형성되는 것을 특징으로 하는 반도체 소자.
  4. 실리콘 기판에 제1 소오스/드레인 영역을 형성하는 단계;
    상기 제1 소오스/드레인 영역 사이의 실리콘 기판을 노출하는 홀 형태의 게이트 형성 영역을 갖는 절연막 패턴 및 제1 실리콘 에피층 패턴을 형성하는 단계;
    상기 게이트 형성 영역 내의 실리콘 기판의 표면 및 제1 실리콘 에피층 패턴의 양측벽에 각각 제1 게이트 절연막 및 제2 게이트 절연막을 형성하는 단계;
    상기 홀 형태의 게이트 형성 영역을 매몰하면서 상기 제1 실리콘 에피층 패턴 상에 제2 실리콘 에피층을 형성하는 단계;
    상기 홀 형태의 게이트 형성 영역 내에 매몰된 제2 실리콘 에피층 주위에 불순물을 이온주입하여 제2 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 형성 영역 내에 형성된 상기 제2 실리콘 에피층을 일부 식각하여 제2 실리콘 에피층 패턴을 형성하는 단계;
    상기 제2 실리콘 에피층 패턴의 표면을 노출하면서 상기 제2 소오스/드레인 영역의 측벽에 제3 게이트 절연막을 형성하는 단계; 및
    상기 제2 실리콘 에피층 패턴 상에 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 소오스/드레인 영역은 상기 실리콘 기판 상에 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 상기 버퍼 산화막의 일부를 노출하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이온주입마스크로 하여 상기 실리콘 기판에 소오스/드레인용 불순물을 이온주입하는 단계와, 상기 버퍼 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4항에 있어서,
    상기 제1 게이트 절연막 및 제2 게이트 절연막은 상기 게이트 형성 영역 내의 실리콘 기판의 표면 및 제1 실리콘 에피층 패턴의 양측벽을 각각 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4항에 있어서,
    상기 제2 소오스/드레인 영역(120)은 상기 제1 소오스/드레인 영역(108) 상부에 위치하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4항에 있어서,
    상기 절연막 패턴 및 제1 실리콘 에피층 패턴은 상기 제1 소오스/드레인 영역이 형성된 실리콘 기판 상에 제1 실리콘 에피층 및 제1 절연막을 순차적으로 형 성하는 단계와, 상기 절연막 및 제1 실리콘 에피층을 패터닝하여 상기 제1 소오스/드레인 영역 사이의 실리콘 기판을 노출하는 단계와, 상기 절연막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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