KR101006519B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 플로팅 바디 효과(Floating Body Effect)를 방지하여 트랜지스터 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판 상에 수직으로 적층된 제1 접합 영역과 채널 영역 및 제2 접합 영역을 포함하며, 상기 채널 영역은 게이트 라인 방향으로 연장된다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 플로팅 바디 효과(Floating Body Effect)를 방지하여 트랜지스터 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체 소자 내에 형성되는 트랜지스터 및 비트 라인 등을 구성시키는 방법에는 다양한 제조 기술이 사용되고 있는데, 최근에는 반도체 기판 상에 산화막을 입혀 전계 효과를 내도록 하는 모스형 전계 효과 트랜지스터(MOS FET : Metal Oxide Semiconductor Field Effect Transistor)를 점차적으로 많이 사용하고 있는 실정이다.
상기 모스형 전계 효과 트랜지스터는 셀 영역과 주변회로 영역으로 구분되어진 반도체 기판의 각 영역에 트랜지스터를 각각 형성하는 공정을 적용하는 것으로서, 반도체 기판 상에 게이트 절연막과 게이트 도전막을 적층함으로써 형성된다. 이때, 상기 게이트 도전막은 통상 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 이루어진다.
한편, 반도체 소자의 디자인 룰이 감소함에 따라, 근래의 반도체 산업은 반도체 소자의 집적도를 향상시키며, 동작 속도 및 수율을 증가시키는 방향으로 나아가게 되었다. 이에, 기존의 트랜지스터가 갖는 반도체 소자의 집적도 및 커런트 측면에서의 한계를 극복하기 위해 수직형 트랜지스터가 제안된 바 있다.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 기판 내에 형성된 소오스 영역 및 드레인 영역으로 구성되어 수평 방향의 채널(Channel)이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스 영역 및 드레인 영역으로 구성되어 수직 방향의 채널이 형성된다.
그러나, 전술한 종래의 수직형 트랜지스터의 경우에는 바디 부분이 플로팅되어 플로팅 바디 효과가 발생한다. 이 때문에, 방전(Breakdown)을 야기하는 기생 바이폴라 트랜지스터가 형성되며, 이러한 기생 바이폴라 트랜지스터에 의해 래치-업(latch-up) 현상이 발생되어 많은 전력 손실이 유발된다.
그러므로, 전술한 종래 기술의 경우에는 상기 플로팅 바디 효과로 인해 트랜지스터를 용이하게 제어할 수 없으며, 그 결과, 트랜지스터 특성이 저하된다.
본 발명은 플로팅 바디 효과(Floating Body Effect)를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 트랜지스터 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 수직으로 적층된 제1 접합 영역과 채널 영역 및 제2 접합 영역을 포함하며, 상기 채널 영역은 게이트 라인 방향으로 연장된다.
상기 제1 및 제2 접합 영역은 아일랜드 형상을 갖는다.
상기 채널 영역은 상기 게이트 라인 방향으로 연장된 라인 형상을 갖는다.
상기 채널 영역 및 제2 접합 영역의 양측벽에 형성된 게이트를 더 포함한다.
상기 반도체 기판 내에 형성된 비트 라인을 더 포함한다.
상기 비트 라인은 상기 반도체 기판 내에서 상기 게이트 라인과 수직하는 방향으로 연장된 라인 형상을 갖는다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 아일랜드 형상을 갖는 제1 접합 영역을 형성하는 단계; 상기 제1 접합 영역이 형성된 반도체 기판 상에 채널 영역과 제2 접합 영역을 차례로 형성하는 단계; 상기 제2 접합 영역이 비트 라인 방향으로 연장하는 라인 형상을 갖도록 상기 제2 접합 영역을 1차 식각하는 단계; 상기 1차 식각된 제2 접합 영역이 아일랜드 형상을 갖도록 상기 제2 접합 영역을 2차 식각함과 아울러 상기 채널 영역이 게이트 라인 방향으로 연장하는 라인 형상을 갖도록 상기 채널 영역을 식각하는 단계; 및 상기 2차 식각된 제2 접합 영역과 상기 식각된 채널 영역의 양측벽에 게이트를 형성하는 단계;를 포함한다.
상기 제1 접합 영역을 형성하는 단계 전, 상기 반도체 기판 내에 비트 라인 을 형성하는 단계;를 더 포함한다.
상기 비트 라인은 상기 반도체 기판 내에서 게이트 라인과 수직하는 방향으로 연장하는 라인 형상을 갖도록 형성한다.
상기 제1 접합 영역을 형성하는 단계는, 상기 반도체 기판의 표면 내에 제1 접합 영역용 이온주입층을 형성하는 단계; 및 상기 제1 접합 영역용 이온주입층이 아일랜드 형상을 갖도록 상기 제1 접합 영역용 이온주입층을 식각하는 단계;를 포함한다.
상기 제1 접합 영역을 형성하는 단계 후, 그리고, 상기 채널 영역과 제2 접합 영역을 차례로 형성하는 단계 전, 상기 제1 접합 영역이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 및 상기 제1 접합 영역이 노출되도록 상기 절연막을 CMP하는 단계;를 더 포함한다.
상기 채널 영역과 제2 이온주입층을 차례로 형성하는 단계는, 상기 제1 접합 영역이 형성된 반도체 기판 상에 실리콘막을 형성하는 단계; 및 상기 실리콘막에 대해 순차적으로 채널 영역 형성용 이온주입 공정과 제2 접합 영역 형성용 이온주입 공정을 수행하는 단계;를 포함한다.
상기 실리콘막은 500∼10000Å의 두께로 형성한다.
상기 실리콘막을 형성하는 단계와, 상기 채널 영역 형성용 이온주입 공정 및 상기 제2 접합 영역 형성용 이온주입 공정을 수행하는 단계는, 인-시튜로 수행한다.
상기 제2 접합 영역을 1차 식각하는 단계 후, 그리고, 상기 1차 식각된 제2 접합 영역을 2차 식각함과 아울러 상기 채널 영역을 식각하는 단계 전, 상기 1차 식각된 제2 접합 영역을 포함한 채널 영역 상에 절연막을 형성하는 단계; 및 상기 1차 식각된 제2 접합 영역이 노출되도록 상기 절연막을 CMP하는 단계;를 더 포함한다.
본 발명은 반도체 기판 상에 수직으로 적층되는 드레인 영역과 채널 영역 및 소오스 영역을 형성하며, 상기 채널 영역을 게이트 방향으로 연장하는 라인 타입으로 형성함으로써, 상기 채널 영역으로 이루어진 바디 부분이 플로팅되는 플로팅 바디 효과를 방지할 수 있다.
따라서, 본 발명은 기생 바이폴라 트랜지스터가 형성되는 것을 억제할 수 있으며, 이를 통해, 전력 손실을 감소시켜 트랜지스터 특성을 효과적으로 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 사시도이고, 도 2 및 도 3은 도 1의 X―X′선 및 Y―Y′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 1, 도 2 및 도 3에 도시된 바와 같이, 반도체 기판(100) 내에 비트 라인(102)이 형성되어 있으며, 상기 비트 라인(102)은 상기 반도체 기판(100) 내에서 일 방향으로 연장하는 라인 형상을 갖는다. 상기 비트 라인(102)은, 예컨대, 상대적으로 고농도를 갖는 N형 이온주입층으로 이루어진다.
상기 비트 라인(102) 상에는 수직으로 적층되는 제1 접합 영역(104)과, 채널 영역(110) 및 제2 접합 영역(112)이 형성되어 있다. 상기 제1 접합 영역(104)은, 예컨대, 드레인 영역이고, 상기 제2 접합 영역(112)은, 예컨대, 소오스 영역이다. 상기 제1 및 제2 접합 영역(104, 112)은, 바람직하게, N형 이온주입층으로 이루어지며, 상기 채널 영역(110)은, 바람직하게, P형 이온주입층으로 이루어진다.
여기서, 상기 제1 및 제2 접합 영역(104, 112)은 아일랜드 형상을 갖는 반면에, 상기 채널 영역(110)은 상기 비트 라인(102)과 수직하는 게이트 라인 방향으로 연장된 라인 형상을 갖는다. 상기 라인 형상을 갖는 채널 영역(110)에는 전압이 인가되며, 그러므로, 본 발명은 바디로 활용되는 상기 채널 영역(110)이 플로팅되는 플로팅 바디 현상을 방지할 수 있다.
상기 적층된 채널 영역(110)과 제2 접합 영역(112)의 양측벽에 게이트(124)가 형성되어 있다. 상기 게이트(124)는, 예컨대, 게이트 절연막(120)과 게이트 도전막(122)을 포함하는 구조를 갖는다.
여기서, 도 1, 도 2 및 도 3의 미설명된 도면부호 106은 제1 절연막을, 108은 제2 절연막을, 116은 제3 절연막을 각각 의미한다.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도이며, 도 5a 내지 도 5k 및 도 6a 내지 도 6k는 도 4a 내지 도 4k의 X―X′선 및 Y―Y′선에 각각 대응하는 본 발명의 실시예에 따른 반 도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a, 도 5a 및 도 6a를 참조하면, 반도체 기판(100) 내에 이온주입 공정을 수행하여 그 표면으로부터 차례로 배치되는 제1 접합 영역용 이온주입층(104a) 및 비트 라인용 이온주입층(102a)을 형성한다. 상기 제1 접합 영역용 이온주입층(104a)은, 예컨대, N형 이온주입층으로 형성하며, 상기 비트 라인용 이온주입층(102a)은, 예컨대, 상대적으로 고농도를 갖는 N형 이온주입층으로 형성한다.
도 4b, 도 5b 및 도 6b를 참조하면, 상기 제1 접합 영역용 이온주입층(104a)과 상기 비트 라인용 이온주입층을 비트 라인 방향으로 식각한다. 그 결과, 상기 반도체 기판(100) 상에 일 방향으로 연장하는 라인 형상을 갖는 비트 라인(102)이 형성된다. (102a→102)
도 4c, 도 5c 및 도 6c를 참조하면, 상기 비트 라인(102)이 형성된 반도체 기판(100) 상에 제1 절연막(106)을 형성한다. 그리고 나서, 상기 제1 접합 영역용 이온주입층(104a)이 노출되도록 상기 제1 절연막(106)을 CMP(Chemical Mechanical Polishing)한다.
도 4d, 도 5d 및 도 6d를 참조하면, 상기 노출된 제1 접합 영역용 이온주입층 및 상기 제1 절연막(106)을 게이트 라인 방향으로 식각한다. 그 결과, 상기 비트 라인(102) 상에 아일랜드 형상을 갖는 제1 접합 영역(104)이 형성된다. (104a→104) 상기 제1 접합 영역(104)은, 예컨대, 드레인 영역이다.
도 4e, 도 5e 및 도 6e를 참조하면, 상기 제1 접합 영역(104)이 형성된 반도체 기판(100) 상에 제2 절연막(108)을 형성한다. 그런 다음, 상기 제1 접합 영 역(104)이 노출되도록 상기 제2 절연막(108)을 CMP한다.
도 4f, 도 5f 및 도 6f를 참조하면, 상기 노출된 제1 접합 영역(104)과 제1 및 제2 절연막(106, 108) 상에 실리콘막을 형성한다. 상기 실리콘막은, 바람직하게, 500∼10000Å의 두께로 형성한다. 그리고 나서, 상기 실리콘막 내에 이온주입 공정을 수행하여 그 표면으로부터 차례로 배치되는 제2 접합 영역용 이온주입층(112a)과 채널 영역용 이온주입층(110a)을 형성한다. 상기 실리콘막의 형성과, 이온주입 공정은 인-시튜(In-Situ)로 수행해도 무방하다.
상기 제2 접합 영역용 이온주입층(112a)은, 예컨대, N형 이온주입층으로 형성하고, 상기 채널 영역용 이온주입층(110a)은, 예컨대, P형 이온주입층으로 형성한다.
한편, 도시하지는 않았으나, 제1 실리콘막을 형성하고, 상기 제1 실리콘막 내에 채널 영역용 이온주입층(110a)을 형성한 다음에, 상기 제1 실리콘막 상에 제2 실리콘막을 형성하고, 상기 제2 실리콘막 내에 제2 접합 영역용 이온주입층(112a)을 형성하는 것도 가능하다. 이때, 상기 제1 실리콘막의 형성과 채널 영역용 이온주입층(110a)을 형성하기 위한 이온주입 공정, 그리고, 상기 제2 실리콘막의 형성과 제2 접합 영역용 이온주입층(112a)을 형성하기 위한 이온주입 공정은 인-시튜로 수행할 수도 있으며, 동시에 수행하는 것도 가능하다.
도 4g, 도 5g 및 도 6g를 참조하면, 상기 제2 접합 영역용 이온주입층(112a) 상에 제1 마스크 패턴(114)을 형성한다. 상기 제1 마스크 패턴(114)은 비트 라인 방향으로 연장하는 라인 타입으로 형성한다.
이어서, 상기 제1 마스크 패턴(114)을 식각 마스크로 이용하여 상기 제2 접합 영역용 이온주입층(112a)을 1차 식각한다. 그 결과, 상기 제2 접합 영역용 이온주입층(112a)이 채널 영역용 이온주입층(110a) 상에서 상기 비트 라인 방향으로 연장하는 라인 형상으로 잔류된다.
도 4h, 도 5h 및 도 6h를 참조하면, 상기 제1 마스크 패턴을 제거한 다음, 상기 1차 식각된 제2 접합 영역용 이온주입층(112a) 및 채널 영역용 이온주입층(110a) 상에 제3 절연막(116)을 형성한다. 그리고 나서, 상기 1차 식각된 제2 접합 영역용 이온주입층(112a)이 노출되도록 상기 제3 절연막(116)을 CMP한다.
도 4i, 도 5i 및 도 6i를 참조하면, 상기 1차 식각된 제2 접합 영역용 이온주입층 및 제3 절연막(116) 상에 제2 마스크 패턴(118)을 형성한다. 상기 제2 마스크 패턴(118)은, 게이트 라인 방향으로 연장하는 라인 타입으로 형성한다. 이어서, 상기 제2 마스크 패턴(118)을 식각 마스크로 이용하여 상기 1차 식각된 제2 접합 영역용 이온주입층, 제3 절연막(116) 및 채널 영역용 이온주입층을 2차 식각한다.
그 결과, 상기 게이트 라인 방향으로 연장하는 라인 형상을 갖는 채널 영역(110)이 형성됨과 아울러, 상기 채널 영역(110) 상에 아일랜드 형상을 갖는 제2 접합 영역(112)이 형성된다. (110a→110, 112a→112) 상기 제2 접합 영역(112)은, 예컨대, 소오스 영역이다.
즉, 반도체 기판 상에 라인 형상을 갖는 채널 영역(110)의 상하부에 각각 아일랜드 형상을 갖는 제2 접합 영역(112)과 제1 접합 영역(112, 104)이 형성된다.
도 4j, 도 5j 및 도 6j를 참조하면, 상기 제2 마스크 패턴을 제거한 다음, 상기 제2 접합 영역(112)과 상기 채널 영역(110)을 포함하는 반도체 기판(100)의 결과물 상에 게이트 절연막(120)과, 게이트 도전막(122)을 차례로 형성한다.
도 4k, 도 5k 및 도 6k를 참조하면, 상기 게이트 도전막(122)과 게이트 절연막(120)을 식각하여, 상기 채널 영역과 제2 접합 영역의 양측벽에 게이트를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 게이트 라인 방향으로 연장하는 라인 형상의 채널 영역을 형성하고, 상기 채널 영역 상하부에 각각 아일랜드 형상을 갖는 소오스 영역 및 드레인 영역을 형성하며, 상기 채널 영역은 바디 부분으로 활용된다.
여기서, 본 발명에서는 상기 라인 형상을 갖는 채널 영역에 전압을 인가할 수 있으며, 그러므로, 본 발명은 상기 바디 부분이 플로팅되는 플로팅 바디 효과를 방지할 수 있다.
따라서, 본 발명은 기생 바이폴라 트랜지스터가 형성되는 것을 억제할 수 있고, 이러한 기생 바이폴라 트랜지스터에 의해 발생되는 래치-업 현상을 억제할 수 있으며, 이를 통해, 전력 손실을 감소시킬 수 있다.
그러므로, 본 발명은 트랜지스터 특성을 용이하게 제어하여 트랜지스터 특성을 향상시킬 수 있으며, 이에 따라, 반도체 소자 특성 및 신뢰성을 효과적을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 사시도.
도 2는 도 1의 X―X′선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3은 도 1의 Y―Y′선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도.
도 5a 내지 도 5k는 도 4a 내지 도 4k의 X―X′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6a 내지 도 6k는 도 4a 내지 도 4k의 Y―Y′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 비트 라인
104 : 제1 접합 영역 110 : 채널 영역
112 : 제2 접합 영역 120 : 게이트 절연막
122 : 게이트 도전막 124 : 게이트

Claims (15)

  1. 반도체 기판 내에 일 방향으로 연장하도록 형성된 비트 라인;
    상기 비트 라인 상에 수직으로 적층된 제1 접합 영역과 채널 영역 및 제2 접합 영역; 및
    상기 채널 영역 및 제2 접합 영역의 양측벽에 형성된 게이트;
    를 포함하며,
    상기 채널 영역에 전압이 인가되어 바디로 활용되는 상기 채널 영역이 플로팅되는 플로팅 바디 현상이 방지되도록, 상기 채널 영역은 상기 비트 라인과 수직하는 게이트 라인 방향으로 연장된 라인 형상을 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 접합 영역은 아일랜드 형상을 갖는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 기판 상에 아일랜드 형상을 갖는 제1 접합 영역을 형성하는 단계;
    상기 제1 접합 영역이 형성된 반도체 기판 상에 채널 영역과 제2 접합 영역을 차례로 형성하는 단계;
    상기 제2 접합 영역이 비트 라인 방향으로 연장하는 라인 형상을 갖도록 상기 제2 접합 영역을 1차 식각하는 단계;
    상기 1차 식각된 제2 접합 영역이 아일랜드 형상을 갖도록 상기 제2 접합 영역을 2차 식각함과 아울러 상기 채널 영역이 게이트 라인 방향으로 연장하는 라인 형상을 갖도록 상기 채널 영역을 식각하는 단계; 및
    상기 2차 식각된 제2 접합 영역과 상기 식각된 채널 영역의 양측벽에 게이트를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1 접합 영역을 형성하는 단계 전,
    상기 반도체 기판 내에 비트 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 비트 라인은 상기 반도체 기판 내에서 게이트 라인과 수직하는 방향으로 연장하는 라인 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제1 접합 영역을 형성하는 단계는,
    상기 반도체 기판의 표면 내에 제1 접합 영역용 이온주입층을 형성하는 단계; 및
    상기 제1 접합 영역용 이온주입층이 아일랜드 형상을 갖도록 상기 제1 접합 영역용 이온주입층을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 제1 접합 영역을 형성하는 단계 후, 그리고, 상기 채널 영역과 제2 접합 영역을 차례로 형성하는 단계 전,
    상기 제1 접합 영역이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 및
    상기 제1 접합 영역이 노출되도록 상기 절연막을 CMP하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 채널 영역과 제2 이온주입층을 차례로 형성하는 단계는,
    상기 제1 접합 영역이 형성된 반도체 기판 상에 실리콘막을 형성하는 단계; 및
    상기 실리콘막에 대해 순차적으로 채널 영역 형성용 이온주입 공정과 제2 접합 영역 형성용 이온주입 공정을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 실리콘막은 500∼10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 실리콘막을 형성하는 단계와, 상기 채널 영역 형성용 이온주입 공정 및 상기 제2 접합 영역 형성용 이온주입 공정을 수행하는 단계는, 인-시튜로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 7 항에 있어서,
    상기 제2 접합 영역을 1차 식각하는 단계 후, 그리고, 상기 1차 식각된 제2 접합 영역을 2차 식각함과 아울러 상기 채널 영역을 식각하는 단계 전,
    상기 1차 식각된 제2 접합 영역을 포함한 채널 영역 상에 절연막을 형성하는 단계; 및
    상기 1차 식각된 제2 접합 영역이 노출되도록 상기 절연막을 CMP하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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