KR20080039125A - 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 커런트(Current) 및 바디 효과(Body Effect)를 개선시킬 수 있는 수직형 트랜지스터(Vertical Transistor)를 구비한 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 수직형 트랜지스터를 구비한 반도체 소자는, 실리콘 기판; 상기 실리콘 기판 상에 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역; 상기 드레인 영역 아래의 실리콘 기판 부분 내에 일방향으로 연장되게 형성된 매몰형 비트라인; 상기 적층된 드레인 영역과 채널 영역 및 소오스 영역의 양측벽에 게이트절연막의 개재 하에 형성된 게이트; 및 상기 게이트가 형성된 결과물 상에 소오스 영역의 표면이 노출되도록 형성된 절연막;을 포함하는 것을 특징으로 한다.
Description
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
100,200 : 실리콘 기판 102,202 : 웰
104,204 : 비트라인 106,206 : 제2절연막
110,210 : 드레인 영역 112,212 : 채널 영역
114,214 : 소오스 영역 116,216 : 게이트절연막
118,218 : 게이트도전막 120,220 : 게이트
230 : 수직형 트랜지스터
본 발명은 수직형 트랜지스터(Vertical Transister)를 구비한 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 커런트(Current) 및 바디 효과(Body Effect)를 개선시킬 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체 소자 내에 형성되는 트랜지스터 및 비트라인 등을 구성시키는 방법에는 다양한 제조 기술이 사용되고 있는데, 최근에는 실리콘 기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스형 전계 효과 트랜지스터(MOS FET : Metal Oxide Semiconductor Field Effect Transistor)를 점차적으로 많이 사용하고 있는 실정이다.
상기 모스형 트랜지스터는 셀 영역과 주변회로 영역으로 구분되어져서 트랜지스터를 각각 형성하도록 하는 공정을 적용하는 것으로서, 실리콘 기판 상에 게이트절연막과 게이트도전막을 적층함으로써 형성된다. 이때, 상기 게이트도전막은 통상 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 이루어진다.
한편, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라, 근래의 반도체 산업은 반도체 소자의 집적도를 향상시키며, 동작 속도 및 수율을 증가시키는 방향으로 나아가게 되었다.
이에, 기존의 트랜지스터가 갖는 반도체 소자의 집적도 및 커런트(Current) 측면에서의 한계를 극복하기 위해 수직형 트랜지스터(Vertical Transister)가 제안된 바 있다.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 기판 내에 형성된 소오스/드레인 영역으로 구성되어 수평 방향의 채널(Channel Length)이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스/드레인 영역으로 구성되어 수직 방향의 채널이 형성된다.
그러나, 종래의 수직형 트랜지스터의 경우에는 셀 영역에 상기 수직형 트랜지스터 구조를 구현하기 어려울 뿐 아니라, 소오스 영역과 기판 간의 역 바이어스(Rverse Bias)에 의해 바디 효과(Body Effect)가 발생한다.
따라서, 본 발명은 트랜지스터의 바디 효과(Body Effect)를 개선시킬 수 있는 수직형 트랜지스터를 구비한 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자는, 실리콘 기판; 상기 실리콘 기판 상에 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역; 상기 드레인 영역 아래의 실리콘 기판 부분 내에 일방향으로 연장되게 형성된 매몰형 비트라인; 상기 적층된 드레인 영역과 채널 영역 및 소오스 영역의 양측벽에 게이트절연막의 개재 하에 형성된 게이트; 및 상기 게이트가 형성된 결과물 상에 소오스 영역의 표면이 노출되도록 형성된 절연막;을 포함하는 것을 특징으로 한다.
여기서, 상기 소오스 영역 및 드레인 영역은 고농도의 제1도전형 불순물 이온주입층으로 이루어지고, 상기 채널 영역은 고농도의 제2도전형 불순물 이온주입층으로 이루어지며, 상기 매몰형 비트라인은 상기 소오스 영역 및 드레인 영역 보다 더 고농도의 제1도전형 불순물 이온주입층으로 이루어진 것을 특징으로 한다.
상기 드레인 영역은 상기 매몰형 비트라인의 전면 상에 배치되면서 그 표면의 일부 두께 상에 게이트절연막의 개재 하에 게이트가 형성된 구조를 갖는 것을 특징으로 한다.
상기 매몰형 비트라인 아래의 실리콘 기판 부분 내에 형성된 저농도의 제2도전형 불순물 이온주입층으로 이루어진 웰을 더 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법은, 실리콘 기판 내에 그 표면으로부터 차례로 배치되게 제1도전형의 제1이온주입층, 제2도전형의 제2이온주입층, 제1도전형의 제3이온주입층 및 제1도전형의 제4이온주입층을 형성하는 단계; 상기 제1 내지 제4 이온주입층을 식각해서 일방향으로 연장하는 제1도전형의 제4이온주입층으로 이루어진 매몰형 비트라인을 포함하는 적층 패턴들을 형성하는 단계; 상기 적층 패턴들 사이를 매립하도록 제1절연막을 형성하는 단계; 상기 적층 패턴에서의 제1도전형의 제1이온주입층, 제2도전형의 제2이온주입층 및 일부 두께의 제1도전형의 제3이온주입층을 식각해서 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역을 형성하는 단계; 상기 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역의 양측벽에 게이트절연막을 개재해서 게이트를 형성하는 단계; 및 상기 게이트가 형성된 기판 결과물 상에 소오스 영역이 노출되도록 제2절연막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 제1도전형의 제1이온주입층 및 제3이온주입층은 n형 불순물을 고농도로 이온주입하여 형성하고, 상기 제2도전형의 제2이온주입층은 p형 불순물을 고농도로 이온주입하여 형성하며, 상기 제1도전형의 제4이온주입층은 n형 불순물을 상기 제1도전형의 제1 및 제2 이온주입층 보다 더 고농도로 이온주입하여 형성하는 것을 특징으로 한다.
상기 제1도전형의 제1이온주입층은 n형 불순물을 1×1012∼1×1015이온/cm2의 도우즈와 10∼50K의 에너지로 이온주입하여 형성하는 것을 특징으로 한다.
상기 제2도전형의 제2이온주입층은 p형 불순물을 1×1012∼1×1015이온/cm2의 도우즈와 10∼150K의 에너지로 이온주입하여 형성하는 것을 특징으로 한다.
상기 제1도전형의 제3이온주입층은 n형 불순물을 1×1012∼1×1015이온/cm2의 도우즈와 100∼150K의 에너지로 이온주입하여 형성하는 것을 특징으로 한다.
상기 제1도전형의 제4이온주입층은 n형 불순물을 1×1016∼1×1020이온/cm2의 도우즈와 150∼300K의 에너지로 이온주입하여 형성하는 것을 특징으로 한다.
상기 제1 내지 제4 이온주입층은 상기 실리콘 기판 상에 버퍼용 절연막을 형성한 상태로 n형 및 p형 불순물을 이온주입해서 형성하는 것을 특징으로 한다.
상기 제1 내지 제4 이온주입층을 형성하기 위한 n형 및 p형 불순물의 이온주입 후, 불순물 농도의 변화가 방지되도록 급속 열처리하는 단계를 더 포함하는 것을 특징으로 한다.
상기 적층 패턴들 사이를 매립하도록 절연막을 형성하는 단계는, 상기 적층 패턴들을 덮도록 기판 상에 절연막을 형성하는 단계; 상기 적층 패턴이 노출되도록 상기 절연막을 CMP하는 단계; 및 상기 매몰형 비트라인의 상부에 형성된 절연막 부분을 제거하는 단계;로 구성되는 것을 특징으로 한다.
상기 게이트절연막을 개재해서 게이트를 형성하는 단계는, 상기 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역이 형성된 기판 결과물에 산소를 이온주입하는 단계; 상기 산소가 이온주입된 기판 결과물을 열산화시켜 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역의 표면에 산소 이온주입이 이루어진 영역에서의 두께가 두꺼운 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 및 상기 게이트도전막과 게이트절연막을 이방성 식각하는 단계;를 포함하는 것을 특징으로 한다.
상기 게이트도전막과 게이트절연막의 이방성 식각은 상기 드레인 영역의 표면 일부 두께가 함께 식각되는 과도 식각으로 수행하는 것을 특징으로 한다.
상기 제1 내지 제4 이온주입층의 형성 단계시, 상기 제1도전형의 제4이온주입층 아래에 제2도전형의 제5이온주입층을 더 형성하는 것을 특징으로 한다.
상기 제2도전형의 제5이온주입층은 p형 불순물을 1×1011∼1×1013이온/cm2의 도우즈와 300∼1000K의 에너지로 이온주입하여 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 매몰형 비트 라인이 형성된 실리콘 기판 상에 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역을 형성한 후, 상기 적층된 드레인 영역과 채널 영역 및 소오스 영역 양측벽에 게이트를 형성함으로써 수직형 트랜지스터를 형성한다.
이렇게 하면, 상기 비트라인이 트랜지스터 하부에 매몰된 수직형 트랜지스터가 형성되어 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 상기 적층된 드레인 영역과 채널 영역 및 소오스 영역 양측벽에 게이트가 형성되어 두 개의 수직형 트랜지스터를 형성할 수 있으므로 커런트(Current) 및 바디 효과(Body Effect)를 개선할 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 단면도로서, 이를 설명하면 다음과 같다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자는, 실리콘 기판(100), 상기 실리콘 기판(100) 상에 수직으로 적층된 드레인 영역(110)과 채널 영역(112) 및 소오스 영역(114), 상기 드레인 영역(110) 아래의 실리콘 기판(100) 부분 내에 일방향으로 연장되게 형성된 매몰형 비트라인(104), 상기 적층된 드레인 영역(110)과 채널 영역(112) 및 소오스 영역(114)의 양측벽에 게이트절연막(116)의 개재 하에 형성된 게이트(120) 및 상기 게이트(120)가 형성된 결과물 상에 소오스 영역(114)의 표면이 노출되도록 형성된 절연막(106)으로 구성된다.
이때, 상기 소오스 영역(114) 및 드레인 영역(110)은 고농도의 제1도전형 불순물 이온주입층으로 이루어지고, 상기 채널 영역(112)은 고농도의 제2도전형 불순물 이온주입층으로 이루어지며, 상기 매몰형 비트라인(104)은 상기 소오스 영 역(114) 및 드레인 영역(110) 보다 더 고농도의 제1도전형 불순물 이온주입층으로 이루어진다.
그리고, 상기 드레인 영역(110)은 상기 매몰형 비트라인(104)의 전면 상에 배치되면서, 그 표면의 일부 두께 상에 게이트절연막(116)과 게이트도전막(118)으로 이루어진 게이트(120)가 형성된 구조를 갖는다.
또한, 상기 매몰형 비트라인(104) 아래의 실리콘 기판(100) 부분 내에 형성된 저농도의 제2도전형 불순물 이온주입층으로 이루어진 웰(102)을 더 포함한다.
여기서, 본 발명은 상기 적층된 드레인 영역(110)과 채널 영역(112) 및 소오스 영역(114)의 양측벽에 게이트(120)을 형성함으로써, 상기 게이트(120)과 소오스 및 드레인 영역(114,110)으로 구성된 두 개의 수직형 트랜지스터(130)를 형성할 수 있으며, 이를 통해, 반도체 소자의 집적도를 향상시킴과 아울러 커런트 및 바디 효과를 개선할 수 있다.
이하에서는, 도 2a 내지 도 2e를 참조하여 본 발명의 실시예에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법을 보다 상세하게 설명하도록 한다.
도 2a를 참조하면, 실리콘 기판(200) 상에 산화막, 또는, 질화막으로 버퍼용 절연막(도시안됨)을 증착한 후, 상기 버퍼용 절연막이 형성된 기판(200) 결과물에 대해 p형 및 n형 불순물 이온주입을 수행한다.
상기 이온주입시 p형 불순물로는 B, BF2, In 등을 사용하고, n형 불술물로는 P, As, Sb 등을 사용하며, 상기 이온주입을 통해 기판(200) 내에는, 그 표면으로부 터 차례로 배치되는 소오스 영역(214), 채널 영역(212), 드레인 영역(210), 비트라인(204) 및 웰(202)이 형성된다.
이때, 소오스 영역(214)은 n형 불순물을 고농도, 바람직하게는, 1×1012∼1×1015이온/cm2 정도의 도우즈와 10∼50K 정도의 에너지로 이온주입하여 형성하고, 상기 채널 영역(212)은 p형 불순물을 고농도, 바람직하게는, 1×1012∼1×1015이온/cm2 정도의 도우즈와 10∼150K 정도의 에너지로 이온주입하여 형성하며, 상기 드레인 영역(210)은 n형 불순물을 고농도, 바람직하게는, 1×1012∼1×1015이온/cm2 정도의 도우즈와 100∼150K 정도의 에너지로 이온주입하여 형성한다.
또한, 상기 비트라인(204)은 n형 불순물을 상기 소오스 및 드레인 영역(214,210) 보다 더 고농도, 바람직하게는, 1×1016∼1×1020이온/cm2 정도의 도우즈와 150∼300K 정도의 에너지로 이온주입하여 형성하며, 상기 웰(202)은 p형 불순물을 저농도, 바람직하게는, 1×1011∼1×1013이온/cm2 정도의 도우즈와 300∼1000K 정도의 에너지로 이온주입하여 형성한다.
그리고, 상기 이온주입을 수행한 후에, p형 및 n형 불순물 농도의 변화가 방지되도록 기판(200) 결과물에 대해 급속 열처리(Rapid Thermal Annealing : RTA)를 수행함이 바람직하다.
다음으로, 상기 기판(200) 표면의 버퍼용 절연막을 제거한 후, 도시되지는 않았지만, 상기 소오스 영역(214), 채널 영역(212), 드레인 영역(210) 및 비트라인(204)을 식각한 후, 기판(200) 결과물을 덮도록 제1절연막(도시안됨)을 형성하고 나서, 상기 소오스 영역(214)이 노출되도록 상기 제1절연막을 CMP(Chemical Mechanical Polishing)를 통해 평탄화한다.
도 2b를 참조하면, 상기 소오스 영역(214), 채널 영역(212) 및 일부 두께의 드레인 영역(210)을 식각해서, 상기 기판(200) 상에 수직으로 적층된 패턴을 형성한다.
도 2c를 참조하면, 상기 수직으로 적층된 패턴이 형성된 기판(200) 결과물에 대해 산소 이온주입을 수행한 다음, 상기 산소가 이온주입된 기판(200) 결과물을 열산화시켜 상기 적층된 패턴의 양측벽을 포함한 기판(200) 표면 상에 게이트절연막(216)을 형성한다.
여기서, 상기 게이트절연막(216)은 산소 이온주입이 이루어진 영역에서 더 두껍게 형성되며, 이를 통해, 후속으로 형성되는 수직형 트랜지스터와 하부 도전패턴과의 절연을 효과적으로 할 수 있다.
도 2d를 참조하면, 상기 게이트절연막(216) 상에 게이트도전막(218)을 형성한다. 상기 게이트도전막(218)은 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 형성한다.
이어서, 상기 게이트도전막(218)과 게이트절연막(216)을 이방성 식각하여 상기 소오스 영역(214), 채널 영역(212) 및 드레인 영역(210)이 수직으로 적층된 패턴의 양측벽에 게이트(220)를 형성한다. 이때, 상기 게이트도전막(218)과 게이트절 연막(216)의 이방성 식각은 상기 드레인 영역(210)의 표면 일부 두께가 함께 식각되는 과도 식각으로 수행한다.
즉, 상기 기판(200) 상에는 상기 기판(200)과 수직방향으로 채널이 형성되는 수직형 트랜지스터(230)가 형성되며, 하나의 적층된 패턴에는 두 개의 수직형 트랜지스터(230)가 형성된다.
따라서, 본 발명은 상기 비트라인(204)이 트랜지스터 하부에 매몰된 수직형 트랜지스터(230)를 형성함으로써 반도체 소자의 집적도를 향상시킴과 아울러, 두 개의 수직형 트랜지스터(230)를 형성할 수 있으므로 커런트 및 바디 효과를 개선할 수 있다.
도 2e를 참조하면, 상기 수직형 트랜지스터(230)가 형성된 기판(200) 결과물 상에 제2절연막(206)을 증착한 후, 소오스 영역(214)이 노출되도록 상기 제2절연막(206)을 CMP한다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 수직형 트랜지스터를 형성함으로써 반도체 소자의 집적도를 향상시킬 수 있을 뿐 아니라, 상기 수직형 트랜지스터를 두 개 형성함으로써 커런트 및 바디 효과를 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판과 수직하는 방향으로 채널이 형성되는 수직형 트랜지스터를 형성함으로써, 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명은 하나의 채널에 두 개의 수직형 트랜지스터를 형성함으로써, 커런트(Current) 및 바디 효과(Body Effect)를 개선할 수 있다.
Claims (17)
- 실리콘 기판;상기 실리콘 기판 상에 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역;상기 드레인 영역 아래의 실리콘 기판 부분 내에 일방향으로 연장되게 형성된 매몰형 비트라인;상기 적층된 드레인 영역과 채널 영역 및 소오스 영역의 양측벽에 게이트절연막의 개재 하에 형성된 게이트; 및상기 게이트가 형성된 결과물 상에 소오스 영역의 표면이 노출되도록 형성된 절연막;을 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
- 제 1 항에 있어서,상기 소오스 영역 및 드레인 영역은 고농도의 제1도전형 불순물 이온주입층으로 이루어지고, 상기 채널 영역은 고농도의 제2도전형 불순물 이온주입층으로 이루어지며, 상기 매몰형 비트라인은 상기 소오스 영역 및 드레인 영역 보다 더 고농도의 제1도전형 불순물 이온주입층으로 이루어진 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
- 제 1 항에 있어서,상기 드레인 영역은 상기 매몰형 비트라인의 전면 상에 배치되면서 그 표면의 일부 두께 상에 게이트절연막의 개재 하에 게이트가 형성된 구조를 갖는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
- 제 1 항에 있어서,상기 매몰형 비트라인 아래의 실리콘 기판 부분 내에 형성된 저농도의 제2도전형 불순물 이온주입층으로 이루어진 웰을 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자.
- 실리콘 기판 내에 그 표면으로부터 차례로 배치되게 제1도전형의 제1이온주입층, 제2도전형의 제2이온주입층, 제1도전형의 제3이온주입층 및 제1도전형의 제4이온주입층을 형성하는 단계;상기 제1 내지 제4 이온주입층을 식각해서 일방향으로 연장하는 제1도전형의 제4이온주입층으로 이루어진 매몰형 비트라인을 포함하는 적층 패턴들을 형성하는 단계;상기 적층 패턴들 사이를 매립하도록 제1절연막을 형성하는 단계;상기 적층 패턴에서의 제1도전형의 제1이온주입층, 제2도전형의 제2이온주입층 및 일부 두께의 제1도전형의 제3이온주입층을 식각해서 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역을 형성하는 단계;상기 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역의 양측벽에 게이트절연막을 개재해서 게이트를 형성하는 단계; 및상기 게이트가 형성된 기판 결과물 상에 소오스 영역이 노출되도록 제2절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1도전형의 제1이온주입층 및 제3이온주입층은 n형 불순물을 고농도로 이온주입하여 형성하고, 상기 제2도전형의 제2이온주입층은 p형 불순물을 고농도로 이온주입하여 형성하며, 상기 제1도전형의 제4이온주입층은 n형 불순물을 상기 제1도전형의 제1 및 제2 이온주입층 보다 더 고농도로 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1도전형의 제1이온주입층은 n형 불순물을 1×1012∼1×1015이온/cm2의 도우즈와 10∼50K의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제2도전형의 제2이온주입층은 p형 불순물을 1×1012∼1×1015이온/cm2의 도우즈와 10∼150K의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1도전형의 제3이온주입층은 n형 불순물을 1×1012∼1×1015이온/cm2의 도우즈와 100∼150K의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1도전형의 제4이온주입층은 n형 불순물을 1×1016∼1×1020이온/cm2의 도우즈와 150∼300K의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제1 내지 제4 이온주입층은 상기 실리콘 기판 상에 버퍼용 절연막을 형성한 상태로 n형 및 p형 불순물을 이온주입해서 형성하는 것을 특징으로 하는 수직 형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제1 내지 제4 이온주입층을 형성하기 위한 n형 및 p형 불순물의 이온주입 후, 불순물 농도의 변화가 방지되도록 급속 열처리하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 적층 패턴들 사이를 매립하도록 절연막을 형성하는 단계는,상기 적층 패턴들을 덮도록 기판 상에 절연막을 형성하는 단계;상기 적층 패턴이 노출되도록 상기 절연막을 CMP하는 단계; 및상기 매몰형 비트라인의 상부에 형성된 절연막 부분을 제거하는 단계;로 구성되는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 게이트절연막을 개재해서 게이트를 형성하는 단계는,상기 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역이 형성된 기판 결과물에 산소를 이온주입하는 단계;상기 산소가 이온주입된 기판 결과물을 열산화시켜 수직으로 적층된 드레인 영역과 채널 영역 및 소오스 영역의 표면에 산소 이온주입이 이루어진 영역에서의 두께가 두꺼운 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 및상기 게이트도전막과 게이트절연막을 이방성 식각하는 단계;를 포함하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 게이트도전막과 게이트절연막의 이방성 식각은 상기 드레인 영역의 표면 일부 두께가 함께 식각되는 과도 식각으로 수행하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 제1 내지 제4 이온주입층의 형성 단계시, 상기 제1도전형의 제4이온주입층 아래에 제2도전형의 제5이온주입층을 더 형성하는 것을 특징으로 하는 수직형 트랜지스터를 구비한 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 제2도전형의 제5이온주입층은 p형 불순물을 1×1011∼1×1013이온/cm2의 도우즈와 300∼1000K의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 수직 형 트랜지스터를 구비한 반도체 소자의 제조방법.
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