KR100606288B1 - 자기정렬 공정을 이용한 고집적 ｖｄｍｏｓ 트랜지스터제조 방법 - Google Patents

자기정렬 공정을 이용한 고집적 ｖｄｍｏｓ 트랜지스터제조 방법 Download PDF

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Abstract

본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지

Description

자기정렬 공정을 이용한 고집적 ＶＤＭＯＳ 트랜지스터 제조 방법{Self-aligned Process for Fabricating High Density VDMOS Transistor}
도 1은 종래의 VDMOS 트랜지스터의 단면도이다.
도 2는 본 발명의 실시예에 따른 VDMOS 트랜지스터에 대한 단면도이다.
도 3a 내지 도 3m은 본 발명에 실시예에 따른 VDMOS 트랜지스터를 제조 공정별로 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1: n+형(또는 p+형)반도체 기판[n+ type(or p+ type) semiconductor substrate]
2: n-형(또는 p-형) 에피텍셜 층[n- type(or p- type) epitaxial layer]
3: 필드산화막[field oxide]
4: 게이트 절연막[gate dielectric]
5: 게이트 전도성 물질[gate conductive material]
9: 절연막[dielectric material]
10: 컨택홀[contact hole]
11: 금속 전극[metal]
12: 뒷면 금속 전극[back-side metal]
13: 제 1 완충산화막[1st buffer oxide]
14: 식각 방지용 제 1 절연막[1st etch stop layer]
15: 제 1 희생층[1st sacrificial layer]
16: 게이트 영역[gate region]
17: 제 1 희생층 측면[side of 1st sacrificial layer]
18: 식각 방지용 제 2 절연막 스페이서[etch stop dielectric spacer]
19: 제 2 희생층[2nd sacrificial layer]
20: p- 바디(또는 n- 바디)[p- body(or n- body)]
21: n+ 소스(또는 p+ 소스)[n+ source(or p+ source)]
22: 제 3 희생막 스페이서[3rd sacrificial spacer]
23: 제 2 완충산화막[2nd buffer oxide]
24: 폴리실리콘 상부 산화막[top oxide of polysilicon]
25: p+ 벌크(또는 n+ 벌크)[p+ bulk(or n+ bulk)]
26: 게이트 금속 배선[gate metal]
27: 소스 금속 배선[source metal]
본 발명은 고집적도의 VDMOS 트랜지스터를 2번의 포토 마스크 작업으로 제작 할 수 있는 단순화된 VDMOS 트랜지스터 제조 방법에 관한 것이다.
1970년대 이후로 폴리실리콘 DMOS(Double Diffused MOS) 기술을 기반으로 한 수직형 개별 전력소자의 상용화가 이루어지고 있으며, 대용량의 전력 전달과 고속 스위칭 능력이 요구되는 전력 변환 및 전력 제어시스템의 파워 IC(Integrated Circuits) 제품, 하드디스크 드라이브(HDD), 비디오 테이프 레코더(VTR) 등의 다방면에서 디모스(DMOS) 소자가 사용되고 있다. 이러한 DMOS는 LDMOS(Lateral Double Diffused MOS), VDMOS(Vertical Double Diffused MOS), TDMOS(Trench Double Diffused MOS), VMOS(Vertical MOS) 등 다양한 형태의 전력소자로 개발되어 왔으며, 각각의 전력소자는 사용 전력, 전압 및 스위칭 속도 등에 따라 선별하여 사용된다. 그 가운데, VDMOS 트랜지스터를 제작하기 위해서는 일반적으로 6~8회의 마스킹 작업이 필요하며, 가격 경쟁력이 있는 제품을 다량으로 제작하기 위해서는 공정의 단순화가 필연적이다.
도 1은 종래의 대표적인 수직형 VDMOS의 단면도이다. 도 1에서 수직형 VDMOS는 n- 채널 VDMOS로 형성되어 있다.
도 1에 도시한 바와 같이, 종래의 수직형 n- 채널 VDMOS 트랜지스터는 n+ 반도체 기판(1) 상에 n-형 에피텍셜 층(2)을 형성한 후 첫번째 마스킹 작업으로 소자간 분리(Isolation)를 위한 트랜치(Trench) 또는 LOCOS(Local Oxidation of Silicon) 공정으로 필드산화막(3)을 형성한다. 그리고 게이트 절연막(4)와 게이트 전도성 물질로 사용되는 폴리실리콘(5)을 차례로 증착한 후 두번째 마스킹 작업으로 게이트를 패터닝하고, 문턱전압을 결정하는 p- 바디(Body) 영역(6) 형성을 위한 이온주입과 열처리 공정을 진행한다. 이때 바디 영역(6)은 게이트에 자기 정렬 방법으로 형성되어 문턱전압의 균일도를 향상시킨 것이다. 세번째 마스킹 작업으로 n+ 이온주입과 열처리 공정을 통해 n+ 소스(7)를 형성한다. 이때 소스 영역은 게이트에 자기 정렬 되지만 후속으로 진행될 p+ 벌크(bulk) 영역과는 자기 정렬되지 않으므로 집적도가 떨어지는 단점이 있다. 연속하여 p+ 벌크 영역(8)을 형성하기 위한 네번째 마스크 작업과 이온주입 및 열처리 공정을 진행하고, 절연막(9) 증착, 컨택홀(Contact Hole, 10), 금속 전극(Metal, 11), 뒷면 금속 전극(Back-side Metal, 12)을 형성한다.
상술한 종래의 VDMOS 트랜지스터는 문턱전압을 결정하는 바디 영역과 소스 영역을 게이트에 자기 정렬 방법으로 형성하여 문턱전압의 균일도를 향상시킨 것이지만, 여전히 소스 영역과 바디 영역에 접촉되는 벌크 영역 형성을 위한 마스킹 작업이 필요하고, 금속 배선 형성을 위하여 컨택홀 및 메탈 패터닝을 위한 마스킹 작업이 필요하여, 최소 6번 이상의 마스킹 작업이 필요하므로 공정수가 많고 공정기간이 길며, 집적도가 떨어지는 단점이 있다.
본 발명의 주된 목적은 개량된 자기정렬 공정(Self-aligned Process)을 이용하고, 금속 증착시 발생하는 스텝 커버리지(Step Coverage)를 이용하여 컨택(Contact) 및 메탈의 마스킹 작업을 생략하고 2번의 마스킹 작업만으로 고집적도의 VDMOS(Vertical Double Diffused Metal Oxide Semiconductor)를 제작할 수 있는 고 집적 VDMOS 트랜지스터 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명의 제 1 측면에서는 희생막을 증착하고 게이트가 형성될 부분을 패터닝(Patterning)하여 희생막을 식각하고, 게이트 산화막, 게이트용 폴리실리콘 및 희생막을 증착한 후 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back)의 방법으로 게이트를 형성하는 단계를 포함하는 고집적 VDMOS 트랜지스터의 제조 방법을 제공한다.
바람직하게, 상기 게이트를 형성하는 단계는 희생막 식각시 5~40도의 기울기를 가지게 식각하여 최종 형성된 게이트의 모양이 역사다리꼴이 되도록 형성하는 단계를 포함한다. 이 단계에 따르면, 후속 메탈 증착시 스텝 커버리지(Step Coverage) 특성을 나쁘게 하여 게이트와 소스간의 메탈 배선 분리를 용이하게 한다.
본 발명의 제 2 측면에서는 소스 이온주입을 마스크 없이 진행하여 게이트에 자기정렬되게(self-aligned) 하고, 희생 스페이서를 형성한 후 벌크영역의 실리콘을 식각하여 소스 이온주입 불순물(Dopant, 이하 "도펀트"라고 한다)를 제거하고 벌크영역 형성을 위한 이온주입을 마스크 없이 수행하는 단계를 포함하는 고집적 VDMOS 트랜지스터의 제조 방법을 제공한다. 이 단계에 따르면, 제작 공정이 단순화되고 집적도가 향상된다.
본 발명의 제 3 측면에서는 실리콘 기판 보다 폴리실리콘 위에 더 두껍게 산 화막이 형성되는 특성을 이용하여 벌크 영역 실리콘 식각 전 산화공정을 진행하고, 폴리실리콘 상부의 산화막을 하드마스크로 하여 벌크 영역의 실리콘을 식각하는 단계를 포함하는 고집적 VDMOS 트랜지스터의 제조 방법을 제공한다.
본 발명의 제 4 측면에서는 벌크 영역 형성을 위하여 사용된 희생 스페이서를 제거하여 메탈 전극이 소스와 벌크에 동시에 접촉되도록 하는 단계를 포함하는 고집적 VDMOS 트랜지스터의 제조 방법을 제공한다.
본 발명의 제 5 측면에서는 메탈 증착시 나쁜 스텝 커버리지(Step Coverage) 특성을 이용하여, 증착 후 별도의 마스킹 작업 없이 습식각(wet etch)함으로써 게이트와 소스간의 메탈을 분리하는 단계를 포함하는 고집적 VDMOS 트랜지스터의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 실시예에 따른 VDMOS 트랜지스터에 대한 단면도이다. 그리고, 도 3a 내지 도 3m은 본 발명에 실시예에 따른 VDMOS 트랜지스터를 제조 공정별로 설명하기 위한 공정 순서도이다. 도 2 및 도 3a 내지 도 3m에는 n+형(또는 p+형) 반도체 기판(1) 위에 10~ 100um의 n-형(또는 p-형) 에피텍셜 층(2)이 형성된 실리콘 기판을 사용한 수직형 VDMOS 트랜지스터에 대한 제작 예가 도시되어 있다. 수평형 VDMOS의 경우 p형(또는 n형) 기판 위에 n+(또는 p+) 매몰층 및 n-(또는 p-) 에피텍셜 층이 형성된 실리콘 웨이퍼를 사용할 수 있다.
먼저, 도 3a에 도시한 바와 같이, 첫번째 마스킹 작업으로 일반적인 트랜치 아이솔레이션(Trench Isolation) 공정 또는 LOCOS(Local Oxidation of Silicon) 공정을 이용하여 소자간 격리를 위한 500~2000㎚의 필드 산화막(3)을 형성하고, 10~100㎚의 완충산화막(buffer oxide, 13)을 성장시키고, 10~100㎚의 식각 방지용 제 1 절연막(1st etch stop layer, 14)과 200~2000㎚의 제 1 희생층(1st sacrificial layer, 15)을 차례로 증착한다. 여기서, 제 1 절연막(14) 및 제 1 희생층(15)은 예를 들어 Si3N4 및 CVD oxide로 형성된다.
다음, 도 3b에 도시한 바와 같이, 두번째 마스킹 작업으로 게이트가 형성될 부분(16)의 제 1 희생층(15)을 식각하여 제거한다. 이때 후속 메탈 배선의 분리를 용이하게 하기 위해서는 식각된 제 1 희생층 측면(17)의 기울기가 5~40도 정도가 되게 한다.
다음, 도 3c에 도시한 바와 같이, 식각 방지용 제 2 절연막(2nd sacrificial layer)을 100~1000㎚ 증착한 후 식각하여 게이트가 형성될 부분 측벽에 스페이서(spacer, 18)를 형성하고, 연속하여 식각 방지용 제 1 절연막(14)과 완충산화막(13)을 식각하여 제거하고, 게이트 절연막(4)을 10~200㎚ 두께로 형성한다. 여기서, 제 2 절연막은 예를 들어 Si3N4를 포함하고, 게이트 절연막(4)은 예를 들어 실리콘 산화막을 포함한다.
다음, 도 3d에 도시한 바와 같이, 100~1000㎚의 게이트용 전도성 물질(5)과 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back) 공정의 균일도를 향상시키기 위한 제 2 희생층(19)을 100~1000㎚의 두께로 차례로 증착한다. 여기서, 게이트용 전도성 물질(5)은 예를 들어 폴리실리콘을 포함하고, 제 2 희생층(19)은 CVD oxide을 포함한다.
다음, 도 3e에 도시한 바와 같이, CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-back)의 방법으로 제 1 희생층(15)이 충분히 드러날 때까지 제 2 희생층(19)과 게이트용 전도성 물질(5)을 식각한다.
다음, 도 3f에 도시한 바와 같이, 습식 식각으로 제 1 희생층(15)과 제 2 희생층(19)을 모두 제거하고, 건식 식각으로 식각 방지용 제 1 절연막(14)을 제거한 다음, p-body(또는 n-body)(20) 형성을 위하여 p형 도펀트(dopant)로 붕소11(B11) 또는 2불화붕소(BF2)(또는 n형 도펀트로 인31(P31) 또는 비소(As))를 5×1012 ~ 1×1014 /㎠의 농도로 이온주입하고, 900 ~ 1200℃에서 30 ~ 500분간 열처리한다.
다음, 도 3g에 도시한 바와 같이, n+ 소스(source, 21)(또는 p+ source) 형성을 위하여 n형 도펀트로 P31 또는 As(또는 p형 도펀트로 B11 또는 BF2)를 1×1015 ~ 1×1016 /㎠의 농도로 이온주입하고, 900 ~ 1200℃ 에서 30 ~ 500분간 열처리한다.
다음, 도 3h에 도시한 바와 같이, 소스 영역과 벌크 영역을 자기 정렬시키기 위하여 제 3 희생막(3rd sacrificial layer)을 100 ~ 1000㎚의 두께로 증착하고 에치백(etch-back)하여 희생 스페이서(sacrificial spacer, 22)를 형성한다. 연속하여 벌크 영역의 완충산화막(13)을 식각하여 실리콘이 드러나게 한다. 여기서, 제 3 희생막은 예를 들어 CVD SiO2로 형성된다.
다음, 도 3i에 도시한 바와 같이, 벌크 영역에 10 ~ 100㎚ 두께의 제 2 완충산화막(23)을 형성한다. 이때 게이트인 폴리실리콘(5) 상부에는 벌크 영역보다 3 ~ 4배 더 두꺼운 산화막(24)이 형성된다.
다음, 도 3j에 도시한 바와 같이, 벌크 영역의 제 2 완충산화막(23)을 건식각으로 제거한다. 이때 폴리실리콘(5) 상부에는 산화막(24)이 여전히 존재하게 되므로 이를 하드마스크로 사용하여 벌크 영역의 실리콘을 10 ~ 500㎚ 식각하여 소스 영역 형성을 위하여 이온주입된 도펀트를 제거한다. 연속하여 p+ bulk(25)(또는 n+ bulk) 형성을 위하여 p형 도펀트로 B11 또는 BF2(또는 n형 도펀트로 P31 또는 As)를 1×1015 ~ 1×1016 /㎠의 농도로 이온주입하고, 900 ~ 1200℃ 에서 30 ~ 500분간 열처리한다.
다음, 도 3k에 도시한 바와 같이, 습식각으로 희생 스페이서(22)와 폴리실리콘 상부의 산화막(24)을 제거한다.
다음, 도 3l에 도시한 바와 같이, 상부 메탈 배선 형성을 위하여 알루미늄 등의 금속으로 100 ~ 3000㎚의 금속층(11)을 스퍼터링(sputtering) 등의 방법으로 증착한다. 이때 금속층(11)의 나쁜 스텝 커버리지 특성으로 인하여 소스/벌크 및 게이트 상부에는 두껍게 메탈이 증착되지만, 식각방지용 제 2 절연막 스페이서(18) 측면에는 매우 얇은 두께의 메탈이 증착된다. 이러한 특성은 제 2 절연막 스페이서(18)의 기울기가 클수록 더 효과가 크다. 그러나 기울기가 너무 크면 소스 이온주입시 그림자 효과(shading effect)가 발생하므로 5 ~ 40도 정도의 기울기가 적당하다.
다음, 도 3m에 도시한 바와 같이, 증착된 메탈(11)을 별도의 마스킹 작업없이 습식각하여 제 2 절연막 스페이서(18) 측면의 메탈을 제거함으로써 게이트용 금속 배선(26)과 소스용 금속 배선(27)을 분리한다. 마지막으로 웨이퍼(1) 뒷면에 메탈(12)을 증착하여 소자 제작을 완료한다.
상술한 바와 같이, 본 발명에 의한 VDMOS 트랜지스터의 제조 방법은, 제 1 도전형의 기판 위에 제 1 도전형의 에피텍셜 층이 형성된 웨이퍼를 사용하고, 첫번째 마스킹 작업인 트랜치(Trench) 또는 LOCOS(Local Oxidation of Silicon) 등의 방법으로 소자 분리막(Isolation)이 형성된다. 그 후, 완충 산화막, 식각 방지막(Etch Stop Layer), 희생막을 차례로 증착한 다음, 두번째 마스킹 작업으로 게이트 영역을 패터닝하고 스페이서(Spacer)를 형성한 다음, 게이트 절연막과 폴리실리콘과 제 2 희생막을 증착하여 화학기계연마(CMP) 또는 에치백(Etch Back) 한다. 이때 형성된 게이트는 역사다리꼴의 모양을 가지게 되며, 후속 메탈 증착시 스텝 커버리지(Step Coverage)를 나쁘게 하여, 메탈 증착 후 연속적인 습식각으로 게이트와 소스 간의 메탈을 쉽게 분리할 수 있다. 게이트에 자기정렬된 제 2 도전형의 바디(body) 영역과 제 1 도전형의 소스 영역을 형성하고, 희생 스페이서(Spacer)를 형성하고 제 2 완충산화막을 형성한다. 이때 폴리실리콘은 기판 실리콘 보다 3 ~ 4배 이상 두껍게 산화되므로 폴리실리콘 위의 산화막을 마스크로 기판의 실리콘을 식각할 수 있다. 그 후, 제 2 도전형의 벌크(bulk) 영역을 고농도로 형성함으로써 추가의 마스킹 작업 없이 바디(body), 소스, 벌크 확산(bulk diffusion) 영역을 자기 정렬 방법으로 형성할 수 있다. 이와 같이, 본 발명은 2번의 마스킹 작업만으로 도 2에 도시된 것과 같은 고집적도의 VDMOS를 제작할 수 있는 매우 단순화된 제조 방법을 제공한다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상과 같이, 본 발명에 의하면, 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지 특성을 이용하여 컨택 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작할 수 있다.
또한, 기존의 VDMOS 제조 방법은 소스영역 및 벌크영역 형성을 위한 포토 마스크 작업이 각각 필요하고 이에 따라 집적도가 떨어지지만, 본 발명은 개량된 자기 정렬 공정으로 마스크 없이 소스영역 및 벌크영역을 형성할 수 있어 공정이 단순화되고 소자 집적도를 높일수 있다.
또한 기존의 공정은 컨택홀 및 메탈 배선 형성을 위한 포토 마스크작업이 필 요하지만, 본 발명에서는 게이트를 역사다리꼴 형태로 제작하고 메탈 증착시 스텝 커버리지 특성을 나쁘게 하여 간단한 습식각 공정만으로 게이트와 소스간의 메탈 배선을 분리할 수 있으므로 별도의 포토 마스크 작업 없이 메탈 배선을 제작할 수 있다.
이상의 개량된 자기정렬방법 및 메탈 배선 공정으로 공정이 단순화되어 가격 경쟁력을 가질 수 있고, 소자의 집적도를 향상시켜 칩 크기를 줄이고 전류량을 증가시킬 수 있다.

Claims (10)

  1. 고집적 VDMOS 트랜지스터를 제조하는 방법에 있어서,
    역사다리꼴 모양의 게이트를 형성하는 단계;
    상기 게이트를 이용하여 바디 영역을 형성하는 단계;
    상기 게이트에 자기정렬되도록 기판에 불순물을 주입하여 소스 영역을 형성하는 단계;
    상기 게이트 형성에 의해 형성된 스페이서 측면에 희생 스페이서를 형성하고, 상기 소스 영역을 부분 식각한 후 마스크 없이 불순물 이온을 주입하여 벌크 영역을 형성하는 단계;및
    상기 구조 상에 금속 전극을 형성하는 단계를 포함하되,
    상기 금속 전극을 형성하는 단계는 상기 희생 스페이서를 제거하고 메탈을 증착하여 상기 금속 전극이 상기 소스 영역과 상기 벌크 영역에 동시에 접촉되도록 하고, 나쁜 스텝 커버리지 특성을 이용한 습식식각을 통해 상기 게이트와 상기 소스영역의 상기 메탈을 제거하는 단계를 포함하는 것을 특징으로 하는 고집적 VDMOS 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, 상기 역사다리꼴 모양의 게이트를 형성하는 단계에서 상기 게이트는 5 ~ 40도의 기울기를 갖는 역사다리꼴인 것을 특징으로 하는 고집적 VDMOS 트랜지스터 제조 방법.
  3. 제 1 항에 있어서, 상기 역사다리꼴 모양의 게이트를 형성하는 단계는,
    상기 기판 상에 제 1 희생막을 증착하는 단계;
    포토 마스크 작업으로 상기 게이트가 형성될 부분을 패터닝하여 상기 제 1 희생막을 식각하는 단계;
    제 1 산화막, 게이트용 폴리실리콘 및 제 2 희생막을 증착하는 단계;
    상기 제 1 희생막의 상부가 노출되도록 평탄화하는 단계; 및
    상기 제 1 및 제 2 희생막을 식각하는 단계를 포함하되, 상기 제1 희생막 식각시 측면을 5-40도의 기울기로 식각하여 역사다리꼴의 게이트를 형성하는 것을 특징으로 하는 고집적 VDMOS 트랜지스터 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 희생막을 식각한 후 식각되지 않은 상기 제 1 희생막 측면에 스페이서를 형성하는 단계를 더 포함하는 고집적 VDMOS 트랜지스터 제조 방법.
  5. 제 1 항에 있어서, 상기 벌크 영역을 형성하는 단계는 상기 소스 영역 상에 제 2 산화막을 형성하고 동시에 상기 게이트 상에 상기 제 2 산화막보다 두꺼운 제 3 산화막을 형성하는 단계를 포함하되,
    상기 제 3 산화막은 상기 벌크 영역 실리콘 식각시 하드마스크로 이용되는 고집적 VDMOS 트랜지스터 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 1 도전형의 에피텍셜 층이 형성된 기판 상에 제 1 마스킹 작업으로 소자 분리막을 형성하는 단계;
    제 1 산화막, 식각 방지막, 제 1 희생막을 차례로 증착하는 단계;
    제 2 마스킹 작업으로 게이트 영역을 패터닝하고 남은 상기 제 1 희생막 측면에 스페이서를 형성하는 단계;
    상기 구조 상에 게이트 절연막과 폴리실리콘 및 제 2 희생막을 증착하고 평탄화하는 단계;
    상기 제 1 및 제 2 희생막과 상기 식각 방지막을 제거하는 단계;
    상기 패터닝된 게이트에 자기정렬된 제 2 도전형의 바디 영역과 제 1 도전형의 소스 영역을 형성하는 단계;
    상기 스페이서 측면에 희생 스페이서를 형성하며, 상기 제 1 도전형의 소스 영역 상에 제 2 산화막을 형성하고 동시에 상기 게이트 위에 두꺼운 제 3 산화막을 형성하는 단계;
    상기 제 3 산화막을 마스크로 상기 소스 영역의 일부를 식각하는 단계;
    상기 제 2 도전형의 바디 영역에 고농도의 벌크 영역을 형성하는 단계; 및
    상기 구조 상에 금속 전극을 형성하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 게이트 영역을 패터닝하고 남은 상기 제 1 희생막 측면에 스페이서를 형성하는 단계는 상기 게이트 영역의 패터닝시 최종 형성된 게이트의 모양이 역사다리꼴이 되도록 상기 제 1 희생막 측면을 5 ~ 40도의 기울기로 식각하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법.
  10. 제 8 항에 있어서,
    상기 금속 전극을 형성하는 단계는 상기 희생 스페이서를 제거하고 상기 구조 전면에 금속을 증착한 후 습식 식각하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045089B1 (ko) * 2008-08-22 2011-06-29 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
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