CN111129157A - 屏蔽栅功率mosfet器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种屏蔽栅功率MOSFET器件，它包括衬底层、外延层、第一U形氧化硅层、第二U形氧化硅层、第一源极多晶硅、第一U形氮化硅、第三多晶硅、第二源极多晶硅、第四栅极多晶硅、导电类型源极区、导电类型体区、覆盖氧化硅层、绝缘介质层、正面源极金属、正面栅极金属与背面金属。本发明通过淀积氮化硅并填充多晶硅形成隔离岛的方法，将第四栅极多晶硅分隔成左右两侧，从而减小栅极多晶硅与源极多晶硅的交叠面积，降低屏蔽栅器件的栅极与源极间的电容，解决了现有的屏蔽栅功率器件存在的开关损耗较高、器件开关速度低等问题。
Description
技术领域
本发明涉及半导体器件技术领域，本发明具体地说是一种屏蔽栅功率MOSFET器件及其制造方法。
背景技术
目前，功率金属-氧化物半导体场效应晶体管(MOSFET)最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。例如，在对屏蔽栅功率器件的不断研究中，功率沟槽MOSFET器件的特性不断接近硅材料的极限。然而，现有的屏蔽栅功率器件存在开关损耗较高、器件开关速度慢等问题。
发明内容
本发明的目的之一是克服现有技术中存在的不足，提供一种开关损耗较低、器件开关速度快的屏蔽栅功率MOSFET器件。
本发明的另一目的是提供一种屏蔽栅功率MOSFET器件的制造方法。
按照本发明提供的技术方案，所述屏蔽栅功率MOSFET器件，在衬底层的上表面设有外延层，在外延层内设有第一U形氧化硅层和第二U形氧化硅层，在第一U形氧化硅层的沟槽内设有第一源极多晶硅与第一U形氮化硅，第一U形氮化硅位于第一源极多晶硅的上方，在第一U形氮化硅内填满第三多晶硅，在第二U形氧化硅层的沟槽内填满第二源极多晶硅，在第一U形氮化硅左侧和右侧的第一U形氧化硅层内均设有第四栅极多晶硅，在对应第一U形氧化硅层左侧的外延层的上表面、以及对应第一U形氧化硅层与第二U形氧化硅层之间的外延层的上表面均设有导电类型源极区，在导电类型源极区的上表面设有导电类型体区，在导电类型体区的上表面、第三多晶硅的上表面、第四栅极多晶硅的上表面、第二源极多晶硅的上表面以及第二U形氧化硅层右侧的外延层的上表面设有覆盖氧化硅层，在覆盖氧化硅层的上表面设有绝缘介质层，在绝缘介质层的上表面设有正面源极金属与正面栅极金属，正面源极金属通过其连接柱与导电类型源极区以及第二源极多晶硅相连，正面栅极金属通过其连接柱与第四栅极多晶硅相连，在衬底层的下表面设有背面金属。
作为优选：所述衬底层为N+型。
作为优选：所述外延层为N-型。
作为优选：所述导电类型源极区为N+型。
作为优选：所述导电类型体区为P+型。
一种屏蔽栅功率MOSFET器件的制造方法包括以下步骤：
步骤a、在衬底层的上表面设有外延层，在外延层上腐蚀出呈U形的沟槽；
步骤b、在外延层的上表面以及沟槽内沉积出氧化硅层，位于沟槽内的氧化硅层还具有U形的沟槽；
步骤c、在氧化硅层的上表面以及沟槽内沉积出多晶硅；
步骤d、用CMP或腐蚀的方式将氧化硅层的上表面上方的多晶硅去除，从而形成第一源极多晶硅与第二源极多晶硅；
步骤e、用光刻胶阻挡第二源极多晶硅，第一源极多晶硅继续向下腐蚀一部分，然后去掉光刻胶；
步骤f、在第一源极多晶硅的上表面、步骤b的氧化硅层的上表面以及第二源极多晶硅的上表面沉积一层氮化硅；
步骤g、在氮化硅的上表面沉积多晶硅；
步骤h、用CMP或腐蚀的方法将外延层的上表面上方的氧化硅层、氮化硅和多晶硅去除，形成第一U形氧化硅层、第二U形氧化硅层、第三多晶硅和第一U形氮化硅；
步骤i、用光刻胶阻挡第二U形氧化硅层与第二源极多晶硅，将第一U形氮化硅两侧的第一U形氧化硅层向下腐蚀一部分，形成两侧的沟槽，然后去掉光刻胶；
步骤j、进行硅氧化，在两侧沟槽侧壁形成一定厚度的栅氧化层，同时在外延层的上表面形成覆盖氧化硅层；
步骤k、在覆盖氧化硅层的上表面以及步骤j的沟槽内沉积多晶硅；
步骤l、用CMP或腐蚀的方法将覆盖氧化硅层上表面上方的多晶硅去除，形成第四栅极多晶硅；
步骤m、进行多晶硅氧化，在第三多晶硅与第四栅极多晶硅的表层形成覆盖氧化硅层；
步骤n、通过光刻胶阻挡，注入形成导电类型源极区与导电类型体区；
步骤o、在覆盖氧化硅层的上表面沉积一层绝缘介质层；
步骤p、在绝缘介质层上开孔，在孔内填入金属，形成正面源极金属、正面栅极金属及其连接柱，正面源极金属通过连接柱与导电类型源极区以及第二源极多晶硅相连，正面栅极金属通过连接柱与第四栅极多晶硅相连；
步骤q、在衬底层的下表面形成背面金属。
作为优选：步骤d中，用CMP或腐蚀的方式将氧化硅层的上表面上方的多晶硅去除，从而形成第一源极多晶硅与第二源极多晶硅。
作为优选：步骤h中，用CMP或腐蚀的方法将外延层的上表面上方的氧化硅层、氮化硅和多晶硅去除，形成第一U形氧化硅层、第二U形氧化硅层、第三多晶硅和第一U形氮化硅。
作为优选：步骤l中，用CMP或腐蚀的方法将覆盖氧化硅层上表面上方的多晶硅去除，形成第四栅极多晶硅；
本发明通过淀积氮化硅并填充多晶硅形成隔离岛的方法，将第四栅极多晶硅分隔成左右两侧，从而减小栅极多晶硅与源极多晶硅的交叠面积，降低屏蔽栅器件的栅极与源极间的电容，解决了现有的屏蔽栅功率器件存在的开关损耗较高、器件开关速度低等问题。
附图说明
图1是步骤a处理后的结构图。
图2是步骤b处理后的结构图。
图3是步骤c处理后的结构图。
图4是步骤d处理后的结构图。
图5是步骤e处理后的结构图。
图6是步骤f处理后的结构图。
图7是步骤g处理后的结构图。
图8是步骤h处理后的结构图。
图9是步骤i处理后的结构图。
图10是步骤j处理后的结构图。
图11是步骤k处理后的结构图。
图12是步骤l处理后的结构图。
图13是步骤m处理后的结构图。
图14是步骤n处理后的结构图。
图15是步骤o处理后的结构图。
图16是步骤p处理后的结构图之一。
图17是步骤p处理后的结构图之二。
图18是步骤q处理后的结构图。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
本发明的屏蔽栅功率MOSFET器件，在衬底层1的上表面设有外延层2，在外延层2内设有第一U形氧化硅层3.1和第二U形氧化硅层3.2，在第一U形氧化硅层3.1的沟槽内设有第一源极多晶硅4.1与第一U形氮化硅5.1，第一U形氮化硅5.1位于第一源极多晶硅4.1的上方，在第一U形氮化硅5.1内填满第三多晶硅4.3，在第二U形氧化硅层3.2的沟槽内填满第二源极多晶硅4.2，在第一U形氮化硅5.1左侧和右侧的第一U形氧化硅层3.1内均设有第四栅极多晶硅4.4，在对应第一U形氧化硅层3.1左侧的外延层2的上表面、以及对应第一U形氧化硅层3.1与第二U形氧化硅层3.2之间的外延层2的上表面均设有导电类型源极区6，在导电类型源极区6的上表面设有导电类型体区7，在导电类型体区7的上表面、第三多晶硅4.3的上表面、第四栅极多晶硅4.4的上表面、第二源极多晶硅4.2的上表面以及第二U形氧化硅层3.2右侧的外延层2的上表面设有覆盖氧化硅层3.3，在覆盖氧化硅层3.3的上表面设有绝缘介质层8，在绝缘介质层8的上表面设有正面源极金属9与正面栅极金属10，正面源极金属9通过其连接柱与导电类型源极区6以及第二源极多晶硅4.2相连，正面栅极金属10通过其连接柱与第四栅极多晶硅4.4相连，在衬底层1的下表面设有背面金属11。
且所述衬底层1为N+型。
所述外延层2为N-型。
所述导电类型源极区6为N+型。
所述导电类型体区7为P+型。
一种屏蔽栅功率MOSFET器件的制造方法包括以下步骤：
步骤a、在衬底层1的上表面设有外延层2，在外延层2上腐蚀出呈U形的沟槽；
步骤b、在外延层2的上表面以及沟槽内沉积出氧化硅层，位于沟槽内的氧化硅层还具有U形的沟槽；
步骤c、在氧化硅层的上表面以及沟槽内沉积出多晶硅；
步骤d、用CMP或腐蚀的方式将氧化硅层的上表面上方的多晶硅去除，从而形成第一源极多晶硅4.1与第二源极多晶硅4.2；
步骤e、用光刻胶阻挡第二源极多晶硅4.2，第一源极多晶硅4.1继续向下腐蚀一部分，然后去掉光刻胶；
步骤f、在第一源极多晶硅4.1的上表面、步骤b的氧化硅层的上表面以及第二源极多晶硅4.2的上表面沉积一层氮化硅；
步骤g、在氮化硅的上表面沉积多晶硅；
步骤h、用CMP或腐蚀的方法将外延层2的上表面上方的氧化硅层、氮化硅和多晶硅去除，形成第一U形氧化硅层3.1、第二U形氧化硅层3.2、第三多晶硅4.3和第一U形氮化硅5.1；
步骤i、用光刻胶阻挡第二U形氧化硅层3.2与第二源极多晶硅4.2，将第一U形氮化硅5.1两侧的第一U形氧化硅层3.1向下腐蚀一部分，形成两侧的沟槽，然后去掉光刻胶；
步骤j、进行硅氧化，在两侧沟槽侧壁形成一定厚度的栅氧化层，同时在外延层2的上表面形成覆盖氧化硅层3.3；
步骤k、在覆盖氧化硅层3.3的上表面以及步骤j的沟槽内沉积多晶硅；
步骤l、用CMP或腐蚀的方法将覆盖氧化硅层3.3上表面上方的多晶硅去除，形成第四栅极多晶硅4.4；
步骤m、进行多晶硅氧化，在第三多晶硅4.3与第四栅极多晶硅4.4的表层形成覆盖氧化硅层3.3；
步骤n、通过光刻胶阻挡，注入形成导电类型源极区6与导电类型体区7；
步骤o、在覆盖氧化硅层3.3的上表面沉积一层绝缘介质层8；
步骤p、在绝缘介质层8上开孔，在孔内填入金属，形成正面源极金属9、正面栅极金属10及其连接柱，正面源极金属9通过连接柱与导电类型源极区6以及第二源极多晶硅4.2相连，正面栅极金属10通过连接柱与第四栅极多晶硅4.4相连；
步骤q、在衬底层1的下表面形成背面金属11。
本发明通过淀积第一U形氮化硅5.1并填充第三多晶硅4.3形成隔离岛的方法，将第四栅极多晶硅4.4分隔成左右两侧。从而减小第四栅极多晶硅4.4与第一源极多晶硅4.1、第二源极多晶硅4.2的交叠面积，降低屏蔽栅器件的栅极与源极间的电容，解决了现有的屏蔽栅功率器件存在的开关损耗较高、器件开关速度低等问题。
Claims (9)
1.一种屏蔽栅功率MOSFET器件，其特征是：具有第一导电类型的衬底层（1），在衬底层（1）的上表面设有具有第一导电类型的外延层（2），在外延层（2）内设有第一U形氧化硅层（3.1）和第二U形氧化硅层（3.2），在第一U形氧化硅层（3.1）的沟槽内设有第一源极多晶硅（4.1）与第一U形氮化硅（5.1），第一U形氮化硅（5.1）位于第一源极多晶硅（4.1）的上方，在第一U形氮化硅（5.1）内填满第三多晶硅（4.3），在第二U形氧化硅层（3.2）的沟槽内填满第二源极多晶硅（4.2），在第一U形氮化硅（5.1）左侧和右侧的第一U形氧化硅层（3.1）内均设有第四栅极多晶硅（4.4），在对应第一U形氧化硅层（3.1）左侧的外延层（2）的上表面、以及对应第一U形氧化硅层（3.1）与第二U形氧化硅层（3.2）之间的外延层（2）的上表面均设有导电类型源极区（6），在导电类型源极区（6）的上表面设有导电类型体区（7），在导电类型体区（7）的上表面、第三多晶硅（4.3）的上表面、第四栅极多晶硅（4.4）的上表面、第二源极多晶硅（4.2）的上表面以及第二U形氧化硅层（3.2）右侧的外延层（2）的上表面设有覆盖氧化硅层（3.3），在覆盖氧化硅层（3.3）的上表面设有绝缘介质层（8），在绝缘介质层（8）的上表面设有正面源极金属（9）与正面栅极金属（10），正面源极金属（9）通过其连接柱与导电类型源极区（6）以及第二源极多晶硅（4.2）相连，正面栅极金属（10）通过其连接柱与第四栅极多晶硅（4.4）相连，在衬底层（1）的下表面设有背面金属（11）。
2.根据权利要求1所述的屏蔽栅功率MOSFET器件，其特征是：所述衬底层（1）为N+型。
3.根据权利要求1所述的屏蔽栅功率MOSFET器件，其特征是：所述外延层（2）为N-型。
4.根据权利要求1所述的屏蔽栅功率MOSFET器件，其特征是：所述导电类型源极区（6）为N+型。
5.根据权利要求1所述的屏蔽栅功率MOSFET器件，其特征是：所述导电类型体区（7）为P+型。
6.一种屏蔽栅功率MOSFET器件的制造方法包括以下步骤：
步骤a、在衬底层（1）的上表面设有外延层（2），在外延层（2）上腐蚀出呈U形的沟槽；
步骤b、在外延层（2）的上表面以及沟槽内沉积出氧化硅层，位于沟槽内的氧化硅层还具有U形的沟槽；
步骤c、在氧化硅层的上表面以及沟槽内沉积出多晶硅；
步骤d、将氧化硅层的上表面上方的多晶硅去除，从而形成第一源极多晶硅（4.1）与第二源极多晶硅（4.2）；
步骤e、用光刻胶阻挡第二源极多晶硅（4.2），第一源极多晶硅（4.1）继续向下腐蚀一部分，然后去掉光刻胶；
步骤f、在第一源极多晶硅（4.1）的上表面、步骤b的氧化硅层的上表面以及第二源极多晶硅（4.2）的上表面沉积一层氮化硅；
步骤g、在氮化硅的上表面沉积多晶硅；
步骤h、将外延层（2）的上表面上方的氧化硅层、氮化硅和多晶硅去除，形成第一U形氧化硅层（3.1）、第二U形氧化硅层（3.2）、第三多晶硅（4.3）和第一U形氮化硅（5.1）；
步骤i、用光刻胶阻挡第二U形氧化硅层（3.2）与第二源极多晶硅（4.2），将第一U形氮化硅（5.1）两侧的第一U形氧化硅层（3.1）向下腐蚀一部分，形成两侧的沟槽，然后去掉光刻胶；
步骤j、进行硅氧化，在两侧沟槽侧壁形成一定厚度的栅氧化层，同时在外延层（2）的上表面形成覆盖氧化硅层（3.3）；
步骤k、在覆盖氧化硅层（3.3）的上表面以及步骤j的沟槽内沉积多晶硅；
步骤l、将覆盖氧化硅层（3.3）上表面上方的多晶硅去除，形成第四栅极多晶硅（4.4）；
步骤m、进行多晶硅氧化，在第三多晶硅（4.3）与第四栅极多晶硅（4.4）的表层形成覆盖氧化硅层（3.3）；
步骤n、通过光刻胶阻挡，注入形成导电类型源极区（6）与导电类型体区（7）；
步骤o、在覆盖氧化硅层（3.3）的上表面沉积一层绝缘介质层（8）；
步骤p、在绝缘介质层（8）上开孔，在孔内填入金属，形成正面源极金属（9）、正面栅极金属（10）及其连接柱，正面源极金属（9）通过连接柱与导电类型源极区（6）以及第二源极多晶硅（4.2）相连，正面栅极金属（10）通过连接柱与第四栅极多晶硅（4.4）相连；
步骤q、在衬底层（1）的下表面形成背面金属（11）。
7.根据权利要求6所述的屏蔽栅功率MOSFET器件的制造方法，其特征是：步骤d中，用CMP或腐蚀的方式将氧化硅层的上表面上方的多晶硅去除，从而形成第一源极多晶硅（4.1）与第二源极多晶硅（4.2）。
8.根据权利要求6所述的屏蔽栅功率MOSFET器件的制造方法，其特征是：步骤h中，用CMP或腐蚀的方法将外延层（2）的上表面上方的氧化硅层、氮化硅和多晶硅去除，形成第一U形氧化硅层（3.1）、第二U形氧化硅层（3.2）、第三多晶硅（4.3）和第一U形氮化硅（5.1）。
9.根据权利要求6所述的屏蔽栅功率MOSFET器件的制造方法，其特征是：步骤l中，用CMP或腐蚀的方法将覆盖氧化硅层（3.3）上表面上方的多晶硅去除，形成第四栅极多晶硅（4.4）。
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102263133A (zh) * | 2011-08-22 | 2011-11-30 | 无锡新洁能功率半导体有限公司 | 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法 |
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| CN106024607A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅功率mosfet的制造方法 |
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Patent Citations (4)
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|---|---|---|---|---|
| CN102263133A (zh) * | 2011-08-22 | 2011-11-30 | 无锡新洁能功率半导体有限公司 | 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法 |
| CN106024607A (zh) * | 2016-05-18 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅功率mosfet的制造方法 |
| CN105957895A (zh) * | 2016-06-23 | 2016-09-21 | 无锡新洁能股份有限公司 | 沟槽型功率mosfet器件及其制造方法 |
| CN109065542A (zh) * | 2018-08-10 | 2018-12-21 | 无锡新洁能股份有限公司 | 一种屏蔽栅功率mosfet器件及其制造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113745337A (zh) * | 2021-07-19 | 2021-12-03 | 四川遂宁市利普芯微电子有限公司 | 一种屏蔽栅沟槽mosfet制造方法 |
| CN113745337B (zh) * | 2021-07-19 | 2022-11-11 | 深圳利普芯微电子有限公司 | 一种屏蔽栅沟槽mosfet制造方法 |
| CN115602541A (zh) * | 2021-10-11 | 2023-01-13 | 和舰芯片制造（苏州）股份有限公司（Cn） | 一种具有沟槽栅极的晶圆的制备方法及晶圆 |
| CN115602541B (zh) * | 2021-10-11 | 2023-08-15 | 和舰芯片制造(苏州)股份有限公司 | 一种具有沟槽栅极的晶圆的制备方法及晶圆 |
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