CN1490882A - 半导体器件和半导体器件的制造方法 - Google Patents

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Abstract

本发明提供在具有具备栅绝缘膜的场效应晶体管的半导体器件及其制造方法中，晶体管可进一步微细化的半导体器件及其制造方法。在含有多个元件区域和由使上述元件区域彼此间电隔离的STI(浅沟隔离)形成的元件隔离区域的半导体器件中，上述每一个元件区域都具备：沟道区域；在水平方向上夹持上述沟道区域形成的源、漏区；在上述沟道区域上形成，而且，与上述源、漏区夹持上述沟道区域的上述方向大体上垂直的水平方向上的、在和与上述沟道区域对向的面相反一侧的面上从上述元件隔离区域侧形成的、鸟喙的角度在1度以下的栅绝缘膜；在上述栅绝缘膜上形成的栅电极层。

Description

半导体器件和半导体器件的制造方法
技术领域
本发明涉及具有具备栅绝缘膜的场效应晶体管的半导体器件及其制造方法，特别是涉及适合于晶体管尺寸的进一步微细化的半导体器件及其制造方法。
背景技术
在既是可在集成具备栅绝缘膜的场效应晶体管的半导体器件中使用的构造，又是要使设置这些晶体管的区域彼此间电隔离的(元件隔离的)构造中，例如，有在特开平9-181166号公报中所述的构造。在该公报中，讲述了这样的构造：不使用选择氧化而代之以采用在衬底上形成沟向该沟内埋入氧化物的办法进行元件隔离。
[专利文献1]
特开平9-181166号公报
作为元件隔离构造，使用埋入到沟内的绝缘物的构造，随着元件的微细化已变成为主流。形成沟的方法或进行其工序的顺序，取决于要形成的元件的种类等，有种种的情况。
即便是在这样的半导体器件中，那些在衬底上形成了栅绝缘膜等之后，才贯通栅绝缘膜在衬底上形成要作为元件隔离区的沟的器件，归因于可以容易地制作避免栅绝缘膜端部的电场集中的构造等，工序可以简化。在这里，在沟的形成中，例如可以使用RIE(离子反应蚀刻)法这样的各向异性蚀刻处理。
若使用RIE法，一般地说，在所形成的沟的侧壁上，会产生不需要的生成物(副生成物)。于是，在要集成具备栅绝缘膜的场效应晶体管的半导体器件制造中，理想的是作为后处理进行将之除去的处理。但是，在该情况下，由于对所形成的沟的侧壁来说也包括栅绝缘膜的侧面等，故必须考虑不使之对栅绝缘膜造成坏影响。对栅绝缘膜的影响，栅绝缘膜面积越小(就是说，元件越微细化)，即便是同样的作用，也相对地会变得越大。
发明内容
本发明，就是考虑到上述情况而发明的，目的在于提供在具有具备栅绝缘膜的场效应晶体管的半导体器件及其制造方法中，晶体管可进一步微细化的半导体器件及其制造方法。
为了解决上述课题，本发明的一个形态的半导体器件，在含有多个元件区域和由使上述元件区域彼此间电隔离的STI(浅沟隔离)形成的元件隔离区域的半导体器件中，其特征在于：上述每一个元件区域都具备：沟道区域；在水平方向上把上述沟道区域夹在中间形成的源、漏区；在上述沟道区域上形成，而且，在与上述源、漏区夹持着上述沟道区域的上述方向大体上垂直的水平方向上的、在和与上述沟道区域对向的面相反一侧的面上从上述元件隔离区域侧形成的、鸟喙的角度在1度以下的栅绝缘膜；和在上述栅绝缘膜上形成的栅电极层。
此外，本发明的另一形态的半导体器件，在含有多个元件区域和由使上述元件区域彼此间电隔离的STI形成的元件隔离区域的半导体器件中，其特征在于：上述每一个元件区域都具备：沟道区域；在水平方向上把上述沟道区域夹在中间形成的源、漏区；具有侧面，且使得该侧面与上述沟道区域的上述元件隔离区域一侧的侧面连续那样地，在上述沟道区域上形成的栅绝缘膜；和具有侧面，且使得该侧面与上述栅绝缘膜的上述元件隔离区域一侧的上述侧面连续那样地，在上述栅绝缘膜上形成的栅电极层。
此外，本发明的一个形态的半导体器件的制造方法，其特征在于具备如下工序：在衬底上形成栅绝缘膜的工序；在上述栅绝缘膜上形成栅电极层的工序；贯通上述栅电极层和上述栅绝缘膜而且形成把上述衬底往下挖的构造的沟的工序；向上述沟内埋入绝缘膜以便使其与上述沟内的上述栅电极层的侧面和上述沟内的上述衬底的侧面直接接触的工序。
在本发明的一个形态的半导体器件的情况下，在栅绝缘膜中，在既是其栅电极层一侧又是元件隔离区域一侧形成的鸟喙的角度极其之小，在1度以下。为此，鸟喙的深度也非常地浅，变成为更为一样的形状(厚度)的栅绝缘膜。因此，即便是栅绝缘膜的面积小也可以保持其一样性，可以实现晶体管的进一步的微细化。
作为实施形态，上述栅电极层的状态是电浮置状态。就是说，是采用把栅绝缘膜变成为隧道绝缘膜的办法来产生非易失性的存储状态的。作为这样的元件也可以应用。
此外，作为实施形态，上述栅电极层是多晶硅膜。多晶硅膜当归因于氧化而被取入到栅绝缘膜一侧中去时，就会变成为栅绝缘膜的鸟喙形成的原因。本发明的上述一个形态，在这样的情况下，是把鸟喙抑制得小的实施形态。
此外，作为实施形态，上述栅绝缘膜，与上述源、漏区把上述沟道区域夹持着的上述方向大体上垂直的上述水平方向的长度在200nm以下。本发明的上述一个形态，对这样的小的栅绝缘膜也是适用的。
此外，作为实施形态，上述栅绝缘膜，上述鸟喙的从上述元件隔离区域侧算起的深度，对于与在上述源、漏区把上述沟道区域夹持着的上述方向大体上垂直的上述水平方向上看的上述栅绝缘膜的长度在10％以下。本发明的上述一个形态，可以把鸟喙的形成深度作成为这样的小。
此外，在本发明的另一形态的半导体器件的情况下，本身为衬底的侧面的元件隔离区域用的沟的侧壁、栅绝缘膜的元件隔离区域一侧的侧面、和栅电极层的元件隔离区域一侧的侧面构成大体上连续的面。就是说，由于要构成这样的连续的面，形成了沟之后的处理就可以尽可能地简化。借助于该简化，由于可以维持更为一样的形状(厚度)的栅绝缘膜，故即便是栅绝缘膜的面积小，也可以保持其一样性。因此，就可以实现晶体管的进一步的微细化。
对于该另一个形态来说，作为实施形态，在上述栅电极层是电浮置状态的情况下，或上述栅电极层是多晶硅膜的情况下，或者，上述栅绝缘膜的、与上述源、漏区把上述沟道区域夹持着的上述方向大体上垂直的上述水平方向的长度在200nm以下的情况下，同样地可以应用。
此外，本发明的一个形态的半导体器件的制造方法，贯通栅电极层和栅绝缘膜而且形成把上述衬底往下挖的构造的沟，向上述沟内埋入绝缘膜以便使得该沟内的栅电极层的侧面和该沟内的衬底的侧面直接接触。就是说由于把绝缘膜埋入使其与沟内的栅电极层的侧面和沟内的衬底的侧面直接接触，故形成了沟之后的处理可尽可能地简化。借助于该简化，由于可以维持更为一样的形状(厚度)的栅绝缘膜，故即便是栅绝缘膜的面积小，也可以保持其一样性。因此，就可以实现晶体管的进一步的微细化。
作为实施形态，在上述栅绝缘膜上形成栅电极层的上述工序，作为上述栅电极层形成多晶硅层。此外，作为实施形态，形成贯通上述栅电极层和上述栅绝缘膜而且在上述衬底向下挖的构造的沟的上述工序，形成多个大体上平行的沟，而且，把上述沟形成为使得上述大体上平行的沟的相邻部分的内侧尺寸在200nm以下。这样制造半导体器件的上述实施形态。
附图说明
图1的俯视图模式性地示出了本发明的一个实施形态的非易失性半导体存储器的构成。
图2的工艺图用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图3是接在图2后边的工艺图，用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图4是接在图3后边的工艺图，用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图5是接在图4后边的工艺图，用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图6是接在图5后边的工艺图，用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图7是接在图6后边的工艺图，用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图8是接在图7后边的工艺图，用模式性的剖面示出了作为本发明的一个实施形态的非易失性半导体存储器的制造工序。
图9是用来说明在图3所示的状态(已形成了STI的沟的状态)下应当考虑的事项的说明图。
图10的俯视图示出了晶体缺陷的扩展。
图11是进一步局部扩大示出了图9(a)所示的状态的剖面图。
图12扩大并模式性地示出了图11中的、多晶硅膜3的、第1栅绝缘膜2一侧的氧化部分究竟如何生长的情况。
图13示出了表示使在STI沟的形成后，在高温下形成氧化硅膜51、53的工序的条件(温度、时间)变化，所形成的鸟喙2a的角度θ波动时的综合性的不合格率的数据。
具体实施方式
根据上述，以下，作为本发明的实施形态以非易失性半导体存储器为例边参看附图边进行说明。图1的俯视图模式性地示出了本发明的一个实施形态的非易失性半导体存储器的构成。如该图所示，在该非易失性半导体存储器中，作为存储元件的单元(具有浮置栅电极的MOS晶体管)阵列状地排列。
就是说，元件区域101和隔离这些元件区域101的元件隔离区域102交互地条带状地配置，1条元件区域101，在图中在左右方向上具有多个单元。在与元件区域101的延伸方向垂直的方向上，把控制栅电极彼此间连接起来的栅连接线103也被形成为条带状。
在每一个栅连接线103和元件区域101之间的相交位置上，都埋设有浮置栅电极(未画出来)，位于浮置栅电极的再下边的衬底区域将变成为沟道。栅连接线103彼此间和元件区域101之间的相交位置中的每一者则将成为源区或漏区(以下，叫做源/漏区)。
以下，用图2到图8说明这样的非易失性半导体存储器的制造工序。图2到图8的工艺图用模式性的剖面示出了作为本发明一实施形态的非易失性半导体存储器的制造工序。从图2到图8各个图的(a)示出了相当于在图1内所示的A-Aa剖面的剖面，而各图的(b)则示出了相当于在图1内所示的B-Ba剖面的剖面。在从图2到图8的各图中，对于同一相当的部位赋予同一标号。
首先，进行用来得到图2所示的状态的工序。就是说，在800℃的O2气氛中加热半导体衬底(以下，有时候简称为衬底)1，在衬底1上形成例如10nm的第1栅绝缘膜2。接着，向第1栅绝缘膜2上用减压CVD法淀积例如60nm的多晶硅膜3(将变成为浮置栅电极的一部分)，然后，用减压CVD法向多晶硅膜3上，淀积例如100nm的氮化硅膜4，在氮化硅膜4上淀积例如150nm的氧化硅膜5。其次，在氧化硅膜5上形成光刻胶15，用光刻技术把它加工成B-Ba方向条带图形(图2)。
其次，进行用来得到图3所示的状态的工序。就是说，以加工后的光刻胶15为掩模，用RIE法，加工氧化硅膜5、氮化硅膜4。此外，在把每一块衬底1都暴露于在O2等离子体中除去了光刻胶15后，以加工后的氧化硅膜5为掩模用RIE法加工多晶硅膜3，接着，用同一掩模，用RIE法，加工第1栅绝缘膜2和半导体衬底1。借助于此，在半导体衬底1上形成硅的沟(图3)。该沟将成为用STI进行的元件隔离的沟。另外，把第1栅绝缘膜2夹在之间地与多晶硅膜3对向的衬底1的区域是将成为沟道的区域。
由于在用以氧化硅膜5为掩模的RIE法得到的上述沟内，在其壁面和底面上会产生生成物(副生成物)，故要用例如以氢氟酸为药液的80℃的VPC(汽相清洗)除去。为了除去该副生成物，虽然可以在例如在1000℃的O2气氛中加热每一块衬底1，在沟的侧壁、底面上形成极其薄(几个nm厚的)氧化硅膜，但是，在本实施形态中，则不进行由这样的加热进行的氧化硅膜的形成。至于其理由将在后边讲述。也可以作成为采用使VPC的应用温度降低(例如60℃)等的办法使氢氟酸接近于液体的状态，把其蚀刻效果提高一个与不形成氧化硅膜的量对应的那么大的量。
或者，为了除去上述副生成物，也可以作成为先进行稀氢氟酸处理，然后再进行酸处理，在沟的侧壁、底面上，形成比高温氧化时厚度数量级更小(例如零点几个nm厚)的氧化膜。若仅仅用稀氢氟酸处理虽然会产生不需要的水玻璃，但是该水玻璃可用酸处理除去。
其次，进行用来得到图4所示的状态的工序。就是说，用HDP(高密度等离子体)法整个面淀积例如600nm的氧化硅膜6(绝缘膜)。这时，氧化硅膜6可以被淀积为使得直接与多晶硅膜3的侧面和衬底1的侧面接触。这是因为如上所述，没有在沟的侧壁、底面上预先形成由热处理形成的氧化硅膜，换句话说，多晶硅膜3、第1栅绝缘膜2、衬底1的各自的沟内侧面，都具有连续性的侧面形状的缘故。
其次，进行用来得到图5所示的状态的工序。就是说，用CMP(化学机械抛光)法一直到氮化硅膜4露出来为止削平氧化硅膜6使之平坦化，在900℃的氮气气氛中加热。然后，例如进行10秒缓冲氢氟酸处理，多少对氧化硅膜6的上表面进行蚀刻，而且，例如用150℃的磷酸处理除去氮化硅膜4。然后，用稀氢氟酸处理，例如把氧化硅膜6蚀刻20nm。结果就变成为用到此为止的工序形成了作为元件隔离区域具有氧化硅膜6的STI构造(图5)。
其次，进行用来得到图6所示的状态的工序。就是说，用减压CVD法整个面淀积掺磷的例如100nm的多晶硅膜7(将变成为浮置栅电极的另一部分)。然后，用光刻技术把在多晶硅膜7上形成的光刻胶(未画出来)加工成所希望的条带图形(B-Ba方向)。然后，以之为掩模用RIE法加工该多晶硅膜7，使得在其加工沟内至少氧化硅膜6露出来。借助于此，本身为浮置栅电极的一部分的多晶硅膜7，就与各个MOS晶体管相对应地在A-Aa方向上被隔离开来。
其次，在除去了上述光刻胶之后，用减压CVD法，向多晶硅膜7上淀积例如总厚15nm的ONO(氧化物：5nm，SiN：5nm，氧化物：5nm)构造的第2栅绝缘膜8。然后，用减压CVD法向其上淀积掺磷的例如100nm的多晶硅膜9(将变成为控制栅电极的一部分)，再向其上用PVD法淀积例如100nm的钨硅化物(WSi)膜10(将变成为控制栅的另一部分)，然后，用减压CVD法淀积例如230nm将成为栅电极(包括控制栅电极)加工用的掩模材料氧化硅膜11。
其次，在氧化硅膜11上形成光刻胶(未画出来)，用通常的光刻技术把它加工成所希望的条带图形(A-Aa方向)。然后，以加工后的光刻胶为掩模用RIE法加工氧化硅膜11。然后，用氧气等离子体处理和硫酸、过氧化氢的混合处理液除去光刻胶。
其次，如上所述，用RIE法，以加工后的氧化硅膜11为掩模，加工钨硅化物膜10、多晶硅膜9、第2栅绝缘膜8、多晶硅膜7和多晶硅膜3，分离形成栅构造。在该状态下，在第1栅绝缘膜2上形成的各个栅构造，与各个MOS晶体管相对应地在B-Ba方向上(由A-Aa方向的沟)就被隔离开来。
其次，采用先在例如800℃、120秒的氮气性气氛中加热，然后再在1000℃的氧化性气氛中进行加热的办法，遍及上述栅构造的侧面地形成例如10nm的氧化硅膜12。然后，用离子注入法从上述加工形成的A-Aa方向的沟向衬底1上注入杂质，形成源/漏区29。借助于此，就可以得到图6所示的状态。
其次，进行用来得到图7所示的状态的工序。就是说，用减压CVD法向露出面上重叠淀积例如40nm的氮化硅膜13。然后，用常压CVD法向整个面上淀积例如400nm的第1绝缘膜(BPSG膜：硼磷硅酸盐玻璃膜)14a，然后，在例如850℃、30分钟的氮气性气氛中进行加热以使之软化回流。接着，淀积增加例如300nm的第2绝缘膜(BPSG膜)14b，之后，例如在850℃、30分钟的氮气性气氛中加热使之软化回流。在这些热处理中，同时，采用使已注入到衬底1内的杂质进行扩散的办法就可以制作向多晶硅膜3下边进行的重叠(图7)。(另外，以下把第1绝缘膜14a和第2绝缘膜14b统称为绝缘膜14)。
其次，进行用来得到图8所示的状态的工序。就是说，用CMP法，一直到栅电极构造上的氮化硅膜1 3露出于绝缘膜14为止进行平坦化。然后，向其上用等离子体CVD法整个面淀积例如300nm的氧化硅膜18(图8)。然后，图示虽然省略了，但是可以用绝缘膜14或氧化硅膜18的加工进行源/漏区或控制栅电极之中向必要的部位进行的接触的形成和要连接到这些接触上的布线图形的形成等。借助于此，就可以得到本实施形态的非易失性半导体存储器。
图9是用来说明在上述中说明的图3所示的状态(已形成了STI的沟的状态)中应当考虑的事项的剖面图。在图9中，对于那些已经说明过的部位同一或相当的部位赋予同一标号。(a)、(b)的意义也与图2到图8是同样的。
在应用形成STI的沟的RIE法的情况下，在沟的侧壁、底面上会产生副生成物。为了除去该副生成物，假定如众所周知的那样例如在1000℃的O2气氛中加热每一块衬底1，则如图9所示，在沟的侧壁、底面上会产生非常薄的(几个nm厚的)氧化硅膜51、53。氧化硅膜51是在衬底1的露出面上形成的，氧化硅膜53是多晶硅膜3的侧面上形成的。两者都可以借助于原来的硅(衬底1、多晶硅膜3)的组成变化形成。
采用伴随着这样的硅的组成变化把衬底1暴露于高温中的办法，在衬底1的情况下，在表面形状进行变化的部位1a或部位1b处就会产生应力集中。这样一来，就会从该部位朝向衬底1的内部地产生晶体变形，在过度的情况下，在后工序中注入的杂质在晶体变形部位处就会偏析出来产生漏流旁路。
图10用俯视图示出了这样的晶体缺陷的扩展。就是说，从元件区域101的元件隔离区域102一侧进行扩展的晶体缺陷1c，因在栅连接线103的下边(即，沟道区域或其下边)通过而可以变成为使源/漏区域短路。这样的短路对于作为存储元件的基本的工作、功能是有害的，会使成品率下降。特别是由于作为存储元件的尺寸越微细，可以成为问题的距离就越短，故易于产生归因于应力集中而产生的短路状态。在上述说明的实施形态的情况下，因避免了在STI的沟的形成后，在高温下进行的加热，故降低了这样的晶体缺陷的发生。
此外，在STI形成后要进行高温处理这件事，也要考虑因与来自上述这样的衬底1一侧的应力的发生结合到一起而使第1栅绝缘膜2劣化的可能性。第1栅绝缘膜2，是用来在规定的情况下使电荷产生隧道效应的绝缘膜，当归因于膜质劣化而使得电子或空穴的俘获特性改变时，就会因变得易于产生泄漏电流等而使特性劣化。当考虑这样的现象时，则应当避免上述高温处理。
在上述实施形态中，由于抑制了这些成品率劣化的因素，故对于第1栅绝缘膜2的宽度，例如在窄到200nm、160nm或更窄的情况特别合适。
图11是进一步局部扩大示出了图9(a)所示的状态的剖面图。在图11中，对于与图9(a)相同的部位赋予了同一标号。用图11要说明的事项是关于在第1栅绝缘膜2上形成的鸟喙2a。所谓鸟喙2a，就是在接近第1栅绝缘膜2的侧面(而且是STI的沟一侧)上形成的其膜厚的增大部分。就是说，图11与已经说明的图9的情况同样，示出的是在STI的沟形成后，假定，进行在O2气氛中进行的高温热处理形成了氧化硅膜51、53的状态，在这里特别对鸟喙2a进行说明。
当使得可以形成氧化硅膜51、53那样地进行热处理后，在第1栅绝缘膜2上就会形成上述鸟喙2a，虽然很小。这是因为供往多晶硅膜3的侧面(而且是STI的沟一侧)使多晶硅膜3氧化的氧原子，在面临第1栅绝缘膜2的附近，也会从第1栅绝缘膜2接受供给的缘故。第1栅绝缘膜2，例如本身为氧化硅，作为组成具有氧，所以氧将向多晶硅膜3中移动。像这样地形成的多晶硅膜3的氧化部分，变成为与第1栅绝缘膜2同样的组成，可作为鸟喙2a取入。
另外，用同样的形态虽然衬底1一侧的氧化部分也可以变成为第1栅绝缘膜2的鸟喙，但是衬底1是单晶，比多晶硅更难于氧化，故鸟喙2a主要在多晶硅3一侧形成。
图12扩大并模式性地示出了多晶硅膜3的、第1栅绝缘膜2一侧的氧化部分究竟是如何生长的情况。如图12所示，将变成为鸟喙的氧化部分，这样地生成：随着氧化的进展，鸟喙角度θ增大。而且从STI沟算起的深度变深。
在STI的沟形成后，采用在O2气氛中进行高温热处理的办法形成的数nm厚的氧化硅膜51、53的状态时的鸟喙角度θ，根据实验，约为4度。这样的角度，第1栅绝缘膜2的面积越大(就是说，作为元件来说越不是高集成)则越不会成为问题。这是因为从STI的沟算起的深度也不会那么深，可以相对地保持第1栅绝缘膜2的厚度均一性的缘故。(另外，在这里，鸟喙角度θ的观察，可以用TEM(透过式电子显微镜))。
但是，每一个元件越是微细化，即便是4度程度的角度，结果变成为第1栅绝缘膜2的厚度的均一性也会相对地劣化。这是因为从STI的沟算起的鸟喙2a的深度对于第1栅绝缘膜2的尺寸已变得不能再忽视的程度的缘故。而且，当并不是可以忽视的那种程度的鸟喙2a的形成尺寸不均一时，作为非易失性半导体存储器各个晶体管的耦合比就会不均一。所谓耦合比，就是在设ONO构造的第2栅绝缘膜8的静电电容为CONO，设第1栅绝缘膜2的静电电容为COX时，可用CONO/(CONO+COX)给出的量。
耦合比，由其定义可知，是在写入时，决定要施加到第1栅绝缘膜2上的电压的指标，如果耦合比不均一，则写入特性就会不均一，就是说仍然会变成为成品率的恶化。在上述的实施形态中，由于作成为使得避免在STI的沟的形成后在高温下进行热处理，从根本上说就不会形成鸟喙2a，所以，耦合比的不均一也非常地小。因此，第1栅绝缘膜2的宽度，对于要形成微细的元件的情况来说，使之窄到例如200nm、160nm或更窄是特别合适的。根据实验，即便是在这些情况下，鸟喙2a的形成深度，顶多也只是第1栅绝缘膜2的宽度的10％。
图13示出了表示使在STI沟的形成后，使在高温下形成氧化硅膜51、53的工序的条件(温度、时间)变化，所形成的鸟喙2a的角度θ波动时的综合性的不合格率的数据。综合性的不合格率，是把在上述中说明过的、在衬底1上发生的晶体缺陷、第1栅绝缘膜2的膜质劣化、耦合比的不均一增大等的原因全部包括在内的不合格。由图13可知，鸟喙角度θ越小(就是说，热处理的程度越小)不合格率就越小。
在上述的实施形态中，由于在STI的沟的形成后，不进行在高温下形成氧化硅膜51、53的热处理，故可以实现大体上鸟喙角度θ＝0时的不合格率。之所以说‘大体上’，是因为尽管不在高温下进行氧化硅膜51、53的形成，但是在形成了沟之后，还有种种的工序(这些工序已经说明过)，例如，通过氧化硅膜6向多晶硅膜3供给氧原子，就会发生极其微小的鸟喙2a。即便是这样，由于如图13所示也可以控制热处理的程度把鸟喙角度θ作成为大体上1度，所以，在不进行形成氧化硅膜51、53的热处理的情况下的鸟喙角度θ最大也就是变成为1度以下。
此外，在上述实施形态中的说明(图1到图8)中虽然没有讲述，但是，在如图4所示用HDP法淀积氧化硅膜6时，如果使形成条件时间性地变化则是更为理想的。这是因为，当例如最初先采用减小等离子体密度的办法向STI的沟内淀积氧化硅膜时，在衬底1一侧的形状变化速度小，所发生的应力也小的缘故。由应力减小所产生的效果，就像在前边说过的那样。
以上虽然是以非易失性半导体存储器为例对实施形态进行的说明，但是本发明，并不限于在第1栅绝缘膜上形成的栅电极层是浮置栅的情况(就是说，例如即便是通常的场效应晶体管的情况，也可以应用)。此外，与第1栅绝缘膜接连的栅电极层，即便是用第1栅绝缘膜的材质而不是多晶硅膜的情况下也可以应用。
就如以上所详述的那样，倘采用本发明，则在栅绝缘膜中，在既是其栅电极层一侧又是元件隔离区域一侧上形成的鸟喙角度将极其之小，在1度以下。为此，就变成为鸟喙的深度也非常浅、更为一样的形状(厚度)的栅绝缘膜。因此，即便是栅绝缘膜的面积小，也可以保持其一样性，可以实现晶体管的进一步的微细化。

Claims (12)

1.一种半导体器件，在含有多个元件区域和由使上述元件区域彼此间电隔离的STI形成的元件隔离区域的半导体器件中，其特征在于：
上述每一个元件区域具备：
沟道区域；
在水平方向上夹持上述沟道区域形成的源、漏区；
在上述沟道区域上边形成，而且，与上述源、漏区夹持上述沟道区域的上述方向大体上垂直的水平方向上的、在和与上述沟道区域对向的面相反一侧的面上从上述元件隔离区域侧形成的、鸟喙的角度在1度或1度以下的栅绝缘膜；
在上述栅绝缘膜上形成的栅电极层。
2.根据权利要求1所述的半导体器件，其特征在于：上述栅电极层，是电浮置状态。
3.根据权利要求1所述的半导体器件，其特征在于：上述栅电极层，是多晶硅膜。
4.根据权利要求1所述的半导体器件，其特征在于：上述栅绝缘膜，与上述源、漏区夹持上述沟道区域的上述方向大体上垂直的上述水平方向的长度在200nm或200nm以下。
5.根据权利要求1所述的半导体器件，其特征在于：上述栅绝缘膜，上述鸟喙的从上述元件隔离区域侧起的深度，对于与上述源、漏区夹持上述沟道区域的上述方向大体上垂直的上述水平方向上看的上述栅绝缘膜的长度在10％或10％以下。
6.一种半导体器件，在含有多个元件区域和由使上述元件区域彼此间电隔离的STI形成的元件隔离区域的半导体器件中，其特征在于：
上述每一个元件区域具备：
沟道区域；
在水平方向上夹持上述沟道区域形成的源、漏区；
具有侧面，且使得该侧面与上述沟道区域的上述元件隔离区域侧的侧面连续那样地，在上述栅绝缘膜上形成的栅绝缘膜；
具有侧面，且使得该侧面与上述栅绝缘膜的上述元件隔离区域一侧的上述侧面连续那样地，在上述沟道区域上形成的栅电极层。
7.根据权利要求6所述的半导体器件，其特征在于：上述栅电极层，是电浮置状态。
8.根据权利要求6所述的半导体器件，其特征在于：上述栅电极层，是多晶硅膜。
9.根据权利要求6所述的半导体器件，其特征在于：上述栅绝缘膜，与上述源、漏区夹持上述沟道区域的上述方向大体上垂直的上述水平方向的长度在200nm或200nm以下。
10.一种半导体器件的制造方法，其特征在于具备如下工序：
在衬底上形成栅绝缘膜的工序；
在上述栅绝缘膜上形成栅电极层的工序；
贯通上述栅电极层和上述栅绝缘膜而且形成把上述衬底往下挖的构造的沟的工序；
向上述沟内埋入绝缘膜以使其与上述沟内的上述栅电极层的侧面和上述沟内的上述衬底的侧面直接接触的工序。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于：在上述栅绝缘膜上形成栅电极层的上述工序，作为上述栅电极层形成多晶硅层。
12.根据权利要求10所述的半导体器件的制造方法，其特征在于：形成贯通上述栅电极层和上述栅绝缘膜而且将上述衬底向下挖的构造的沟上述工序，形成多个大体上平行的沟，而且，把上述沟形成为使得上述大体上平行的沟的彼此相邻的部分的内侧尺寸在200nm或200nm以下。
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